JPH0831186A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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Abstract
(57)【要約】
【目的】 データの書き込みをトンネル注入によって行
う方式の不揮発性半導体記憶装置に関し、プログラム処
理および回路構成を簡略化してプログラム処理の高速化
および価格の低廉化を図ることを目的とする。 【構成】 各ビット線BL1,BL2,BL3,…に対してそれぞれ
設けられた複数のラッチ手段A1,A2,A3, …と、該各ラッ
チ手段に対して制御電圧ＮＢおよび制御信号NC,ND,NEを
供給する制御回路４とを具備し、該制御回路によって前
記各ラッチ手段を、書き込み時には前記各ビット線毎の
書き込みドレイン電圧バイアス回路として動作させて前
記各メモリセルに対する同時一括書き込み処理を行い、
且つ、読み出し時には該各メモリセルのデータを読み出
す回路として動作させて前記各メモリセルから同時一括
読み出し処理を行うように構成する。
う方式の不揮発性半導体記憶装置に関し、プログラム処
理および回路構成を簡略化してプログラム処理の高速化
および価格の低廉化を図ることを目的とする。 【構成】 各ビット線BL1,BL2,BL3,…に対してそれぞれ
設けられた複数のラッチ手段A1,A2,A3, …と、該各ラッ
チ手段に対して制御電圧ＮＢおよび制御信号NC,ND,NEを
供給する制御回路４とを具備し、該制御回路によって前
記各ラッチ手段を、書き込み時には前記各ビット線毎の
書き込みドレイン電圧バイアス回路として動作させて前
記各メモリセルに対する同時一括書き込み処理を行い、
且つ、読み出し時には該各メモリセルのデータを読み出
す回路として動作させて前記各メモリセルから同時一括
読み出し処理を行うように構成する。
Description
【０００１】
【産業上の利用分野】本発明は不揮発性半導体記憶装置
に関し、特に、データの書き込みをトンネル注入によっ
て行う方式の不揮発性半導体記憶装置に関する。近年、
不揮発性の半導体記憶装置としてフラッシュメモリが注
目されている。このフラッシュメモリに対しては、低コ
スト化と共に、低消費電力化および書き込み処理の高速
化および簡略化が要望されている。そして、これらの条
件が満足されれば、フラッシュメモリは、携帯機器のデ
ータメモリや磁気ディスクの置き換え等の用途に極めて
有望であると考えられている。
に関し、特に、データの書き込みをトンネル注入によっ
て行う方式の不揮発性半導体記憶装置に関する。近年、
不揮発性の半導体記憶装置としてフラッシュメモリが注
目されている。このフラッシュメモリに対しては、低コ
スト化と共に、低消費電力化および書き込み処理の高速
化および簡略化が要望されている。そして、これらの条
件が満足されれば、フラッシュメモリは、携帯機器のデ
ータメモリや磁気ディスクの置き換え等の用途に極めて
有望であると考えられている。
【０００２】
【従来の技術】従来、データの書き込みをホットエレク
トロン注入によって行う方式のフラッシュメモリでは、
例えば、１バイトのデータを書き込むのに要する時間は
数マイクロ秒程度と比較的短く、高速のデータ書き込み
処理を行うことができる。しかしながら、このホットエ
レクトロン注入によってデータ書き込みを行う方式のフ
ラッシュメモリは、例えば、１バイトのデータを書き込
むのに数ミリアンペア程度の電流が必要となるため、複
数バイトの容量（大量の容量）のデータを同時に書き込
むには、電源回路および消費電力等の面で問題がある。
トロン注入によって行う方式のフラッシュメモリでは、
例えば、１バイトのデータを書き込むのに要する時間は
数マイクロ秒程度と比較的短く、高速のデータ書き込み
処理を行うことができる。しかしながら、このホットエ
レクトロン注入によってデータ書き込みを行う方式のフ
ラッシュメモリは、例えば、１バイトのデータを書き込
むのに数ミリアンペア程度の電流が必要となるため、複
数バイトの容量（大量の容量）のデータを同時に書き込
むには、電源回路および消費電力等の面で問題がある。
【０００３】一方、データの書き込みをトンネル注入に
よって行う方式のフラッシュメモリでは、１バイトのデ
ータを書き込むのに数ミリ秒の時間を要し、書き込み処
理が長時間となる。しかしながら、このトンネル注入に
よってデータ書き込みを行う方式のフラッシュメモリで
は、１バイト当たり数十ナノアンペアの電流でデータを
書き込むことができ、大量のデータを同時に書き込むこ
とが可能である。
よって行う方式のフラッシュメモリでは、１バイトのデ
ータを書き込むのに数ミリ秒の時間を要し、書き込み処
理が長時間となる。しかしながら、このトンネル注入に
よってデータ書き込みを行う方式のフラッシュメモリで
は、１バイト当たり数十ナノアンペアの電流でデータを
書き込むことができ、大量のデータを同時に書き込むこ
とが可能である。
【０００４】ところで、一般に、トンネル注入によりデ
ータを書き込むフラッシュメモリでは、ページ書き込み
を行うことが考えられており、例えば、１ページ（＝５
１２バイト）という単位での同時書き込みを行おうとし
ている。しかしながら、従来のフラッシュメモリでは、
ページ書き込み後の読み出しチェックは１バイト毎に行
わなければならない。
ータを書き込むフラッシュメモリでは、ページ書き込み
を行うことが考えられており、例えば、１ページ（＝５
１２バイト）という単位での同時書き込みを行おうとし
ている。しかしながら、従来のフラッシュメモリでは、
ページ書き込み後の読み出しチェックは１バイト毎に行
わなければならない。
【０００５】上述したフラッシュメモリのメモリセルに
対する書き込み処理をトンネル注入により行う方式を記
載した文献としては、１９９２年のＩＥＤＭ (Internat
ional Electron Devices Meeting) の第５９９頁, 論文
番号２４−３−１、および、１９９２年のＩＥＤＭの第
９９１頁, 論文番号２４−７−１等がある。図９は従来
の不揮発性半導体記憶装置の一例としてのデータの書き
込みをトンネル注入によって行う方式の不揮発性半導体
記憶装置における消去状態およびプログラム状態（書き
込み状態）を説明するための図であり、同図(a) はメモ
リセルＭＣの消去状態“０”を示し、同図(b) はメモリ
セルＭＣのプログラム状態“１”を示している。図９
(a) および(b) において、参照符号ＣＧはコントロール
ゲート，ＦＧはフローティングゲート，Ｓはソース領
域，そして，Ｄはドレイン領域を示している。また、参
照符号ＷＬはワード線，ＢＬはビット線，そして，ＶＳ
はソース線を示している。
対する書き込み処理をトンネル注入により行う方式を記
載した文献としては、１９９２年のＩＥＤＭ (Internat
ional Electron Devices Meeting) の第５９９頁, 論文
番号２４−３−１、および、１９９２年のＩＥＤＭの第
９９１頁, 論文番号２４−７−１等がある。図９は従来
の不揮発性半導体記憶装置の一例としてのデータの書き
込みをトンネル注入によって行う方式の不揮発性半導体
記憶装置における消去状態およびプログラム状態（書き
込み状態）を説明するための図であり、同図(a) はメモ
リセルＭＣの消去状態“０”を示し、同図(b) はメモリ
セルＭＣのプログラム状態“１”を示している。図９
(a) および(b) において、参照符号ＣＧはコントロール
ゲート，ＦＧはフローティングゲート，Ｓはソース領
域，そして，Ｄはドレイン領域を示している。また、参
照符号ＷＬはワード線，ＢＬはビット線，そして，ＶＳ
はソース線を示している。
【０００６】まず、図９(a) に示されるように、メモリ
セルＭＣを消去する場合には、ワード線ＷＬに正の高電
圧ＶWE（例えば、〜＋１５ボルト）を印加し、トンネル
現象を利用してフローティングゲートＦＣに電子を注入
してメモリセルＭＣを非導通状態（データ“０”の書き
込み状態）にする。一方、図９(b) に示されるように、
メモリセルＭＣをプログラムする（データ“１”を書き
込む）場合には、ワード線ＷＬに負の電圧ＶWP（例え
ば、〜−１０ボルト）を印加すると共に、ドレインＤ
（ビット線ＢＬ）に対して選択的に正の電圧Ｖcc（例え
ば、〜＋５ボルト）を印加することにより、消去状態の
メモリセルＭＣのフローティングゲートＦＧからドレイ
ンＤへトンネル現象を利用して電子を引き抜き、データ
“１”を書き込むようになっている。ここで、データ
“１”を書き込まないメモリセルＭＣは、ビット線ＢＬ
（ドレインＤ）に正の電圧Ｖccが印加されないので、フ
ローティングゲートＦＣの電子はそのまま保持され、デ
ータ“０”の状態が維持されることになる。
セルＭＣを消去する場合には、ワード線ＷＬに正の高電
圧ＶWE（例えば、〜＋１５ボルト）を印加し、トンネル
現象を利用してフローティングゲートＦＣに電子を注入
してメモリセルＭＣを非導通状態（データ“０”の書き
込み状態）にする。一方、図９(b) に示されるように、
メモリセルＭＣをプログラムする（データ“１”を書き
込む）場合には、ワード線ＷＬに負の電圧ＶWP（例え
ば、〜−１０ボルト）を印加すると共に、ドレインＤ
（ビット線ＢＬ）に対して選択的に正の電圧Ｖcc（例え
ば、〜＋５ボルト）を印加することにより、消去状態の
メモリセルＭＣのフローティングゲートＦＧからドレイ
ンＤへトンネル現象を利用して電子を引き抜き、データ
“１”を書き込むようになっている。ここで、データ
“１”を書き込まないメモリセルＭＣは、ビット線ＢＬ
（ドレインＤ）に正の電圧Ｖccが印加されないので、フ
ローティングゲートＦＣの電子はそのまま保持され、デ
ータ“０”の状態が維持されることになる。
【０００７】
【発明が解決しようとする課題】上述したように、フラ
ッシュメモリのデータ書き込みをトンネル注入により行
う方式では、例えば、ページ書き込み（例えば、５１２
バイトの書き込み）が行われるが、フラッシュメモリで
は書き込み後のメモリセルＭＣの閾値電圧Ｖthを揃える
ために書き込み処理および読み出しチェック（ベリファ
イ）を交互に繰り返し、書き込みを少しずつ深くして上
記所定の閾値電圧Ｖthとなるまで書き込み処理を行なう
必要がある。そこで、フラッシュメモリのプログラム処
理を短時間で行うためには、ベリファイ処理に要する時
間を短縮することが重要となる。尚、書き込み前の消去
処理においても同様である。
ッシュメモリのデータ書き込みをトンネル注入により行
う方式では、例えば、ページ書き込み（例えば、５１２
バイトの書き込み）が行われるが、フラッシュメモリで
は書き込み後のメモリセルＭＣの閾値電圧Ｖthを揃える
ために書き込み処理および読み出しチェック（ベリファ
イ）を交互に繰り返し、書き込みを少しずつ深くして上
記所定の閾値電圧Ｖthとなるまで書き込み処理を行なう
必要がある。そこで、フラッシュメモリのプログラム処
理を短時間で行うためには、ベリファイ処理に要する時
間を短縮することが重要となる。尚、書き込み前の消去
処理においても同様である。
【０００８】すなわち、ベリファイ処理を行うために
は、メモリセルＭＣから読み出した実際のデータと期待
値データ（書き込みデータまたは消去データ）とを比較
し、書き込み（または消去）が不十分（不成功）の場合
は追加書き込み（または追加消去）を行い、且つ、書き
込み（または消去）が成功した場合に書き込み（または
消去）を終了するという機能を実現する回路構成が必要
とされる。そして、この書き込み（消去）後のメモリセ
ルＭＣの閾値電圧Ｖthを揃えるための回路（ベリファイ
処理回路）は、多くの信号線および回路素子を必要とす
ることになる。その結果、プログラム処理（書き込み処
理）の長時間化と共に、ベリファイ処理回路が複雑化し
て不揮発性半導体記憶装置が高価格になるという解決す
べき課題がある。
は、メモリセルＭＣから読み出した実際のデータと期待
値データ（書き込みデータまたは消去データ）とを比較
し、書き込み（または消去）が不十分（不成功）の場合
は追加書き込み（または追加消去）を行い、且つ、書き
込み（または消去）が成功した場合に書き込み（または
消去）を終了するという機能を実現する回路構成が必要
とされる。そして、この書き込み（消去）後のメモリセ
ルＭＣの閾値電圧Ｖthを揃えるための回路（ベリファイ
処理回路）は、多くの信号線および回路素子を必要とす
ることになる。その結果、プログラム処理（書き込み処
理）の長時間化と共に、ベリファイ処理回路が複雑化し
て不揮発性半導体記憶装置が高価格になるという解決す
べき課題がある。
【０００９】本発明は、上述した従来の不揮発性半導体
記憶装置が有する課題に鑑み、プログラム処理および回
路構成を簡略化してプログラム処理の高速化および価格
の低廉化を図ることを目的とする。
記憶装置が有する課題に鑑み、プログラム処理および回
路構成を簡略化してプログラム処理の高速化および価格
の低廉化を図ることを目的とする。
【００１０】
【課題を解決するための手段】本発明によれば、複数の
ビット線BL1,BL2,BL3,…と、複数のワード線WL1,WL2,WL
3,…と、該各ビット線および該各ワード線の交差個所に
設けられた複数のメモリセルＭＣとを具備する不揮発性
半導体記憶装置であって、前記各ビット線に対してそれ
ぞれ設けられた複数のラッチ手段A1,A2,A3, …と、該各
ラッチ手段に対して制御電圧ＮＢおよび制御信号NC,ND,
NEを供給する制御回路４とを具備し、該制御回路によっ
て前記各ラッチ手段を、書き込み時には前記各ビット線
毎の書き込みドレイン電圧バイアス回路として動作させ
て前記各メモリセルに対する同時一括書き込み処理を行
い、且つ、読み出し時には該各メモリセルのデータを読
み出す回路として動作させて前記各メモリセルから同時
一括読み出し処理を行うようにしたことを特徴とする不
揮発性半導体記憶装置が提供される。
ビット線BL1,BL2,BL3,…と、複数のワード線WL1,WL2,WL
3,…と、該各ビット線および該各ワード線の交差個所に
設けられた複数のメモリセルＭＣとを具備する不揮発性
半導体記憶装置であって、前記各ビット線に対してそれ
ぞれ設けられた複数のラッチ手段A1,A2,A3, …と、該各
ラッチ手段に対して制御電圧ＮＢおよび制御信号NC,ND,
NEを供給する制御回路４とを具備し、該制御回路によっ
て前記各ラッチ手段を、書き込み時には前記各ビット線
毎の書き込みドレイン電圧バイアス回路として動作させ
て前記各メモリセルに対する同時一括書き込み処理を行
い、且つ、読み出し時には該各メモリセルのデータを読
み出す回路として動作させて前記各メモリセルから同時
一括読み出し処理を行うようにしたことを特徴とする不
揮発性半導体記憶装置が提供される。
【００１１】
【作用】本発明の不揮発性半導体記憶装置によれば、制
御回路４は、各ビット線に対してそれぞれ設けられた複
数のラッチ手段A1,A2,A3, …に対して制御電圧ＮＢおよ
び制御信号NC,ND,NEを供給し、該各ラッチ手段A1,A2,A
3, …を、書き込み時には各ビット線毎の書き込みドレ
イン電圧バイアス回路として動作させて各メモリセルに
対する同時一括書き込み処理を行い、且つ、読み出し時
には各メモリセルのデータを読み出す回路として動作さ
せて各メモリセルから同時一括読み出し処理を行うよう
になっている。
御回路４は、各ビット線に対してそれぞれ設けられた複
数のラッチ手段A1,A2,A3, …に対して制御電圧ＮＢおよ
び制御信号NC,ND,NEを供給し、該各ラッチ手段A1,A2,A
3, …を、書き込み時には各ビット線毎の書き込みドレ
イン電圧バイアス回路として動作させて各メモリセルに
対する同時一括書き込み処理を行い、且つ、読み出し時
には各メモリセルのデータを読み出す回路として動作さ
せて各メモリセルから同時一括読み出し処理を行うよう
になっている。
【００１２】このように、本発明の不揮発性半導体記憶
装置によれば、プログラム処理および回路構成を簡略化
してプログラム処理の高速化および価格の低廉化を図る
ことができる。
装置によれば、プログラム処理および回路構成を簡略化
してプログラム処理の高速化および価格の低廉化を図る
ことができる。
【００１３】
【実施例】以下、図面を参照して本発明に係る不揮発性
半導体記憶装置の実施例を説明する。図１は本発明の不
揮発性半導体記憶装置（フラッシュメモリ）の一実施例
を示すブロック回路図である。同図において、参照符号
１はロウデコーダ, ２はカラムデコーダ, ３はソース電
源制御部, ４は制御回路, ５は入出力回路, そして,Ａ
１〜Ａ３はラッチ回路を示している。また、参照符号 B
L1〜BL3 はビット線,WL1〜WL3 はワード線, そしてＭＣ
はメモリセルを示している。尚、本実施例の不揮発性半
導体記憶装置（フラッシュメモリ）は、図９を参照して
説明したメモリセルＭＣに対するデータの書き込みをト
ンネル注入によって行う方式のものである。
半導体記憶装置の実施例を説明する。図１は本発明の不
揮発性半導体記憶装置（フラッシュメモリ）の一実施例
を示すブロック回路図である。同図において、参照符号
１はロウデコーダ, ２はカラムデコーダ, ３はソース電
源制御部, ４は制御回路, ５は入出力回路, そして,Ａ
１〜Ａ３はラッチ回路を示している。また、参照符号 B
L1〜BL3 はビット線,WL1〜WL3 はワード線, そしてＭＣ
はメモリセルを示している。尚、本実施例の不揮発性半
導体記憶装置（フラッシュメモリ）は、図９を参照して
説明したメモリセルＭＣに対するデータの書き込みをト
ンネル注入によって行う方式のものである。
【００１４】ここで、説明を簡略化するために、図１で
は、ビット線およびワード線がそれぞれ３本として描か
れているが、実際のフラッシュメモリでは、複数本設け
られているのはいうまでもない。尚、１ページのメモリ
セルＭＣは、例えば、選択された任意のワード線(WLm)
に接続される全てのメモリセルに対応している。図１に
示されるように、本実施例のフラッシュメモリは、複数
のビット線BL1,BL2,BL3,複数のワード線WL1,WL2,WL3,お
よび, 各ビット線および各ワード線の交差個所に設けら
れた複数のメモリセルＭＣを備えている。各ビット線BL
1,BL2,BL3 は、それぞれゲートトランジスタ（スイッチ
手段)TA1,TA2,TA3を介してラッチ回路A1,A2,A3に接続さ
れ、また、ラッチ回路A1,A2,A3には、カラムゲートトラ
ンジスタTY1,TY2,TY3 およびゲートトランジスタ（スイ
ッチ手段)TF1,TF2,TF3を介して入出力回路５の出力が供
給されている。ここで、カラム・ゲートトランジスタTY
1,TY2,TY3 は、カラムデコーダの出力Y1,Y2,Y3によりス
イッチング制御され、また、ゲートトランジスタTA1,TA
2,TA3 およびTF1,TF2,TF3 は、制御回路４の出力信号NA
およびNFによってスイッチング制御されている。また、
各ラッチ回路A1,A2,A3には、制御回路４からの制御電圧
NB, 制御信号NCが供給され、また、各ラッチ回路A1,A2,
A3から制御回路４に対して検出信号ND,NE が供給される
ようになっている。
は、ビット線およびワード線がそれぞれ３本として描か
れているが、実際のフラッシュメモリでは、複数本設け
られているのはいうまでもない。尚、１ページのメモリ
セルＭＣは、例えば、選択された任意のワード線(WLm)
に接続される全てのメモリセルに対応している。図１に
示されるように、本実施例のフラッシュメモリは、複数
のビット線BL1,BL2,BL3,複数のワード線WL1,WL2,WL3,お
よび, 各ビット線および各ワード線の交差個所に設けら
れた複数のメモリセルＭＣを備えている。各ビット線BL
1,BL2,BL3 は、それぞれゲートトランジスタ（スイッチ
手段)TA1,TA2,TA3を介してラッチ回路A1,A2,A3に接続さ
れ、また、ラッチ回路A1,A2,A3には、カラムゲートトラ
ンジスタTY1,TY2,TY3 およびゲートトランジスタ（スイ
ッチ手段)TF1,TF2,TF3を介して入出力回路５の出力が供
給されている。ここで、カラム・ゲートトランジスタTY
1,TY2,TY3 は、カラムデコーダの出力Y1,Y2,Y3によりス
イッチング制御され、また、ゲートトランジスタTA1,TA
2,TA3 およびTF1,TF2,TF3 は、制御回路４の出力信号NA
およびNFによってスイッチング制御されている。また、
各ラッチ回路A1,A2,A3には、制御回路４からの制御電圧
NB, 制御信号NCが供給され、また、各ラッチ回路A1,A2,
A3から制御回路４に対して検出信号ND,NE が供給される
ようになっている。
【００１５】すなわち、図１に示されるように、各ビッ
ト線BL1,BL2,BL3 には、それぞれ対応したラッチ回路A
1,A2,A3がゲートトランジスタTA1,TA2,TA3 を介して接
続され、各ゲートトランジスタTA1,TA2,TA3 のゲートに
は、制御回路４からの制御信号NAが共通に供給されてい
る。制御電圧NBは、書き込み時には書き込みドレイン電
圧（〜＋５ボルト）となり、且つ、読み出し時には読み
出しドレイン電圧（〜＋１ボルト）となるように制御回
路４が制御している。すなわち、まず、消去処理を行う
場合、選択ワード線に高い正電圧（〜＋１５ボルト）を
印加することにより該選択ワード線に繋がる全てのメモ
リセルMC（１ページ分のメモリセル）のフローティング
ゲートに電子をトンネル効果を利用して注入する。さら
に、書き込み処理を行う場合、選択ワード線に高い負電
圧（〜−１０ボルト）を印加してビット線に中間の正電
圧（〜＋５ボルト）を印加することにより選択されたセ
ルのフローティングゲートからドレインに電子をトンネ
ル効果を利用して引き抜く。
ト線BL1,BL2,BL3 には、それぞれ対応したラッチ回路A
1,A2,A3がゲートトランジスタTA1,TA2,TA3 を介して接
続され、各ゲートトランジスタTA1,TA2,TA3 のゲートに
は、制御回路４からの制御信号NAが共通に供給されてい
る。制御電圧NBは、書き込み時には書き込みドレイン電
圧（〜＋５ボルト）となり、且つ、読み出し時には読み
出しドレイン電圧（〜＋１ボルト）となるように制御回
路４が制御している。すなわち、まず、消去処理を行う
場合、選択ワード線に高い正電圧（〜＋１５ボルト）を
印加することにより該選択ワード線に繋がる全てのメモ
リセルMC（１ページ分のメモリセル）のフローティング
ゲートに電子をトンネル効果を利用して注入する。さら
に、書き込み処理を行う場合、選択ワード線に高い負電
圧（〜−１０ボルト）を印加してビット線に中間の正電
圧（〜＋５ボルト）を印加することにより選択されたセ
ルのフローティングゲートからドレインに電子をトンネ
ル効果を利用して引き抜く。
【００１６】本実施例の不揮発性半導体記憶装置では、
各ビット線に対してゲートトランジスTA1,TA2,TA3 を介
して接続されたラッチ回路A1,A2,A3を設け、各ゲートト
ランジスTA1,TA2,TA3 のゲートに対して共通の制御信号
NAを供給するようになっている。ここで、データ“１”
を書き込みたいメモリセルに対応したラッチ回路には、
予め所定のデータ（メモリセルにデータ“１”を書き込
むためのデータ）がラッチされるようになっており、書
き込み処理（プログラム処理）は、選択されたワード線
に繋がる全てのメモリセルに対して一括して同時に行う
ようになっている。
各ビット線に対してゲートトランジスTA1,TA2,TA3 を介
して接続されたラッチ回路A1,A2,A3を設け、各ゲートト
ランジスTA1,TA2,TA3 のゲートに対して共通の制御信号
NAを供給するようになっている。ここで、データ“１”
を書き込みたいメモリセルに対応したラッチ回路には、
予め所定のデータ（メモリセルにデータ“１”を書き込
むためのデータ）がラッチされるようになっており、書
き込み処理（プログラム処理）は、選択されたワード線
に繋がる全てのメモリセルに対して一括して同時に行う
ようになっている。
【００１７】さらに、所定のデータ（データ“１”）を
書き込みたいメモリセルに対応したビット線に対しての
みゲートトランジスタを介してラッチ回路の電圧がバイ
アスされ、これにより選択的に書き込み処理が実行され
る。そして、選択ワード線に適性な正の電圧を印加して
ラッチデータを保持したまま書き込み後の読み出し処理
（ベリファイ処理）を行う。このベリファイ処理も、選
択ワード線に繋がる全てのメモリセルに対して一括して
同時に行う。
書き込みたいメモリセルに対応したビット線に対しての
みゲートトランジスタを介してラッチ回路の電圧がバイ
アスされ、これにより選択的に書き込み処理が実行され
る。そして、選択ワード線に適性な正の電圧を印加して
ラッチデータを保持したまま書き込み後の読み出し処理
（ベリファイ処理）を行う。このベリファイ処理も、選
択ワード線に繋がる全てのメモリセルに対して一括して
同時に行う。
【００１８】ここで、メモリセルに対する書き込みが十
分に行われていれば、ベリファイ時にメモリセルはオン
状態となり、該メモリセルに流れる電流によってラッチ
回路のラッチデータが自動的に反転する（データ“０”
となる）。その後、ラッチデータを保持したまま選択ワ
ード線に高い負電圧を印加して書き込み処理を行う。こ
のようにして、書き込みの不十分なメモリセルに対して
のみ書き込みが行われる。そして、書き込みと読み出し
を何回も交互に繰り返して行うことにより書き込み後の
メモリセルの閾値電圧Ｖthのばらつきを少なくすると共
に、高速な同時ベリファイを可能にすることができる。
分に行われていれば、ベリファイ時にメモリセルはオン
状態となり、該メモリセルに流れる電流によってラッチ
回路のラッチデータが自動的に反転する（データ“０”
となる）。その後、ラッチデータを保持したまま選択ワ
ード線に高い負電圧を印加して書き込み処理を行う。こ
のようにして、書き込みの不十分なメモリセルに対して
のみ書き込みが行われる。そして、書き込みと読み出し
を何回も交互に繰り返して行うことにより書き込み後の
メモリセルの閾値電圧Ｖthのばらつきを少なくすると共
に、高速な同時ベリファイを可能にすることができる。
【００１９】尚、実際の読み出し処理時においては、選
択ワード線に対してベリファイ時（読み出し時）と同様
に、電圧ＶWRP （ＶWRE:例えば、〜＋５ボルト）を印加
すると共に、制御信号NAを高レベル“Ｈ”として全ての
ゲートトランジスタTA1,TA2,TA3 をオン状態とし、選択
ワード線に接続された１ページ分のメモリセルのデータ
を各ビット線BL1,BL2,BL3 およびゲートトランジスタTA
1,TA2,TA3 を介して対応するラッチ回路A1,A2,A3にラッ
チする。そして、制御信号NFを高レベル“Ｈ”としてゲ
ートトランジスタTF1,TF2,TF3 をオン状態とし、さら
に、カラムデコーダ２により制御される各カラムトラン
ジスタTY1,TY2,TY3 を順次スイッチングして、データバ
スおよび入出力回路５を介してデータを読み出すように
なっている。このように、本実施例の不揮発性半導体記
憶装置によれば、従来、読み出し時に必要とされていた
センス回路を不要とすることができる。
択ワード線に対してベリファイ時（読み出し時）と同様
に、電圧ＶWRP （ＶWRE:例えば、〜＋５ボルト）を印加
すると共に、制御信号NAを高レベル“Ｈ”として全ての
ゲートトランジスタTA1,TA2,TA3 をオン状態とし、選択
ワード線に接続された１ページ分のメモリセルのデータ
を各ビット線BL1,BL2,BL3 およびゲートトランジスタTA
1,TA2,TA3 を介して対応するラッチ回路A1,A2,A3にラッ
チする。そして、制御信号NFを高レベル“Ｈ”としてゲ
ートトランジスタTF1,TF2,TF3 をオン状態とし、さら
に、カラムデコーダ２により制御される各カラムトラン
ジスタTY1,TY2,TY3 を順次スイッチングして、データバ
スおよび入出力回路５を介してデータを読み出すように
なっている。このように、本実施例の不揮発性半導体記
憶装置によれば、従来、読み出し時に必要とされていた
センス回路を不要とすることができる。
【００２０】上述したように、本実施例の不揮発性半導
体記憶装置（フラッシュメモリ）においては、メモリセ
ルのベリファイのパス／フェイルがラッチ回路で行わ
れ、その結果がラッチデータとして保持される。さら
に、該ラッチデータは、そのまま次の書き込み時のバイ
アス値となる。つまり、メモリセルが導通状態になっ
て、ラッチデータを変化させるまで追加書き込みが自動
的に行われることになる。詳細は、図面を参照して以下
に説明する。
体記憶装置（フラッシュメモリ）においては、メモリセ
ルのベリファイのパス／フェイルがラッチ回路で行わ
れ、その結果がラッチデータとして保持される。さら
に、該ラッチデータは、そのまま次の書き込み時のバイ
アス値となる。つまり、メモリセルが導通状態になっ
て、ラッチデータを変化させるまで追加書き込みが自動
的に行われることになる。詳細は、図面を参照して以下
に説明する。
【００２１】図２は図１の不揮発性半導体記憶装置にお
けるデータの書き換え動作のアルゴリズムを示すフロー
チャートであり、また、図３は図１の不揮発性半導体記
憶装置におけるプログラムデータロードの動作を説明す
るためのタイミング図である。まず、図２に示されるよ
うに、プログラム処理（書き込み処理）が開始される
と、ステップＳＴ１において、ページ一括消去を行う。
すなわち、１ページ分のメモリセルＭＣ（選択されたワ
ード線に接続される全てのメモリセル）に対して、コン
トロールゲートＣＧ（ワード線ＷＬ）に正の高電圧ＶWE
（〜＋１５ボルト）を印加し、トンネル現象を利用して
フローティングゲートＦＣに電子を注入し、メモリセル
ＭＣを非導通状態（データ“０”の書き込み状態）にす
る。
けるデータの書き換え動作のアルゴリズムを示すフロー
チャートであり、また、図３は図１の不揮発性半導体記
憶装置におけるプログラムデータロードの動作を説明す
るためのタイミング図である。まず、図２に示されるよ
うに、プログラム処理（書き込み処理）が開始される
と、ステップＳＴ１において、ページ一括消去を行う。
すなわち、１ページ分のメモリセルＭＣ（選択されたワ
ード線に接続される全てのメモリセル）に対して、コン
トロールゲートＣＧ（ワード線ＷＬ）に正の高電圧ＶWE
（〜＋１５ボルト）を印加し、トンネル現象を利用して
フローティングゲートＦＣに電子を注入し、メモリセル
ＭＣを非導通状態（データ“０”の書き込み状態）にす
る。
【００２２】次に、ステップＳＴ２に進んで、１ページ
分のメモリセルＭＣの消去ベリファイを一括して行う。
さらに、ステップＳＴ３において、１ページ分のメモリ
セルＭＣのベリファイ判定を行う。すなわち、各メモリ
セルＭＣの消去状態が適切なものかどうかが判別され、
消去状態が適切（フェイル：消去不成功）ならば、ステ
ップＳＴ１に戻り、消去状態が適切（パス：消去成功）
ならば、ステップＳＴ４に進む。詳細は、図５を参照し
て後述する。
分のメモリセルＭＣの消去ベリファイを一括して行う。
さらに、ステップＳＴ３において、１ページ分のメモリ
セルＭＣのベリファイ判定を行う。すなわち、各メモリ
セルＭＣの消去状態が適切なものかどうかが判別され、
消去状態が適切（フェイル：消去不成功）ならば、ステ
ップＳＴ１に戻り、消去状態が適切（パス：消去成功）
ならば、ステップＳＴ４に進む。詳細は、図５を参照し
て後述する。
【００２３】ステップＳＴ４では、１ページ分のメモリ
セルＭＣに対して一括してデータをロードする。すなわ
ち、図３に示されるように、カラムデコーダ（２）の出
力Y1,Y2,Y3が順次高レベル“Ｈ”となってカラムゲート
トランジスタTY1,TY2,TY3 が順次選択され、また、各タ
イミングでゲートトランジスタTF1,TF2,TF3 のゲートに
共通に供給される制御信号NFがそれぞれ高レベル“Ｈ”
となって、入出力回路（５）からデータバスBUS に対し
て順次伝えられた書き込みデータが各ラッチ回路A1,A2,
A3にそれぞれラッチされ、１ページ分のメモリセルＭＣ
に対する書き込みデータのロードが行われる。
セルＭＣに対して一括してデータをロードする。すなわ
ち、図３に示されるように、カラムデコーダ（２）の出
力Y1,Y2,Y3が順次高レベル“Ｈ”となってカラムゲート
トランジスタTY1,TY2,TY3 が順次選択され、また、各タ
イミングでゲートトランジスタTF1,TF2,TF3 のゲートに
共通に供給される制御信号NFがそれぞれ高レベル“Ｈ”
となって、入出力回路（５）からデータバスBUS に対し
て順次伝えられた書き込みデータが各ラッチ回路A1,A2,
A3にそれぞれラッチされ、１ページ分のメモリセルＭＣ
に対する書き込みデータのロードが行われる。
【００２４】次に、ステップＳＴ５に進んで、１ページ
分のメモリセルＭＣの一括プログラムを行い、さらに、
ステップＳＴ６に進んで、１ページ分のメモリセルＭＣ
のプログラムベリファイを一括して行う。そして、ステ
ップＳＴ７において、１ページ分のメモリセルＭＣのベ
リファイ判定を行う。すなわち、各メモリセルＭＣのプ
ログラム状態が適切なものかどうかが判別され、プログ
ラム状態が適切でなければ（フェイル：書き込み不成
功）、ステップＳＴ４に戻り、プログラム状態が適切な
らば（パス：書き込み成功）、プログラム処理を終了す
る。詳細は、図６を参照して後述する。
分のメモリセルＭＣの一括プログラムを行い、さらに、
ステップＳＴ６に進んで、１ページ分のメモリセルＭＣ
のプログラムベリファイを一括して行う。そして、ステ
ップＳＴ７において、１ページ分のメモリセルＭＣのベ
リファイ判定を行う。すなわち、各メモリセルＭＣのプ
ログラム状態が適切なものかどうかが判別され、プログ
ラム状態が適切でなければ（フェイル：書き込み不成
功）、ステップＳＴ４に戻り、プログラム状態が適切な
らば（パス：書き込み成功）、プログラム処理を終了す
る。詳細は、図６を参照して後述する。
【００２５】図４は図１の不揮発性半導体記憶装置の一
例を示す回路図である。同図に示されるように、各ラッ
チ回路Ai,Aj(図４では、任意の２つのラッチ回路だけを
示している）は、例えば、Ｐチャネル型ＭＯＳトランジ
スタT1i,T1j;T3i,T3j およびＮチャネル型ＭＯＳトラン
ジスタT2i,T2j;T4i,T4j;T5i,T5j;T6i,T6j;T7i,T7j を備
えている。ここで、トランジスタT1i,T1j およびT2i,T2
j により第１のインバータが構成され、また、トランジ
スタT3i,T3j およびT4i,T4j により第２のインバータが
構成され、これら２つのインバータによりフリップフロ
ップが構成されている。尚、第１のインバータの入力
（第２のインバータの出力）部をノードN1i,N1j とし、
また、第２のインバータの入力（第１のインバータの出
力）部をノードN2i,N2j とする。
例を示す回路図である。同図に示されるように、各ラッ
チ回路Ai,Aj(図４では、任意の２つのラッチ回路だけを
示している）は、例えば、Ｐチャネル型ＭＯＳトランジ
スタT1i,T1j;T3i,T3j およびＮチャネル型ＭＯＳトラン
ジスタT2i,T2j;T4i,T4j;T5i,T5j;T6i,T6j;T7i,T7j を備
えている。ここで、トランジスタT1i,T1j およびT2i,T2
j により第１のインバータが構成され、また、トランジ
スタT3i,T3j およびT4i,T4j により第２のインバータが
構成され、これら２つのインバータによりフリップフロ
ップが構成されている。尚、第１のインバータの入力
（第２のインバータの出力）部をノードN1i,N1j とし、
また、第２のインバータの入力（第１のインバータの出
力）部をノードN2i,N2j とする。
【００２６】また、制御回路４は、各ラッチ回路Ai,Aj
に印加する電圧ＮＢを制御する電圧制御部41、各ラッチ
回路Ai,Aj からの検出信号ＮＥが供給されて１ページ分
のメモリセルＭＣの全ての消去状態（“１”）となった
のを検出する消去状態検出回路43、および、各ラッチ回
路Ai,Aj からの検出信号ＮＤが供給されて１ページ分の
メモリセルＭＣに対するプログラム処理（所定のメモリ
セルに対する書き込み（書き込み状態（“０”))が完了
したのを検出する書き込み状態検出回路42を備えてい
る。ここで、消去状態検出回路43および書き込み状態検
出回路42は同様の構成とされており、それぞれ検出信号
ND,NE がゲートに供給されたトランジスタTD,TE および
オアゲートGD,GE が設けられている。
に印加する電圧ＮＢを制御する電圧制御部41、各ラッチ
回路Ai,Aj からの検出信号ＮＥが供給されて１ページ分
のメモリセルＭＣの全ての消去状態（“１”）となった
のを検出する消去状態検出回路43、および、各ラッチ回
路Ai,Aj からの検出信号ＮＤが供給されて１ページ分の
メモリセルＭＣに対するプログラム処理（所定のメモリ
セルに対する書き込み（書き込み状態（“０”))が完了
したのを検出する書き込み状態検出回路42を備えてい
る。ここで、消去状態検出回路43および書き込み状態検
出回路42は同様の構成とされており、それぞれ検出信号
ND,NE がゲートに供給されたトランジスタTD,TE および
オアゲートGD,GE が設けられている。
【００２７】電圧制御部41からの電圧ＮＢは、ラッチ回
路AiおよびAjにおけるトランジスタT1i,T3i およびT1j,
T3j のソースに共通に印加され、また、制御信号ＮＣは
ノードN2i およびN2j にドレインが接続されたトランジ
スタT5i およびT5j のゲートに共通に供給されている。
さらに、検出信号ＮＤはノードN1i およびN1j にゲート
が接続されたトランジスタT6i およびT6j のドレインの
共通接続個所から取り出され、また、検出信号ＮＥはノ
ードN2i およびN2j にゲートが接続されたトランジスタ
T7i およびT7j のドレインの共通接続個所から取り出さ
れるようになっている。
路AiおよびAjにおけるトランジスタT1i,T3i およびT1j,
T3j のソースに共通に印加され、また、制御信号ＮＣは
ノードN2i およびN2j にドレインが接続されたトランジ
スタT5i およびT5j のゲートに共通に供給されている。
さらに、検出信号ＮＤはノードN1i およびN1j にゲート
が接続されたトランジスタT6i およびT6j のドレインの
共通接続個所から取り出され、また、検出信号ＮＥはノ
ードN2i およびN2j にゲートが接続されたトランジスタ
T7i およびT7j のドレインの共通接続個所から取り出さ
れるようになっている。
【００２８】各メモリセルMCi,MCj のドレインが接続さ
れた各ビット線BLi,BLj と対応するラッチ回路Ai,Aj の
ノードN1i,N1i との間には、制御回路４から供給される
制御信号（第１のスイッチ制御信号）ＮＡによって制御
されるゲートトランジスタ（第１のスイッチ手段)TAi,T
Ajがそれぞれ設けられている。また、カラムデコーダ２
から供給される信号Yi,Yj によって制御されるカラムト
ランジスタTYi,TYj のドレインと、対応するラッチ回路
Ai,Aj のノードN1i,N1i との間には、制御回路４から供
給される制御信号（第２のスイッチ制御信号）ＮＦによ
って制御されるゲートトランジスタ（第２のスイッチ手
段)TFi,TFjがそれぞれ設けられている。
れた各ビット線BLi,BLj と対応するラッチ回路Ai,Aj の
ノードN1i,N1i との間には、制御回路４から供給される
制御信号（第１のスイッチ制御信号）ＮＡによって制御
されるゲートトランジスタ（第１のスイッチ手段)TAi,T
Ajがそれぞれ設けられている。また、カラムデコーダ２
から供給される信号Yi,Yj によって制御されるカラムト
ランジスタTYi,TYj のドレインと、対応するラッチ回路
Ai,Aj のノードN1i,N1i との間には、制御回路４から供
給される制御信号（第２のスイッチ制御信号）ＮＦによ
って制御されるゲートトランジスタ（第２のスイッチ手
段)TFi,TFjがそれぞれ設けられている。
【００２９】図５は本発明の不揮発性半導体記憶装置の
一実施例における消去および消去ベリファイの動作を説
明するためのタイミング図である。まず、消去処理は、
図２を参照して説明したように、任意のワード線WLn を
選択して該ワード線に対して正の高電圧ＶWE（〜＋１５
ボルト）を与え、該ワード線WLn に接続された１ページ
分のメモリセル(MCi,MCj) のコントロールゲート(CG)に
上記正の高電圧ＶWEを印加する。その結果、トンネル現
象により、該１ページ分の各メモリセルMCi,MCj のフロ
ーティングゲートＦＣに電子が注入される（図５では、
この一度の消去処理ではメモリセルMCi,MCj を完全に非
導通状態（データ“０”の書き込み状態）にすることは
できない場合を示している）。これが第１回目の消去処
理（Ｅ１）となる。
一実施例における消去および消去ベリファイの動作を説
明するためのタイミング図である。まず、消去処理は、
図２を参照して説明したように、任意のワード線WLn を
選択して該ワード線に対して正の高電圧ＶWE（〜＋１５
ボルト）を与え、該ワード線WLn に接続された１ページ
分のメモリセル(MCi,MCj) のコントロールゲート(CG)に
上記正の高電圧ＶWEを印加する。その結果、トンネル現
象により、該１ページ分の各メモリセルMCi,MCj のフロ
ーティングゲートＦＣに電子が注入される（図５では、
この一度の消去処理ではメモリセルMCi,MCj を完全に非
導通状態（データ“０”の書き込み状態）にすることは
できない場合を示している）。これが第１回目の消去処
理（Ｅ１）となる。
【００３０】次いで、制御信号NCを高レベル“Ｈ”（Ｖ
cc）として各ラッチ回路Ai,Aj におけるトランジスタT5
i,T5j をオン状態とする。これにより、各ラッチ回路A
i,AjにおけるノードN2i,N2j のレベル（ノードN1i,N1j
のレベルを反転したもの）は、０ボルト（接地レベル）
となる。さらに、ワード線WLn のレベルを非選択状態の
電圧(VWER ) とし、制御信号NCを低レベル“Ｌ”（０ボ
ルト）としてトランジスタT5i,T5j をオフ状態とし、そ
して、制御信号（第１のスイッチ制御信号)NA を高レベ
ル“Ｈ”としてゲートトランジスタ（第１のスイッチ手
段)TAi,TAjを全てオン状態とする。これにより、各ビッ
ト線BLi,BLj は対応するラッチ回路Ai,Aj におけるノー
ドN1i,N1j と接続され、ラッチ部を構成するトランジス
タ T1i〜T4i, T1j〜T4j に保持された電荷がビット線BL
i,BLj に供給される（第１回目のベリファイ処理Ｖ
１）。ここで、制御電圧NBは、常に、電圧ＶDR（例え
ば、〜＋１ボルト）とされている。
cc）として各ラッチ回路Ai,Aj におけるトランジスタT5
i,T5j をオン状態とする。これにより、各ラッチ回路A
i,AjにおけるノードN2i,N2j のレベル（ノードN1i,N1j
のレベルを反転したもの）は、０ボルト（接地レベル）
となる。さらに、ワード線WLn のレベルを非選択状態の
電圧(VWER ) とし、制御信号NCを低レベル“Ｌ”（０ボ
ルト）としてトランジスタT5i,T5j をオフ状態とし、そ
して、制御信号（第１のスイッチ制御信号)NA を高レベ
ル“Ｈ”としてゲートトランジスタ（第１のスイッチ手
段)TAi,TAjを全てオン状態とする。これにより、各ビッ
ト線BLi,BLj は対応するラッチ回路Ai,Aj におけるノー
ドN1i,N1j と接続され、ラッチ部を構成するトランジス
タ T1i〜T4i, T1j〜T4j に保持された電荷がビット線BL
i,BLj に供給される（第１回目のベリファイ処理Ｖ
１）。ここで、制御電圧NBは、常に、電圧ＶDR（例え
ば、〜＋１ボルト）とされている。
【００３１】次に、制御信号NAを低レベル“Ｌ”として
ゲートトランジスタTAi,TAj を全てオフ状態として、第
２回目の消去処理（Ｅ２）を行い、上述したのと同様
に、第２回目のベリファイ処理（Ｖ２）、第３回目の消
去処理（Ｅ３）、第３回目のベリファイ処理（Ｖ３）を
順次行う。図５に示す例では、第２回目の消去処理Ｅ２
によりビット線BLj に接続されたメモリセルMCj の消去
が終了し、また、第３回目の消去処理Ｅ３によりビット
線BLi に接続されたメモリセルMCi の消去が終了する様
子を示している。
ゲートトランジスタTAi,TAj を全てオフ状態として、第
２回目の消去処理（Ｅ２）を行い、上述したのと同様
に、第２回目のベリファイ処理（Ｖ２）、第３回目の消
去処理（Ｅ３）、第３回目のベリファイ処理（Ｖ３）を
順次行う。図５に示す例では、第２回目の消去処理Ｅ２
によりビット線BLj に接続されたメモリセルMCj の消去
が終了し、また、第３回目の消去処理Ｅ３によりビット
線BLi に接続されたメモリセルMCi の消去が終了する様
子を示している。
【００３２】すなわち、第２回目の消去処理Ｅ２におい
てメモリセルMCj が十分に消去された場合（データ
“０”が十分に書き込まれた場合）、第２回目のベリフ
ァイ処理Ｖ２ではメモリセルMCj がオフ状態となって、
ビット線BLj の電位は制御電圧NBのレベル（電圧ＶDR）
となる。従って、ラッチ回路AjにおけるノードN2j は０
ボルトとなる。このとき、消去が不十分なメモリセルMC
i は、第２回目のベリファイ処理Ｖ２ではオン状態とな
って、該メモリセルMCi を介してビット線BLi から電流
が流れ、ビット線BLi の電位は０ボルトとなる。そし
て、第３回目の消去処理Ｅ３のにおいてメモリセルMCi
が十分に消去されると、前述した第２回目の消去処理Ｅ
２後のメモリセルMCj と同様に、第３回目のベリファイ
処理Ｖ３では、メモリセルMCi もオフ状態となって、ビ
ット線BLi の電位は制御電圧NBのレベルとなる。従っ
て、ラッチ回路AiにおけるノードN2i も０ボルトとな
る。
てメモリセルMCj が十分に消去された場合（データ
“０”が十分に書き込まれた場合）、第２回目のベリフ
ァイ処理Ｖ２ではメモリセルMCj がオフ状態となって、
ビット線BLj の電位は制御電圧NBのレベル（電圧ＶDR）
となる。従って、ラッチ回路AjにおけるノードN2j は０
ボルトとなる。このとき、消去が不十分なメモリセルMC
i は、第２回目のベリファイ処理Ｖ２ではオン状態とな
って、該メモリセルMCi を介してビット線BLi から電流
が流れ、ビット線BLi の電位は０ボルトとなる。そし
て、第３回目の消去処理Ｅ３のにおいてメモリセルMCi
が十分に消去されると、前述した第２回目の消去処理Ｅ
２後のメモリセルMCj と同様に、第３回目のベリファイ
処理Ｖ３では、メモリセルMCi もオフ状態となって、ビ
ット線BLi の電位は制御電圧NBのレベルとなる。従っ
て、ラッチ回路AiにおけるノードN2i も０ボルトとな
る。
【００３３】ここで、各ラッチ回路Ai,Aj に対応するメ
モリセルMCi,MCj の消去が終了すると、各ラッチ回路A
i,Aj におけるノードN2i,N2j のレベルが低レベルに保
持される。そして、１ページ分全てのメモリセルに対す
る消去処理が終了すると、各ラッチ回路Ai,Aj における
全ての消去状態検出トランジスタT7i,T7j が全てオフ状
態となり、制御信号N4が低レベル“Ｌ”となるのに応じ
て、消去終了検出信号（第２の検出信号）NE(NE*) が高
レベル“Ｈ”となるように構成されている。
モリセルMCi,MCj の消去が終了すると、各ラッチ回路A
i,Aj におけるノードN2i,N2j のレベルが低レベルに保
持される。そして、１ページ分全てのメモリセルに対す
る消去処理が終了すると、各ラッチ回路Ai,Aj における
全ての消去状態検出トランジスタT7i,T7j が全てオフ状
態となり、制御信号N4が低レベル“Ｌ”となるのに応じ
て、消去終了検出信号（第２の検出信号）NE(NE*) が高
レベル“Ｈ”となるように構成されている。
【００３４】図６は本発明の不揮発性半導体記憶装置の
一実施例におけるプログラムおよびプログラムベリファ
イの動作を説明するためのタイミング図である。まず、
プログラム処理（書き込み処理）は、図２を参照して説
明したように、任意のワード線WLn を選択して該ワード
線に対して負の電圧ＶWP（例えば、〜−１０ボルト）を
印加すると共に、ドレインＤ（ビット線BLi,BLj)に対し
て選択的に正の電圧Ｖcc（例えば、〜＋５ボルト）を印
加する。すなわち、制御電圧NBをプログラム時(P1,P2,P
3)には電圧Ｖccとし、また、制御信号NAを所定電位とな
る高レベル“Ｈ'"（Ｖcc＋α）としてゲートトランジス
タTAi,TAj を全てオン状態とし、各ビット線BLi,BLj に
対して電圧Ｖccを印加する。このとき、各ラッチ回路A
i,Aj におけるノードN1i,N1j のレベルは、電圧Ｖccと
なっている。
一実施例におけるプログラムおよびプログラムベリファ
イの動作を説明するためのタイミング図である。まず、
プログラム処理（書き込み処理）は、図２を参照して説
明したように、任意のワード線WLn を選択して該ワード
線に対して負の電圧ＶWP（例えば、〜−１０ボルト）を
印加すると共に、ドレインＤ（ビット線BLi,BLj)に対し
て選択的に正の電圧Ｖcc（例えば、〜＋５ボルト）を印
加する。すなわち、制御電圧NBをプログラム時(P1,P2,P
3)には電圧Ｖccとし、また、制御信号NAを所定電位とな
る高レベル“Ｈ'"（Ｖcc＋α）としてゲートトランジス
タTAi,TAj を全てオン状態とし、各ビット線BLi,BLj に
対して電圧Ｖccを印加する。このとき、各ラッチ回路A
i,Aj におけるノードN1i,N1j のレベルは、電圧Ｖccと
なっている。
【００３５】ここで、制御電圧NBは、プログラム時以外
において、電圧ＶDR（例えば、〜＋１ボルト）とされて
いる。また、図３を参照して説明したように、予め入出
力回路５から供給された書き込みデータは各ラッチ回路
Ai,Aj にラッチされ、該書き込みデータに対応したビッ
ト線に対して選択的に正の電圧が印加されるようになっ
ている。尚、図６では、両方のメモリセルMCi,MCj に対
してプログラム（データ“１”の書き込み処理）が行わ
れるようになっている。
において、電圧ＶDR（例えば、〜＋１ボルト）とされて
いる。また、図３を参照して説明したように、予め入出
力回路５から供給された書き込みデータは各ラッチ回路
Ai,Aj にラッチされ、該書き込みデータに対応したビッ
ト線に対して選択的に正の電圧が印加されるようになっ
ている。尚、図６では、両方のメモリセルMCi,MCj に対
してプログラム（データ“１”の書き込み処理）が行わ
れるようになっている。
【００３６】次いで、制御信号NAを低レベル“Ｌ”とし
てゲートトランジスタTAi,TAj を全てオフ状態とし、制
御電圧NBを電圧ＶDRとする。これにより、各ラッチ回路
Ai,Aj におけるノードN1i,N1j のレベルは、電圧ＶDRと
なる。さらに、制御信号NAを再び高レベル“Ｈ'"として
ゲートトランジスタTAi,TAj を全てオン状態とし、各ビ
ット線BLi,BLj に対して電圧ＶDRを印加する。このと
き、前記ワード線WLn に対して電圧ＶWRP （例えば、〜
＋５ボルト）を印加して、第１回目のプログラムベリフ
ァイ処理Ｖ１が行われる。
てゲートトランジスタTAi,TAj を全てオフ状態とし、制
御電圧NBを電圧ＶDRとする。これにより、各ラッチ回路
Ai,Aj におけるノードN1i,N1j のレベルは、電圧ＶDRと
なる。さらに、制御信号NAを再び高レベル“Ｈ'"として
ゲートトランジスタTAi,TAj を全てオン状態とし、各ビ
ット線BLi,BLj に対して電圧ＶDRを印加する。このと
き、前記ワード線WLn に対して電圧ＶWRP （例えば、〜
＋５ボルト）を印加して、第１回目のプログラムベリフ
ァイ処理Ｖ１が行われる。
【００３７】さらに、制御信号NAを低レベル“Ｌ”とし
てゲートトランジスタTAi,TAj を全てオフ状態とし、ワ
ード線WLn のレベルを負の電圧ＶWPとして、上述したの
と同様に、第２回目のプログラム処理（Ｐ２）を行い、
上述したのと同様にして、第２回目のベリファイ処理
（Ｖ２）、第３回目のプログラム処理（Ｐ３）、第３回
目のベリファイ処理（Ｖ３）を順次行う。
てゲートトランジスタTAi,TAj を全てオフ状態とし、ワ
ード線WLn のレベルを負の電圧ＶWPとして、上述したの
と同様に、第２回目のプログラム処理（Ｐ２）を行い、
上述したのと同様にして、第２回目のベリファイ処理
（Ｖ２）、第３回目のプログラム処理（Ｐ３）、第３回
目のベリファイ処理（Ｖ３）を順次行う。
【００３８】図６に示す例では、第２回目のプログラム
処理Ｐ２によりビット線BLj に接続されたメモリセルMC
j のプログラムが終了し、また、第３回目のプログラム
処理Ｐ３によりビット線BLi に接続されたメモリセルMC
i のプログラムが終了する様子を示している。すなわ
ち、第２回目のプログラム処理Ｐ２においてメモリセル
MCj にデータ“１”が十分に書き込まれた場合（閾値電
圧Ｖthが所定の値になるまで書き込みが行われた場
合）、第２回目のベリファイ処理Ｖ２ではメモリセルMC
j がオン状態となって、該メモリセルMCj を介してビッ
ト線BLj から電流が流れ、ビット線BLj の電位（ノード
N1j の電位）が０ボルトとなる。このとき、プログラム
が不十分なメモリセルMCi は、第２回目のベリファイ処
理Ｖ２では、オフ状態となっているため、ビット線BLi
の電位は電圧ＶDRに保持される。そして、第３回目のプ
ログラム処理Ｐ３においてメモリセルMCi が十分にプロ
グラムされた場合、前述した第２回目のプログラム処理
Ｐ２後のメモリセルMCj と同様に、メモリセルMCi もオ
ン状態となって、該メモリセルMCi を介してビット線BL
i から電流が流れ、ビット線BLi の電位（ノードN1i の
電位）も０ボルトとなる。
処理Ｐ２によりビット線BLj に接続されたメモリセルMC
j のプログラムが終了し、また、第３回目のプログラム
処理Ｐ３によりビット線BLi に接続されたメモリセルMC
i のプログラムが終了する様子を示している。すなわ
ち、第２回目のプログラム処理Ｐ２においてメモリセル
MCj にデータ“１”が十分に書き込まれた場合（閾値電
圧Ｖthが所定の値になるまで書き込みが行われた場
合）、第２回目のベリファイ処理Ｖ２ではメモリセルMC
j がオン状態となって、該メモリセルMCj を介してビッ
ト線BLj から電流が流れ、ビット線BLj の電位（ノード
N1j の電位）が０ボルトとなる。このとき、プログラム
が不十分なメモリセルMCi は、第２回目のベリファイ処
理Ｖ２では、オフ状態となっているため、ビット線BLi
の電位は電圧ＶDRに保持される。そして、第３回目のプ
ログラム処理Ｐ３においてメモリセルMCi が十分にプロ
グラムされた場合、前述した第２回目のプログラム処理
Ｐ２後のメモリセルMCj と同様に、メモリセルMCi もオ
ン状態となって、該メモリセルMCi を介してビット線BL
i から電流が流れ、ビット線BLi の電位（ノードN1i の
電位）も０ボルトとなる。
【００３９】ここで、各ラッチ回路Ai,Aj に対応するメ
モリセルMCi,MCj のプログラムが全て完了すると（デー
タ“１”を書き込むメモリセルへの書き込み処理が全て
完了すると）、各ラッチ回路Ai,Aj におけるノードN1i,
N1j のレベルが低レベルに保持される。また、１ページ
分全てのメモリセルに対するプログラム処理が終了する
と、各ラッチ回路Ai,Aj における全てのプログラム状態
検出トランジスタT6i,T6j が全てオフ状態となる。尚、
データ“１”を書き込まない（データ“０”の）メモリ
セルに対応するラッチ回路では、プログラム状態検出ト
ランジスタ(T6)は、常に、オフ状態となっている。そし
て、制御信号N3が低レベル“Ｌ”となるのに応じて、プ
ログラム終了検出信号（第１の検出信号）ND(ND*) が高
レベル“Ｈ”となるように構成されている。以上におい
て、読み出し処理時は、選択ワード線に対してベリファ
イ時（読み出し時）と同様に、電圧ＶWRP （ＶWRE:例え
ば、〜＋５ボルト）を印加すると共に、制御信号NAを高
レベル“Ｈ”として全てのゲートトランジスタTAi,TAj
をオン状態として、選択ワード線に接続された１ページ
分のメモリセルのデータを各ビット線BLi,BLj およびゲ
ートトランジスタTAi,TAj を介して対応するラッチ回路
Ai,Aj にラッチする。さらに、制御信号NFを高レベル
“Ｈ”とし、各カラムトランジスタTYi,TYj を順次スイ
ッチングして、データバスを介してデータを読み出すよ
うになっているのは、前述した通りである。
モリセルMCi,MCj のプログラムが全て完了すると（デー
タ“１”を書き込むメモリセルへの書き込み処理が全て
完了すると）、各ラッチ回路Ai,Aj におけるノードN1i,
N1j のレベルが低レベルに保持される。また、１ページ
分全てのメモリセルに対するプログラム処理が終了する
と、各ラッチ回路Ai,Aj における全てのプログラム状態
検出トランジスタT6i,T6j が全てオフ状態となる。尚、
データ“１”を書き込まない（データ“０”の）メモリ
セルに対応するラッチ回路では、プログラム状態検出ト
ランジスタ(T6)は、常に、オフ状態となっている。そし
て、制御信号N3が低レベル“Ｌ”となるのに応じて、プ
ログラム終了検出信号（第１の検出信号）ND(ND*) が高
レベル“Ｈ”となるように構成されている。以上におい
て、読み出し処理時は、選択ワード線に対してベリファ
イ時（読み出し時）と同様に、電圧ＶWRP （ＶWRE:例え
ば、〜＋５ボルト）を印加すると共に、制御信号NAを高
レベル“Ｈ”として全てのゲートトランジスタTAi,TAj
をオン状態として、選択ワード線に接続された１ページ
分のメモリセルのデータを各ビット線BLi,BLj およびゲ
ートトランジスタTAi,TAj を介して対応するラッチ回路
Ai,Aj にラッチする。さらに、制御信号NFを高レベル
“Ｈ”とし、各カラムトランジスタTYi,TYj を順次スイ
ッチングして、データバスを介してデータを読み出すよ
うになっているのは、前述した通りである。
【００４０】図７は本発明の不揮発性半導体記憶装置の
他の実施例を示す回路図である。同図において、参照符
号104 は制御回路,141は定電圧発生回路,142は電流検出
回路, NHは制御電圧（ビット電圧制御線),そして, NGは
制御信号を示している。図７に示されるように、本実施
例は、各ビット線BLi,BLj に対して制御信号NGにより制
御されるゲートトランジスタTGi,TGj を介して制御電圧
NHを供給するようになっている。さらに、図４における
書き込み状態検出回路42並びに消去状態検出回路43、お
よび、各ラッチ回路Ai,Aj におけるトランジスタT5i,T5
j;T6i,T6j;T7i,T7j を取り除き、各ラッチ回路Ai,Aj を
４つのトランジスタ（２つのインバータ）による単純な
フリップフロップとして構成するようになっている。
他の実施例を示す回路図である。同図において、参照符
号104 は制御回路,141は定電圧発生回路,142は電流検出
回路, NHは制御電圧（ビット電圧制御線),そして, NGは
制御信号を示している。図７に示されるように、本実施
例は、各ビット線BLi,BLj に対して制御信号NGにより制
御されるゲートトランジスタTGi,TGj を介して制御電圧
NHを供給するようになっている。さらに、図４における
書き込み状態検出回路42並びに消去状態検出回路43、お
よび、各ラッチ回路Ai,Aj におけるトランジスタT5i,T5
j;T6i,T6j;T7i,T7j を取り除き、各ラッチ回路Ai,Aj を
４つのトランジスタ（２つのインバータ）による単純な
フリップフロップとして構成するようになっている。
【００４１】ここで、電流検出回路142 は、全てのラッ
チ回路Ai,Aj,…に流れる電流を検出して書き込み処理の
完了を判別（ベリファイパス信号を出力）するようにな
っている。すなわち、例えば、所定のデータを書き込む
メモリセルの書き込みが十分に行われた場合には、対応
するラッチ回路に流れる電流が減少するのを利用して、
プログラムを行う１ページ分のメモリセルにおいて、所
定のデータを書き込む全てのメモリセルの書き込みが完
了した場合には、ベリファイパス信号を出力して書き込
み処理を終了するように構成されている。尚、定電圧発
生回路141 は、電圧Ｖcc（〜＋５ボルト）およびＶ
DR（〜＋１ボルト）を切り換えて、制御電圧NBとして各
ラッチ回路Ai,Aj に印加するようになっている。
チ回路Ai,Aj,…に流れる電流を検出して書き込み処理の
完了を判別（ベリファイパス信号を出力）するようにな
っている。すなわち、例えば、所定のデータを書き込む
メモリセルの書き込みが十分に行われた場合には、対応
するラッチ回路に流れる電流が減少するのを利用して、
プログラムを行う１ページ分のメモリセルにおいて、所
定のデータを書き込む全てのメモリセルの書き込みが完
了した場合には、ベリファイパス信号を出力して書き込
み処理を終了するように構成されている。尚、定電圧発
生回路141 は、電圧Ｖcc（〜＋５ボルト）およびＶ
DR（〜＋１ボルト）を切り換えて、制御電圧NBとして各
ラッチ回路Ai,Aj に印加するようになっている。
【００４２】また、制御信号NGにより制御されるゲート
トランジスタTGi,TGj は、ベリファイ時における各ビッ
ト線BLi,BLj のレベルを高速に所定レベル（ＶDR）にす
るように構成されている。図８は図７の不揮発性半導体
記憶装置におけるプログラムおよびプログラムベリファ
イの動作を説明するためのタイミング図である。
トランジスタTGi,TGj は、ベリファイ時における各ビッ
ト線BLi,BLj のレベルを高速に所定レベル（ＶDR）にす
るように構成されている。図８は図７の不揮発性半導体
記憶装置におけるプログラムおよびプログラムベリファ
イの動作を説明するためのタイミング図である。
【００４３】図８に示すタイミング図は、図６に示すタ
イミング図と基本的に同じ動作を行う場合を示してい
る。ここで、本実施例では、図８に示されるように、各
プログラム処理期間(P1,P2,P3)の直後に、選択ワード線
WLn のレベルを電圧ＶWPから電圧ＶWRに立ち上げ、ま
た、制御信号NGを高レベル“Ｈ”（Ｖcc）としてゲート
トランジスタTGi,TGj をオン状態とし、さらに、制御電
圧NHを０ボルトから電圧Ｖ DRに立ち上げて各ビット線BL
i,BLj の電位を高速に電圧ＶDRとするようになってい
る。すなわち、図７および図８に示す実施例によれば、
図４および図６を参照して説明した実施例よりもプログ
ラム処理（書き込み処理）を一層高速に行うことが可能
となる。
イミング図と基本的に同じ動作を行う場合を示してい
る。ここで、本実施例では、図８に示されるように、各
プログラム処理期間(P1,P2,P3)の直後に、選択ワード線
WLn のレベルを電圧ＶWPから電圧ＶWRに立ち上げ、ま
た、制御信号NGを高レベル“Ｈ”（Ｖcc）としてゲート
トランジスタTGi,TGj をオン状態とし、さらに、制御電
圧NHを０ボルトから電圧Ｖ DRに立ち上げて各ビット線BL
i,BLj の電位を高速に電圧ＶDRとするようになってい
る。すなわち、図７および図８に示す実施例によれば、
図４および図６を参照して説明した実施例よりもプログ
ラム処理（書き込み処理）を一層高速に行うことが可能
となる。
【００４４】さらに、上述したように、定電圧発生回路
141 の出力電圧（制御電圧）NBは、書き込み時に電圧Ｖ
ccとされ、ベリファイ時にＶDRとなるように制御されて
いる。また、電流検出回路142 は、定電圧発生回路141
から各ラッチ回路Ai,Aj に流れる電流を検出し、該ラッ
チ回路Ai,Aj に流れる電流が所定の値よりも小さくなっ
た場合に、ベリファイパス信号を０ボルトから電圧Ｖcc
へ立ち上げて、所定の１ページ分のメモリセルに対する
プログラム処理が完了したことを認識するようになって
いる。
141 の出力電圧（制御電圧）NBは、書き込み時に電圧Ｖ
ccとされ、ベリファイ時にＶDRとなるように制御されて
いる。また、電流検出回路142 は、定電圧発生回路141
から各ラッチ回路Ai,Aj に流れる電流を検出し、該ラッ
チ回路Ai,Aj に流れる電流が所定の値よりも小さくなっ
た場合に、ベリファイパス信号を０ボルトから電圧Ｖcc
へ立ち上げて、所定の１ページ分のメモリセルに対する
プログラム処理が完了したことを認識するようになって
いる。
【００４５】上述したように、本実施例の不揮発性半導
体記憶装置によれば、ページ書き込みとページベリファ
イを何回も交互に繰り返して行う場合においても、書き
込みのベリファイを一括して行うことができる。その結
果、データの書き込み処理を高速に行って不揮発性半導
体記憶装置全体の動作を高速化することができると共
に、回路構成も簡単にすることができる。
体記憶装置によれば、ページ書き込みとページベリファ
イを何回も交互に繰り返して行う場合においても、書き
込みのベリファイを一括して行うことができる。その結
果、データの書き込み処理を高速に行って不揮発性半導
体記憶装置全体の動作を高速化することができると共
に、回路構成も簡単にすることができる。
【００４６】
【発明の効果】以上、詳述したように、本発明の不揮発
性半導体記憶装置によれば、プログラム処理および回路
構成を簡略化してプログラム処理の高速化および価格の
低廉化を図ることができる。
性半導体記憶装置によれば、プログラム処理および回路
構成を簡略化してプログラム処理の高速化および価格の
低廉化を図ることができる。
【図１】本発明の不揮発性半導体記憶装置の一実施例を
示すブロック回路図である。
示すブロック回路図である。
【図２】図１の不揮発性半導体記憶装置におけるデータ
の書き換え動作のアルゴリズムを示すフローチャートで
ある。
の書き換え動作のアルゴリズムを示すフローチャートで
ある。
【図３】図１の不揮発性半導体記憶装置におけるプログ
ラムデータロードの動作を説明するためのタイミング図
である。
ラムデータロードの動作を説明するためのタイミング図
である。
【図４】図１の不揮発性半導体記憶装置の一例を示す回
路図である。
路図である。
【図５】本発明の不揮発性半導体記憶装置の一実施例に
おける消去および消去ベリファイの動作を説明するため
のタイミング図である。
おける消去および消去ベリファイの動作を説明するため
のタイミング図である。
【図６】本発明の不揮発性半導体記憶装置の一実施例に
おけるプログラムおよびプログラムベリファイの動作を
説明するためのタイミング図である。
おけるプログラムおよびプログラムベリファイの動作を
説明するためのタイミング図である。
【図７】本発明の不揮発性半導体記憶装置の他の実施例
を示す回路図である。
を示す回路図である。
【図８】図７の不揮発性半導体記憶装置におけるプログ
ラムおよびプログラムベリファイの動作を説明するため
のタイミング図である。
ラムおよびプログラムベリファイの動作を説明するため
のタイミング図である。
【図９】従来の不揮発性半導体記憶装置の一例における
消去状態およびプログラム状態を説明するための図であ
る。
消去状態およびプログラム状態を説明するための図であ
る。
１…ロウデコーダ ２…カラムデコーダ ３…ソース電源制御部 ４,104…制御回路 ５…入出力回路 41…電圧制御部 42…書き込み状態検出回路 43…消去状態検出回路 141 …定電圧発生回路 142 …電流検出回路 ＢＬ;BL1〜BL3;BLi,BLj …ビット線 ＷＬ;WL1〜WL3;WLn …ワード線 Ａ１〜Ａ３;Ai,Aj…ラッチ回路 ＭＣ…メモリセル
Claims (15)
- 【請求項１】 複数のビット線（BL1,BL2,BL3,…）と、
複数のワード線（WL1,WL2,WL3,…）と、該各ビット線お
よび該各ワード線の交差個所に設けられた複数のメモリ
セル（ＭＣ）とを具備する不揮発性半導体記憶装置であ
って、 前記各ビット線に対してそれぞれ設けられた複数のラッ
チ手段(A1,A2,A3,…）と、 該各ラッチ手段に対して制御電圧（ＮＢ）および制御信
号（ＮＣ）を供給する制御回路（４）とを具備し、該制
御回路によって前記各ラッチ手段を、書き込み時には前
記各ビット線毎の書き込みドレイン電圧バイアス回路と
して動作させて前記各メモリセルに対する同時一括書き
込み処理を行い、且つ、読み出し時には該各メモリセル
のデータを読み出す回路として動作させて前記各メモリ
セルから同時一括読み出し処理を行うようにしたことを
特徴とする不揮発性半導体記憶装置。 - 【請求項２】 前記各ラッチ手段(A1,A2,A3,…）は、前
記制御回路（４）から出力される制御電圧および制御信
号に応じて、前記各メモリセルに対する書き込み処理お
よびベリファイ処理を交互に行い、該ベリファイ処理時
にラッチされた当該メモリセルのデータを次の書き込み
処理における書き込みデータとして使用するようにした
ことを特徴とする請求項１の不揮発性半導体記憶装置。 - 【請求項３】 前記ラッチ手段(A1,A2,A3,…）を使用し
て交互に行う書き込み処理およびベリファイ処理におい
て、第ｎ回目の書き込み処理でメモリセルに対する書き
込みが成功した場合、第〔ｎ＋１〕回目以降の書き込み
処理においては、当該メモリセルに対する書き込み処理
を停止するようにしたことを特徴とする請求項２の不揮
発性半導体記憶装置。 - 【請求項４】 前記不揮発性半導体記憶装置は、全ての
メモリセルに対する書き込みが成功した場合を判別する
書き込み処理終了判別手段を備え、該書き込み処理終了
判別手段の出力に応じて、前記交互に行う書き込み処理
およびベリファイ処理を終了するようにしたことを特徴
とする請求項２の不揮発性半導体記憶装置。 - 【請求項５】 複数のビット線（BL1,BL2,BL3,…）と、
複数のワード線（WL1,WL2,WL3,…）と、該各ビット線お
よび該各ワード線の交差個所に設けられた複数のメモリ
セル（ＭＣ）とを具備する不揮発性半導体記憶装置であ
って、 前記各ビット線に対してそれぞれ設けられた複数のラッ
チ手段(A1,A2,A3,…）と、 該各ラッチ手段と前記各ビット線との間にそれぞれ設け
られた複数の第１のスイッチ手段（TA1,TA2,TA3,…）
と、 該各第１のスイッチ手段に対して第１のスイッチ制御信
号（ＮＡ）を共通に供給すると共に、前記各ラッチ手段
に対して制御電圧（ＮＢ）および制御信号（ＮＣ）を供
給する制御回路（４）とを具備し、該制御回路から出力
される前記制御電圧, 制御信号, および, 第１のスイッ
チ制御信号によって、前記メモリセルの消去処理および
書き込み処理を行うようになっていることを特徴とする
不揮発性半導体記憶装置。 - 【請求項６】 前記不揮発性半導体記憶装置は、さら
に、前記制御回路から出力される第２のスイッチ制御信
号（ＮＦ）が共通に供給された第２のスイッチ手段（TF
1,TF2,TF3,…）を具備し、前記各ラッチ手段は、該各第
２のスイッチ手段を介して対応する各カラム選択手段
（TY1,TY2,TY3,…）に接続されるようになっていること
を特徴とする請求項５の不揮発性半導体記憶装置。 - 【請求項７】 前記不揮発性半導体記憶装置は、さら
に、ビット電圧制御線（ＮＨ）と前記各ビット線との間
に設けられ、第３のスイッチ制御信号（ＮＧ）によって
共通に制御される第３のスイッチ手段（TGi,TGj)を具備
し、ベリファイ時における前記各ビット線のレベルを高
速に所定レベルにするようにしたことを特徴とする請求
項５の不揮発性半導体記憶装置。 - 【請求項８】 前記制御回路（４）は、前記ラッチ手段
に対して制御電圧（ＮＢ）を制御して供給する電圧制御
部（41）を具備していることを特徴とする請求項５の不
揮発性半導体記憶装置。 - 【請求項９】 前記不揮発性半導体記憶装置は、さら
に、前記ラッチ手段の全てのラッチデータが第１の状態
（“０”）となり、任意の１ページ分のメモリセルの消
去が完了したのを検出する第１の検出手段（43）を具備
することを特徴とする請求項８の不揮発性半導体記憶装
置。 - 【請求項１０】 前記不揮発性半導体記憶装置は、さら
に、前記ラッチ手段に選択的に保持された第２の状態
（“１”）を示す書き込みデータが対応するメモリセル
に十分に書き込まれたのを検出する第２の検出手段（4
2）を具備することを特徴とする請求項９の不揮発性半
導体記憶装置。 - 【請求項１１】 前記第１の検出手段（43）および前記
第２の検出手段（42）は、前記制御回路（４）に設けら
れ、前記消去処理および書き込み処理の完了を該制御回
路で判別するようにしたことを特徴とする請求項１０の
不揮発性半導体記憶装置。 - 【請求項１２】 前記第１の検出手段（42）に供給され
る第１の検出信号（ＮＤ）は前記各ラッチ手段における
第１のトランジスタ（T6i,T6j)のドレインの共通接続個
所から取り出され、且つ、前記第２の検出手段（43）に
供給される第２の検出信号（ＮＥ）は前記各ラッチ手段
における第２のトランジスタ（T7i,T7j)のドレインの共
通接続個所から取り出されていることを特徴とする請求
項１０の不揮発性半導体記憶装置。 - 【請求項１３】 前記各ラッチ手段は、共通の制御信号
（ＮＣ）によってスイッチング制御され、該制御信号
（ＮＣ）によってラッチデータをセットする第３のトラ
ンジスタ（T5i,T5j)を具備し、該ラッチデータのセット
は、第２のスイッチ手段（TF1,TF2,TF3,…）を全て導通
させ、データバスに第２の状態（“１”）に対応するデ
ータをを入力することにより行うようになっていること
を特徴とする請求項５の不揮発性半導体記憶装置。 - 【請求項１４】 前記不揮発性半導体記憶装置は、前記
ラッチ手段に流れる電流を検出する電流検出手段を具備
し、該電流検出手段の出力により前記書き込み処理の完
了を判別するようにしたことを特徴とする請求項５の不
揮発性半導体記憶装置。 - 【請求項１５】 前記不揮発性半導体記憶装置は、消去
時には前記ワード線に正の高電圧（ＶWE）を印加してト
ンネル現象により前記メモリセルのフローティングゲー
ト（ＦＧ）に電子を注入して当該メモリセルを非導通状
態とし、且つ、書き込み時には前記ワード線に負の電圧
（ＶWP）を印加すると共に、前記ビット線に選択的に正
の電圧（Ｖcc）を印加してトンネル現象により前記フロ
ーティングゲートから電子を引き抜いて当該メモリセル
を導通状態にするフラッシュメモリとして構成されてい
ることを特徴とする請求項１〜１４のいずれかの不揮発
性半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15586494A JP3739102B2 (ja) | 1994-07-07 | 1994-07-07 | 不揮発性半導体記憶装置 |
| US08/431,297 US5638323A (en) | 1994-07-07 | 1995-04-28 | Nonvolatile semiconductor memory using tunnel effect having a control circuit for simultaneously writing and reading data out of a plurality of memory cells |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15586494A JP3739102B2 (ja) | 1994-07-07 | 1994-07-07 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0831186A true JPH0831186A (ja) | 1996-02-02 |
| JP3739102B2 JP3739102B2 (ja) | 2006-01-25 |
Family
ID=15615179
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15586494A Expired - Lifetime JP3739102B2 (ja) | 1994-07-07 | 1994-07-07 | 不揮発性半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5638323A (ja) |
| JP (1) | JP3739102B2 (ja) |
Cited By (4)
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