KR100702310B1 - 비휘발성 래치 회로 및 이를 포함하는 시스템 온 칩 - Google Patents

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Abstract

본 발명은 비휘발성 래치 회로 및 이를 포함하는 시스템 온 칩에 관한 것으로서, 액티브 구간에서 래치 데이타의 변화를 감지하여 새로운 데이타를 래치에 저장함으로써 별도의 데이타 저장 시간이 불필요한 래치 회로의 기술을 개시한다. 이러한 본 발명은 별도의 데이타 저장 구간을 두지 않고 액티브 구간에서 래치 데이타를 변화 여부를 감지하여 래치 데이타의 변화가 감지될 경우 새로운 데이타를 비휘발성 래치에 비휘발성 상태로 저장함으로써, 임의의 순간에 파워 오프가 발생할 경우 비휘발성 래치부에 항상 새로운 데이타가 저장됨으로써 데이타가 손실되는 것을 방지하고, 데이타 복구를 위한 부팅 시간이 불필요하여 동작 속도를 향상시킬 수 있도록 한다.

Description

비휘발성 래치 회로 및 이를 포함하는 시스템 온 칩{Non-volatile latch circuit and system on chip with the same}
도 1은 종래의 반도체 칩의 전력 소모 변화를 설명하기 위한 그래프.
도 2는 종래의 비휘발성 래치 회로에 관한 회로도.
도 3은 종래의 비휘발성 래치 회로의 데이타 저장/리콜 방법을 설명하기 위한 도면.
도 4는 본 발명에 따른 비휘발성 래치 회로를 포함하는 시스템 온 칩 구성도.
도 5는 본 발명에 따른 비휘발성 래치 회로의 데이타 저장/리콜 방법을 설명하기 위한 도면.
도 6은 본 발명에 따른 비휘발성 래치 회로에 관한 구성도.
도 7은 도 6의 비휘발성 래치부에 관한 상세 회로도.
도 8은 도 7의 비휘발성 저장부에 관한 상세 회로도.
도 9는 본 발명에 따른 비휘발성 래치 회로의 파워-온 리셋 동작시의 동작 타이밍도.
도 10은 본 발명에 따른 비휘발성 래치 회로의 데이타 저장시의 동작 타이밍도.
본 발명은 비휘발성 래치 회로 및 이를 포함하는 시스템 온 칩에 관한 것으로서, 액티브 구간에서 래치 데이타의 변화를 감지하여 새로운 데이타를 래치에 저장함으로써 파워 오프시 별도의 시스템 부팅 과정이 불필요하도록 하는 기술이다.
도 1은 종래의 나노스케일(Nanoscale) 디바이스 쉬링크(Shrink)에 의한 전력 소모의 변화를 나타낸 그래프이다.
도 1의 그래프를 보면, 디바이스의 디자인 룰(Design Rule)을 나타내는 테크놀로지 노드(Technology node)가 큰 경우, 시스템 온 칩(System On a Chip;SOC)의 동작 전류인 액티브 전류는 비동작 상태의 스탠바이(Standby) 전류보다 훨씬 큼을 알 수 있다.
그러나, 디바이스 사이즈가 작아짐에 따라 액티브 전류는 완만한 증가를 보이는 반면에, 스탠바이 전류는 급격하게 증가하는 양상을 보이게 된다. 이러한 양상은 액티브 전류의 주성분인 스위칭 전류의 증가보다, 비 스위칭 전류인 서브 문턱 전압(Sub Threshold Voltage;Vt) 상에서의 누설전류 성분이 급격히 증가하는 것을 의미한다. 즉, 전원이 인가되고 칩이 동작하지 않는 스탠바이 상태에서 CMOS를 관통하는 누설 전류의 성분이 급격히 증가하게 됨을 나타낸다.
따라서, 스탠바이 모드에서는 칩의 공급 전원을 차단하는 것이 칩의 전력 소모를 줄이는 하나의 방법이 된다. 이때, 칩의 전원이 차단되었을 경우 차단되기 이전의 회로 상태를 그대로 회복하기 위해 이전의 회로 상태를 저장하고 다시 리콜(Recall)할 수 있는 회로가 필요하다.
이러한 칩의 파워 오프시 회로의 이전 상태를 기억하는 통상의 회로가 도 2에 도시된 비휘발성 래치 회로이다.
종래의 비휘발성 래치 회로는, 복수개의 인버터 IV1~IV8, NMOS트랜지스터 N1,N2 및 캐패시터부(10)를 구비한다.
여기서, 인버터 IV1는 클럭 CK에 동기하여 데이타 D를 반전한다. 래치 R1는 인버터 IV2,IV3을 구비하여 클럭 /CK에 동기하여 인버터 IV1의 출력을 래치한다. 인버터 IV4는 클럭 /CK에 동기하여 래치 R1의 출력을 반전한다. 래치 R2는 인버터 IV5,IV6을 구비하여 인버터 IV4의 출력을 래치하여 데이타 Q를 출력한다.
그리고, NMOS트랜지스터 N1,N2는 스위칭 신호 SS에 따라 래치 R1과 캐패시터부(10)를 선택적으로 연결한다. 캐패시터부(10)는 복수개의 불휘발성 강유전체 캐패시터 FC1~FC4를 구비한다. 이때, 불휘발성 강유전체 캐패시터 FC1,FC2는 인버터 IV7에 의해 반전된 플레이트 라인 /PL1의 출력을 저장한다. 그리고, 불휘발성 강유전체 캐패시터 FC3,FC4는 인버터 IV8에 의해 반전된 플레이트 라인 /PL2의 출력을 저장한다.
이러한 구성을 갖는 종래의 비휘발성 래치 회로는, 시스템 온 칩 내의 각 회로 기능 영역에 구비되어, 파워 오프시 전원 공급 스위치의 턴온 상태에서의 비휘발성 데이타를 저장하게 된다. 즉, 전원 스위치가 오프되기 이전에 별도의 래치 R1,R2를 통해 캐패시터부(10)에 데이타를 저장하거나, 파워 온 동작시 이전의 데이 타를 복구하게 된다.
도 3은 종래의 비휘발성 래치 회로의 데이타 저장/리콜 방법을 설명하기 위한 도면이다.
종래의 비휘발성 래치 회로는, 파워 오프 모드 진입시에 래치 R1,R2의 상태를 저장 구간동안 캐패시터부(10)에 저장하게 되고, 파워 온 모드 진입시 리콜구간 동안 래치 R1,R2에 저장된 데이타를 복구하게 된다.
그런데, 이러한 종래의 비휘발성 래치 회로는 기설정된 파워 오프 모드시에만 이전 데이타를 저장한다. 따라서, 액티브 구간 동안에 우발적인 파워 오프 상태가 발생할 경우, 액티브 상태에서의 래치 데이타를 상실하게 되어 데이타 복구가 불가능하게 되는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로서, 별도의 데이타 저장 구간을 구비하지 않고, 액티브 구간에서 래치 데이타의 변화를 감지하여 새로운 데이타를 래치에 저장함으로써 파워 오프시 별도의 시스템 부팅 과정이 불필요하도록 하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 비휘발성 래치 회로는, 클럭이 활성화되는 액티브 구간 동안 저장 제어신호들의 상태에 따라 입력신호의 전압 레벨을 증폭하여 불휘발성 강유전체 캐패시터에 비휘발성 상태로 저장하는 비휘발성 래치부; 비휘발성 래치부에서 출력된 출력신호의 천이 여부를 검출하여 래치 천이 검출 신호를 출력하는 래치 천이 검출부; 및 래치 천이 검출신호와 파워 온 리셋신호에 따라 비휘발성 래치부에 데이타를 저장하고 저장된 데이타를 복구하기 위한 저장 제어신호들을 출력하는 래치 제어부를 구비함을 특징으로 한다.
또한, 본 발명의 비휘발성 래치 회로를 포함하는 시스템 온 칩은, 클럭이 활성화되는 액티브 구간 동안 래치에 저장된 래치 데이타의 천이 여부를 검출하여 래치 천이 검출신호를 발생하고, 래치 천이 검출신호와 파워 온 리셋신호에 따라 불휘발성 강유전체 캐패시터에 변화된 래치 데이타를 저장하고 이를 복구하는 비휘발성 래치회로; 및 비휘발성 래치회로를 칩 내의 각각의 회로 기능영역에 복수개 구비하여 전원의 공급 여부와 상관없이 래치 데이타의 로직 상태를 홀딩하는 시스템을 구비함을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 4는 본 발명에 따른 비휘발성 래치 회로를 포함하는 시스템 온 칩에 관한 구성도이다.
본 발명의 비휘발성 래치 NVL는, 시스템 온 칩(System On a Chip;SOC) 내의 각 회로 기능 영역에 구비되어, 전원 공급 스위치가 턴오프되는 파워 오프 동작시 전원 공급 스위치의 턴온 상태에서의 로직 상태를 저장하게 된다.
도 5는 본 발명에 따른 비휘발성 래치 회로의 데이타 저장/리콜 방법을 설명하기 위한 도면이다.
본 발명은 파워 오프 모드 진입 이전에 데이타 저장 구간을 별도로 구비하지 않는다. 그리고, 액티브 구간에 래치 데이타의 변화를 검출하여 래치 천이 검출신호 LTD를 발생하고, 새로운 데이타를 비휘발성 래치 NVL에 수시로 저장한다. 또한, 파워가 온되는 리콜구간 동안 래치에 저장된 데이타를 복구하게 된다.
이에 따라, 임의의 순간에 우발적인 파워 오프가 발생할 경우에도 비휘발성 래치 NVL에 항상 새로운 데이타가 저장되기 때문에 별도의 데이타 저장 시간을 소비하지 않을 수 있도록 한다.
도 6은 본 발명에 따른 비휘발성 래치 회로의 구성도이다.
본 발명은 비휘발성 래치부(100), 래치 천이 검출부(200) 및 래치 제어부(300)를 구비한다.
여기서, 비휘발성 래치부(100)는 클럭 CLK, 풀업 인에이블 신호 ENP, 풀다운 인에이블 신호 ENN 및 셀 플레이트 신호 CPL에 따라 입력신호 LAT_IN를 래치하여 출력신호 LAT_OUT를 출력한다. 여기서, 클럭 CLK은 비휘발성 래치부(100)에 입력된 데이타를 래치하기 위한 활성화 신호이다.
그리고, 래치 천이 검출부(200)는 출력신호 LAT_OUT의 천이 여부를 검출하여, 래치 데이타가 천이할 경우 단일 펄스 신호인 래치 천이 검출신호 LTD를 발생한다. 래치 제어부(300)는 파워-온 리셋신호 RE와 래치 천이 검출신호 LTD에 따라 비휘발성 래치부(100)의 데이타 저장 및 리콜 동작을 제어하기 위한 풀업 인에이블 신호 ENP, 풀다운 인에이블 신호 ENN 및 셀 플레이트 신호 CPL를 출력한다.
도 7은 도 6의 비휘발성 래치부(100)에 관한 상세 회로도이다.
비휘발성 래치부(100)는 입력 구동부(110), 프리차지 처리부(120), 증폭부 (130), 입력 처리부(140) 및 출력 래치 처리부(150)를 구비한다.
여기서, 입력 구동부(110)는 인버터 IV7,IV8를 구비한다. 인버터 IV7는 입력신호 LAT_IN를 반전하여 제어신호 SB를 출력한다. 그리고, 인버터 IV8는 제어신호 SB를 반전하여 제어신호 S를 출력한다.
프리차지 처리부(120)는 풀업용 PMOS트랜지스터 P1,P2와 이퀄라이징을 위한 프리차지용 PMOS트랜지스터 P3를 구비한다. 여기서, PMOS트랜지스터 P1,P2는 전원전압 VDD 인가단과 노드 LN1,LN2 사이에 각각 연결되어 공통 게이트 단자를 통해 클럭 CLK가 인가된다. 그리고, PMOS트랜지스터 P3는 노드 LN1,LN2 사이에 연결되어 게이트 단자를 통해 클럭 CLK가 인가된다.
증폭부(130)는 크로스 커플 형태로 연결된 PMOS트랜지스터 P4,P5와 NMOS트랜지스터 N1,N2를 구비하여 입력 처리부(140)의 출력을 증폭한다. 여기서, PMOS트랜지스터 P4,P5는 전원전압 VDD 인가단과 노드 LN1,LN2 사이에 각각 연결되며, PMOS트랜지스터 P4의 게이트 단자는 노드 LN2에 연결되고 PMOS트랜지스터 P5의 게이트 단자는 노드 LN1에 연결된다.
그리고, NMOS트랜지스터 N1,N2는 노드 LN1,LN2와 NMOS트랜지스터 N3,N4 사이에 각각 연결되며, NMOS트랜지스터 N1의 게이트 단자는 노드 LN2에 연결되고 NMOS트랜지스터 N2의 게이트 단자는 노드 LN1에 연결된다. 여기서, 출력 노드 LN1,LN2는 프리차지 처리부(120)에 의해 클럭 CLK가 로우가 되면 하이로 프리차지된다.
입력 처리부(140)는 복수개의 NMOS트랜지스터 N3~N5를 구비한다.
여기서, NMOS트랜지스터 N3,N4는 NMOS트랜지스터 N1,N2와 NMOS트랜지스터 N5 사이에 연결되어, 각각의 게이트 단자를 통해 제어신호 S,SB가 인가된다. NMOS트랜지스터 N5는 NMOS트랜지스터 N3,N4와 접지전압단 사이에 연결되어, 게이트 단자를 통해 연속적으로 입력되는 특정 주파수 클럭 CLK이 인가된다. 그리고, NMOS트랜지스터 N5는 증폭부(130)와 입력 처리부(140)의 활성화 상태를 조정하게 된다.
출력 래치 처리부(150)는 인버터 IV9,IV10, PMOS트랜지스터 P6, NMOS트랜지스터 N6 및 비휘발성 저장부(151)를 구비한다.
여기서, PMOS트랜지스터 P6는 전원전압단과 노드 LN4 사이에 연결되어 게이트 단자가 노드 LN1에 연결된다. 이에 따라, PMOS트랜지스터 P6는 노드 LN1의 전압 레벨에 따라 노드 LN4의 풀업을 조정하게 된다. NMOS트랜지스터 N6는 노드 LN4와 접지전압단 사이에 연결되어 게이트 단자를 통해 인버터 IV9의 출력이 인가된다. 이에 따라, NMOS트랜지스터 N6는 노드 LN3의 전압 레벨에 따라 노드 LN4의 풀다운을 조정하게 된다.
그리고, 비휘발성 저장부(151)는 노드 LN4의 풀업/풀다운 전압을 비휘발성 래치 상태로 저장하여 노드 LN5에 출력한다. 인버터 IV10는 노드 LN5의 출력을 반전하여 출력신호 LAT_OUT를 출력한다.
도 8은 도 7의 비휘발성 저장부(151)에 관한 상세 회로도이다.
비휘발성 저장부(151)는 풀업부(152), PMOS래치부(153), 불휘발성 강유전체 캐패시터부(154), NMOS래치부(155) 및 풀다운부(156)를 구비한다.
여기서, 풀업부(152)는 전원전압 VCC 인가단과 PMOS래치부(153) 사이에 연결되어 게이트 단자를 통해 풀업 인에이블 신호 ENP가 인가되는 PMOS트랜지스터 P7을 구비한다. PMOS래치부(153)는 PMOS트랜지스터 P7과 노드 LN4,LN5 사이에 연결되어 게이트 단자가 크로스 커플드 연결된 PMOS트랜지스터 P8,P9를 구비한다.
그리고, 불휘발성 강유전체 캐패시터(154)는 복수개의 불휘발성 강유전체 캐패시터 FC5~FC8를 구비한다. 여기서, 불휘발성 강유전체 캐패시터 FC5,FC6는 셀 플레이트 신호 CPL 인가단과 노드 LN4,LN5 사이에 각각 연결되고, 불휘발성 강유전체 캐패시터 FC7,FC8는 노드 LN4,LN5와 접지전압단 사이에 각각 연결된다.
NMOS래치부(155)는 NMOS트랜지스터 N9과 노드 LN4,LN5 사이에 연결되어 게이트 단자가 크로스 커플드 연결된 NMOS트랜지스터 N7,N8를 구비한다. 풀다운부(156)는 NMOS래치부(155)와 접지전압단 사이에 연결되어 게이트 단자를 통해 풀다운 인에이블 신호 ENN가 인가되는 NMOS트랜지스터 N9를 구비한다.
이러한 구성을 갖는 본 발명의 동작 과정을 설명하면 다음과 같다.
먼저, 도 9는 본 발명에 따른 비휘발성 래치 회로의 파워-온 리셋 동작시의 동작 타이밍도이다.
초기의 파워-온 전원이 안정된 전원전압 VCC 레벨에 도달하면, 파워 온 리셋신호 RE가 로우로 활성화된다. 파워 온 리셋신호 RE가 활성화되면 파워 업 검출신호 PUP가 이를 감지하여 하이로 활성화된다. 이에 따라, 셀 플레이트 신호 CPL가 하이로 천이한다.
따라서, 비휘발성 저장부(151)의 불휘발성 강유전체 캐패시터 FC5,FC6에 저장된 차지가 불휘발성 강유전체 캐패시터 FC7,FC8의 캐패시턴스 로드에 의해 셀 양단 노드 LN4,LN5에 전압차를 발생시킨다.
이후에, 노드 LN4,LN5의 양단에 충분한 전압차가 발생하게 되면, 풀업인에이블 신호 ENP가 로우로 활성화되어 PMOS트랜지스터 P7이 턴온되고, 풀다운 인에이블 신호 ENN가 하이로 활성화되어 NMOS트랜지스터 N9가 턴온된다. 이에 따라, PMOS래치부(153), NMOS래치부(155)에 의해 셀 양단 노드 LN4,LN5의 데이타를 증폭하게 된다.
이어서, 데이타의 증폭이 완료되면 셀 플레이트 신호 CPL가 다시 로우로 천이되어 파괴되었던 불휘발성 강유전체 캐패시터 FC5 또는 불휘발성 강유전체 캐패시터 FC6의 하이 데이타를 복구하게 된다.
도 10은 본 발명에 따른 비휘발성 래치 회로의 데이타 저장시의 동작 타이밍도이다.
먼저, 래치 천이 검출부(200)는 비휘발성 래치부(100)의 출력신호 LAT_OUT에서 콘텐츠의 변화 여부를 감지하여, 콘텐츠의 변화가 감지될 경우 펄스 형태의 래치 천이 검출신호 LTD를 발생한다.
이후에, 래치 제어부(300)는 래치 천이 검출신호 LTD에 따라 데이타 저장 및 복구 동작을 제어하기 위한 셀 플레이트 신호 CPL와 풀다운 인에이블 신호 ENN를 하이로 출력하고, 풀업 인에이블 신호 ENP를 로우로 출력한다.
한편, 비휘발성 래치부(100)의 프리차지 처리부(120)는 클럭이 로우일 경우 양단 노드 LN1,LN2를 전원전압 VDD 레벨로 이퀄라이징시킨다. 그리고, 클럭 CLK이 하이일 경우 입력 처리부(140)가 동작하여 제어신호 S,SB의 레벨에 따라 출력노드 LN1,LN2의 전압 레벨이 증폭된다.
다음에, 출력노드 LN1,LN2의 전압 레벨에 따라 PMOS트랜지스터 P6 또는 NMOS트랜지스터 N6가 선택적으로 턴온되어 노드 LN4의 전압 레벨이 결정된다. 비휘발성 저장부(151)는 상술된 셀 플레이트 신호 CPL, 풀다운 인에이블 신호 ENN 및 풀업 인에이블 신호 ENP에 따라 노드 LN4의 전압 레벨을 불휘발성 강유전체 캐패시터부(155)에 비휘발성 상태로 저장한다.
이러한 본 발명은 별도의 데이타 저장 구간을 따로 두지 않고 액티브 구간에서 래치 데이타를 변화를 감지하여 데이타의 변화가 감지될 경우 새로운 데이타를 비휘발성 래치부(100)에 저장하게 된다. 이에 따라, 임의의 순간에 파워 오프가 발생할 경우 비휘발성 래치부(100)에 항상 새로운 데이타가 저장됨으로써 데이타가 손실되는 것을 방지하고, 데이타 복구를 위한 부팅 시간이 불필요하게 된다.
이상에서 설명한 바와 같이, 본 발명은 별도의 데이타 저장 구간을 구비하지 않고, 액티브 구간에서 래치 데이타의 변화를 감지하여 새로운 데이타를 래치에 저장함으로써 파워 오프시 별도의 시스템 부팅 과정이 불필요하게 되어 동작 속도를 향상시킬 수 있도록 하는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (22)

  1. 클럭이 활성화되는 액티브 구간 동안 저장 제어신호들의 상태에 따라 입력신호의 전압 레벨을 증폭하여 불휘발성 강유전체 캐패시터에 저장하는 비휘발성 래치부;
    상기 비휘발성 래치부에서 출력된 출력신호의 천이 여부를 검출하여 래치 천이 검출신호를 출력하는 래치 천이 검출부; 및
    상기 래치 천이 검출신호와 파워 온 리셋신호에 따라 상기 비휘발성 래치부에 데이타를 저장하고 저장된 상기 데이타를 복구하기 위한 상기 저장 제어신호들을 출력하는 래치 제어부를 구비함을 특징으로 하는 비휘발성 래치 회로.
  2. 제 1항에 있어서, 상기 래치 천이 검출부는 상기 출력신호에서 콘텐츠의 변화가 발생할 경우 이를 감지하여 상기 래치 천이 검출신호를 펄스 형태로 발생함을 특징으로 하는 발생하는 비휘발성 래치 회로.
  3. 제 1항에 있어서, 상기 래치 제어부는 상기 래치 천이 검출신호에 따라 셀 플레이트 신호, 풀업 및 풀다운 인에이블 신호를 포함하는 상기 저장 제어신호들을 발생함을 특징으로 하는 비휘발성 래치 회로.
  4. 제 1항에 있어서, 상기 비휘발성 래치부는
    상기 입력신호를 순차적으로 반전하여 위상이 서로 다른 제 1 및 제 2제어신호를 출력하는 입력 구동부;
    상기 클럭의 비활성화시 출력노드의 양단을 이퀄라이징시키기 위한 프리차지 처리부;
    상기 클럭의 활성화시 상기 제 1 및 제 2제어신호에 따라 상기 출력노드의 양단에 전압 차를 발생시키는 입력 처리부;
    상기 입력 처리부의 활성화시 상기 출력노드의 전압 레벨을 증폭하는 증폭부; 및
    상기 출력 노드의 전압 레벨 상태에 따라 풀업 또는 풀다운 전압 레벨을 비휘발성 상태로 저장하는 비휘발성 저장부를 구비함을 특징으로 하는 비휘발성 래치 회로.
  5. 제 4항에 있어서, 상기 입력 구동부는
    상기 입력신호를 반전하여 상기 제 1제어신호를 출력하는 제 1인버터; 및
    상기 제 1인버터의 출력을 반전하여 상기 제 2제어신호를 출력하는 제 2인버터를 구비함을 특징으로 하는 비휘발성 래치 회로.
  6. 제 4항에 있어서, 상기 프리차지 처리부는
    상기 클럭의 비활성화시 상기 출력노드를 전원전압 레벨로 풀업시키는 풀업용 트랜지스터; 및
    상기 클럭의 비활성화시 상기 출력노드의 양단을 이퀄라이징시키기 위한 프리차지용 트랜지스터를 구비함을 특징으로 하는 비휘발성 래치 회로.
  7. 제 4항에 있어서, 상기 증폭부는
    전원전압 인가단과 상기 출력노드의 양단 사이에 각각 연결되어 게이트 단자가 크로스 커플드 연결된 제 1 및 제 2구동소자; 및
    상기 출력노드의 양단과 상기 입력 처리부 사이에 각각 연결 게이트 단자가 크로스 커플드 연결된 제 3 및 제 4구동소자를 구비함을 특징으로 하는 비휘발성 래치 회로.
  8. 제 4항에 있어서, 상기 입력 처리부는
    상기 클럭의 상태에 따라 접지전압을 선택적으로 공급하는 제 5구동소자; 및
    상기 증폭부와 상기 제 5구동소자 사이에 연결되어 게이트 단자를 통해 상기 제 1 및 제 2제어신호가 각각 인가되는 제 6 및 제 7구동소자를 구비함을 특징으로 하는 비휘발성 래치 회로.
  9. 제 4항에 있어서, 상기 출력 래치 처리부는
    상기 출력노드의 제 1단자의 출력신호에 따라 스위칭 동작하여 전원전압을 선택적으로 공급하는 풀업 구동소자;
    상기 출력노드의 제 2단자의 반전신호에 따라 스위칭 동작하여 접지전압을 선택적으로 공급하는 풀다운 구동소자;
    상기 풀업 구동소자 또는 상기 풀다운 구동소자의 출력을 비휘발성 상태로 저장하는 비휘발성 저장부; 및
    상기 비휘발성 저장부의 출력을 반전하여 상기 출력신호를 출력하는 제 3인버터를 구비함을 특징으로 하는 비휘발성 래치 회로.
  10. 제 9항에 있어서, 상기 비휘발성 저장부는
    풀업 인에이블 신호의 활성화시 전원전압을 공급하는 풀업부;
    상기 풀업부와 셀의 양단노드 사이에 각각 연결되어 게이트 단자가 크로스 커플드 연결된 PMOS래치부;
    풀다운 인에이블 신호의 활성화시 접지전압을 공급하는 풀다운부;
    셀 플레이트 신호에 따라 상기 셀의 양단노드에 전압차를 발생시키는 불휘발성 강유전체 캐패시터부; 및
    상기 불휘발성 강유전체 캐패시터부와 상기 풀다운부 사이에 각각 연결되어 게이트 단자가 크로스 커플드 연결된 NMOS래치부를 구비함을 특징으로 하는 비휘발성 래치 회로.
  11. 제 9항에 있어서, 상기 셀 플레이트 신호는 상기 래치 천이 검출신호의 활성화시 파워 업 검출신호의 활성화 구간 동안 활성화 상태를 유지함을 특징으로 하는 비휘발성 래치 회로.
  12. 클럭이 활성화되는 액티브 구간 동안 래치에 저장된 래치 데이타의 천이 여부를 검출하여 래치 천이 검출신호를 발생하고, 상기 래치 천이 검출신호와 파워 온 리셋신호에 따라 불휘발성 강유전체 캐패시터에 변화된 상기 래치 데이타를 저장하고 이를 복구하는 비휘발성 래치회로; 및
    상기 비휘발성 래치회로를 칩 내의 각각의 회로 기능영역에 복수개 구비하여 전원의 공급 여부와 상관없이 상기 래치 데이타의 로직 상태를 홀딩하는 시스템을 구비함을 특징으로 하는 비휘발성 래치 회로를 포함하는 시스템 온 칩.
  13. 제 12항에 있어서, 상기 비휘발성 래치 회로는
    상기 클럭이 활성화되는 액티브 구간 동안 저장 제어신호들의 상태에 따라 입력신호의 전압 레벨을 증폭하여 상기 불휘발성 강유전체 캐패시터에 저장하는 비휘발성 래치부;
    상기 비휘발성 래치부에서 출력된 출력신호의 천이 여부를 검출하여 상기 래치 천이 검출신호를 출력하는 래치 천이 검출부; 및
    상기 래치 천이 검출신호와 상기 파워 온 리셋신호에 따라 상기 비휘발성 래치부에 데이타를 저장하고 저장된 상기 데이타를 복구하기 위한 상기 저장 제어신호들을 출력하는 래치 제어부를 구비함을 특징으로 하는 비휘발성 래치 회로를 포함하는 시스템 온 칩.
  14. 제 13항에 있어서, 상기 래치 천이 검출부는 상기 출력신호에서 콘텐츠의 변화가 발생할 경우 이를 감지하여 상기 래치 천이 검출신호를 펄스 형태로 발생함을 특징으로 하는 발생하는 비휘발성 래치 회로를 포함하는 시스템 온 칩.
  15. 제 13항에 있어서, 상기 래치 제어부는 상기 래치 천이 검출신호에 따라 셀 플레이트 신호, 풀업 및 풀다운 인에이블 신호를 포함하는 상기 저장 제어신호들을 발생함을 특징으로 하는 비휘발성 래치 회로를 포함하는 시스템 온 칩.
  16. 제 13항에 있어서, 상기 비휘발성 래치부는
    상기 입력신호를 순차적으로 반전하여 위상이 서로 다른 제 1 및 제 2제어신호를 출력하는 입력 구동부;
    상기 클럭의 비활성화시 출력노드의 양단을 이퀄라이징시키기 위한 프리차지 처리부;
    상기 클럭의 활성화시 상기 제 1 및 제 2제어신호에 따라 상기 출력노드의 양단에 전압 차를 발생시키는 입력 처리부;
    상기 입력 처리부의 활성화시 상기 출력노드의 전압 레벨을 증폭하는 증폭부; 및
    상기 출력 노드의 전압 레벨 상태에 따라 풀업 또는 풀다운 전압 레벨을 비휘발성 상태로 저장하는 비휘발성 저장부를 구비함을 특징으로 하는 비휘발성 래치 회로를 포함하는 시스템 온 칩.
  17. 제 16항에 있어서, 상기 입력 구동부는
    상기 입력신호를 반전하여 상기 제 1제어신호를 출력하는 제 1인버터; 및
    상기 제 1인버터의 출력을 반전하여 상기 제 2제어신호를 출력하는 제 2인버터를 구비함을 특징으로 하는 비휘발성 래치 회로를 포함하는 시스템 온 칩.
  18. 제 16항에 있어서, 상기 프리차지 처리부는
    상기 클럭의 비활성화시 상기 출력노드를 전원전압 레벨로 풀업시키는 풀업용 트랜지스터; 및
    상기 클럭의 비활성화시 상기 출력노드의 양단을 이퀄라이징시키기 위한 프리차지용 트랜지스터를 구비함을 특징으로 하는 비휘발성 래치 회로를 포함하는 시스템 온 칩.
  19. 제 16항에 있어서, 상기 증폭부는
    전원전압 인가단과 상기 출력노드의 양단 사이에 각각 연결되어 게이트 단자가 크로스 커플드 연결된 제 1 및 제 2구동소자; 및
    상기 출력노드의 양단과 상기 입력 처리부 사이에 각각 연결 게이트 단자가 크로스 커플드 연결된 제 3 및 제 4구동소자를 구비함을 특징으로 하는 비휘발성 래치 회로를 포함하는 시스템 온 칩.
  20. 제 16항에 있어서, 상기 입력 처리부는
    상기 클럭의 상태에 따라 접지전압을 선택적으로 공급하는 제 5구동소자; 및
    상기 증폭부와 상기 제 5구동소자 사이에 연결되어 게이트 단자를 통해 상기 제 1 및 제 2제어신호가 각각 인가되는 제 6 및 제 7구동소자를 구비함을 특징으로 하는 비휘발성 래치 회로를 포함하는 시스템 온 칩.
  21. 제 16항에 있어서, 상기 출력 래치 처리부는
    상기 출력노드의 제 1단자의 출력신호에 따라 스위칭 동작하여 전원전압을 선택적으로 공급하는 풀업 구동소자;
    상기 출력노드의 제 2단자의 반전신호에 따라 스위칭 동작하여 접지전압을 선택적으로 공급하는 풀다운 구동소자;
    상기 풀업 구동소자 또는 상기 풀다운 구동소자의 출력을 비휘발성 상태로 저장하는 비휘발성 저장부; 및
    상기 비휘발성 저장부의 출력을 반전하여 상기 출력신호를 출력하는 제 3인버터를 구비함을 특징으로 하는 비휘발성 래치 회로를 포함하는 시스템 온 칩.
  22. 제 21항에 있어서, 상기 비휘발성 저장부는
    풀업 인에이블 신호의 활성화시 전원전압을 공급하는 풀업부;
    상기 풀업부와 셀의 양단노드 사이에 각각 연결되어 게이트 단자가 크로스 커플드 연결된 PMOS래치부;
    풀다운 인에이블 신호의 활성화시 접지전압을 공급하는 풀다운부;
    셀 플레이트 신호에 따라 상기 셀의 양단노드에 전압차를 발생시키는 불휘발성 강유전체 캐패시터부; 및
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