KR100295159B1 - 메모리용저전력감지증폭기 - Google Patents

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Abstract

본 발명은 메모리 셀에 연결되어 있는 비트라인에 걸리는 미약한 전압신호를 감지하여 증폭한 후 출력하기 위해 비트라인 신호와 연결되어 있는 차동 증폭기와, 상기 차동 증폭기의 출력신호에 의해 동작하며 입력되는 데이터를 저장하는 랫취 증폭기를 구비하고 있는 감지 증폭기에 관한 것으로 특히, 상기 차동 증폭기에 구비되고 제어신호에 의해 온/오프 동작하며 온동작시 상기 차동 증폭기의 구동에 필요한 부하 저항의 성분을 제공하는 트랜지스터로 이루어진 바이어스 수단과, 상기 랫취 증폭기의 출력신호중 제 1 논리상태의 신호가 존재하는 경우 상기 바이어스 수단을 구성하는 트랜지스터를 오프시켜 상기 차동 증폭기의 구동을 오프시키는 차단 수단을 포함하는 것을 특징으로 하는 메모리용 저전력 감지 증폭기를 제공하여 고속의 비트라인 신호의 감지 증폭의 기능을 수행하면서도 불필요한 전력의 소비를 차단함으로써 저 전력화를 달성하는 효과가 있다.

Description

메모리용 저전력 감지 증폭기(Low-power sence amplifier for memory)
본 발명은 저전력으로 메모리 비트 라인에서 발생하는 작은 크기의 신호를 증폭가능하도록 한 감지 증폭기에 관한 것으로 특히, 두 개의 단으로 이루어져 있는 감지 증폭기에서 첫째 단은 차동 증폭기로써 비트 라인의 작은 신호를 증폭하여 둘째 단으로 전달하고, 둘째 단에서는 첫째 단에서 발생되는 신호를 충분히 증폭한 후 이 신호를 출력함과 동시에 차단회로로 통과시켜 첫째 단에서 불필요하게 소모하는 전력을 차단함으로써 소비 전력을 줄이는 저 전력 메모리 감지 증폭기에 관한 것이다.
일반적으로, 반도체 소자가 대형화, 고집적화 되면서 칩에서 소모되는 전력은 갈수록 증가하고 있다. 예전에는 칩에서 소모하는 전력보다는 칩의 동작 속도를 더욱 중요시하였으나 근래에 들어서면서 휴대용 기기의 증가와 더불어 칩의 동작 속도뿐 아니라 칩에서 소모하는 전력도 큰 관심사가 되고 있다.
이중 메모리 칩이 전체 시스템에서 소모하는 비중은 날로 증가하고 있으므로 이를 저 전력화 하는 것이 바람직하다.
통상적인 감지 증폭기는 두 개의 단으로 이루어져 있는데, 첫째단은 차동 증폭기나 랫취형 증폭기가 사용되고 둘째 단은 주로 랫취형 증폭기가 사용된다. 따라서, 대개의 감지 증폭기는 차동 증폭기-랫취형 증폭기 타입과 랫취형 증폭기-랫취형 증폭기 타입으로 구분된다.
이때, 상기 감지 증폭기의 종류별 동작 특성과 그 장 단점을 살펴보면, 차동 증폭기-랫취형 증폭기 타입은 첫째 단의 차동 증폭기가 비트 라인에서 넘어온 작은 크기의 데이터 신호를 증폭하고 둘째단의 랫치 증폭기가 이를 저장하여 다음 단에서 사용할 수 있도록 만들어 준다. 그런데, 차동 증폭기의 특성상 후단의 랫치형 증폭기가 데이터를 저장한 후에도 전력을 소모함으로 전력 낭비가 심하다는 단점이 있다.
상술한 문제점을 해소하기 위해 제안된 기술이 상술한 랫취형 증폭기-랫취형 증폭기 타입으로 상기 차동 증폭기-랫취형 증폭기 타입에 비하여 전력의 소비가 적다는 장점이 있으나, 랫취형 증폭기의 특성상 메모리 회로의 특성으로 인해 필연적으로 발생되는 옵셋(Offset) 전압에 민감하여 비트라인의 신호가 어느 정도 이상으로 커지기 전에는 동작시킬 수 없으므로 상기 차동 증폭기-랫취형 증폭기 타입의 감지 증폭이에 비하여 동작 속도가 느리다는 문제점이 있다.
상술한 차동 증폭기-랫취형 증폭기 타입과 랫취형 증폭기-랫취형 증폭기 타입에 따른 감지 증폭기의 동작 특성에 대한 상세한 내용은 JSSC, Katsuro Sasaki, p1075∼p1081에 자세히 기록되어 있다.
따라서, 현재 저전력화 및 고속화라는 소비자 추세를 모두 만족시키기에는 현재까지 제안된 감지 증폭기의 기술로서 한계가 있다.
상술한 바와 같은 종래 기술들의 문제점을 해소하기 위한 본 발명의 목적은 두 개의 단으로 이루어져 있는 감지 증폭기에서 첫째 단은 차동 증폭기로써 비트 라인의 작은 신호를 증폭하여 둘째 단으로 전달하고, 둘째 단에서는 첫째 단에서 발생되는 신호를 충분히 증폭한 후 이 신호를 출력함과 동시에 차단회로로 통과시켜 첫째 단에서 불필요하게 소모하는 전력을 차단함으로써 소비 전력을 줄이는 저 전력 메모리 감지 증폭기를 제공하는 데 있다.
도 1은 본 발명에 따른 저 전력 감지 증폭기의 회로 구성을 설명하기 위한 예시도
도 2a 내지 도 2e는 도 1에 도시되어 있는 본 발명에 따른 감지 증폭기에서 주요 부분의 신호 변화를 나타낸 파형 예시도
도 3은 본 발명에 따른 다른 실시예의 회로 구성도
상기 목적을 달성하기 위한 본 발명의 특징은, 메모리 셀에 연결되어 있는 비트라인에 걸리는 미약한 전압신호를 감지하여 증폭한 후 출력하기 위해 비트라인 신호와 연결되어 있는 차동 증폭기와, 상기 차동 증폭기의 출력신호에 의해 동작하며 입력되는 데이터를 저장하는 랫취 증폭기를 구비하고 있는 감지 증폭기에 있어서: 상기 차동 증폭기에 구비되고 제어신호에 의해 온/오프 동작하며 온동작시 상기 차동 증폭기의 구동에 필요한 부하 저항의 성분을 제공하는 트랜지스터로 이루어진 바이어스 수단과, 상기 랫취 증폭기의 출력신호중 제 1 논리상태의 신호가 존재하는 경우 상기 바이어스 수단을 구성하는 트랜지스터를 오프시켜 상기 차동 증폭기의 구동을 오프시키는 차단 수단을 포함하는 데 있다.
상기 목적을 달성하기 위한 본 발명의 부가적인 특징으로 상기 바이어스 수단을 구성하는 트랜지스터가 PMOS인 경우 상기 제 1 논리상태의 신호는 로우레벨의 전압상태를 갖고 상기 차단수단은 인버터로 구성되는 데 있다.
이하에서는 첨부한 도면을 참조하여 본 발명에 따른 바람직한 일 실시예를 설명하고자 한다.
도 1은 본 발명에 따른 저 전력 감지 증폭기의 회로 구성을 설명하기 위한 예시도로서, 비트라인 신호와 연결되어 있는 차동 증폭기와, 상기 차동 증폭기의 출력신호에 의해 동작하며 입력되는 데이터를 저장하는 랫취 증폭기, 및 상기 랫취 증폭기의 출력신호중 로우상태의 신호가 존재하는 경우 이를 반전하여 상기 차동 증폭기의 구동을 차단시키는 차단회로로 구성된다.
이때, 상기 차동 증폭기는 그 구동을 위해 부하 저항을 사용되는 트랜지스터로 구성된 바이어스 회로가 구비된다.
상기와 같이 구성되는 본 발명에 따른 감지 증폭기의 바람직한 동작예를 첨부한 도 2a 내지 도 2e를 참조하여 살펴보기로 한다.
감지 증폭기를 구동하기 위해서 먼저 프리챠지 신호가 로우레벨의 전압상태가 되면 상기 프리챠지 신호에 게이트 단자가 연결되어 있는 제 1, 제 4, 제 5 및 제 8 PMOS(P1, P4, P5, P8)가 모두 온동작된다. 따라서, 상기 제 1, 제 4, 제 5 및 제 8 PMOS(P1, P4, P5, P8)의 드레인 단자인 제 1 내지 제 4 노드 포인트(np1∼np4)에 걸리는 전압의 상태는 하이레벨이 된다.
상기 제 1 내지 제 4 노드 포인트(np1∼np4)의 전압 상태가 하이레벨임에 따라 상기 제 1, 제 2 노드 포인트(np1, np2)의 전압이 게이트 전압으로 사용되는 제 4 내지 제 7 NMOS(N4∼N7)가 온동작하게 되는데, 이중 상기 제 4, 제 5 NMOS(N4, N5)가 온상태이므로 제 5 노드 포인트(np5)의 전압상태는 상기 제 3, 제 4 노드 포인트(np3, np4)의 전압상태와 동일한 하이레벨의 전압상태를 유지하게 된다.
따라서, 인버터(INV)의 출력신호 즉, 제 6 노드 포인트(np6)에 걸리는 전압이 로우상태이므로 상기 인버터(INV)의 출력단에 게이트 단자가 연결되어 있는 제 2, 제 3 PMOS(P2, P3)가 온동작한다. 이에, 상기 제 2, 제 3 PMOS(P2, P3)는 부하저항(Load resistor)로서 동작하게 되고, 그로인해 감지 증폭기는 비트라인의 신호를 증폭할 준비를 끝내게 된다.
이러한 상태에서 감지 증폭기의 인에이블 신호가 하이레벨의 전압상태를 가지게되면, 상기 인에이블 신호가 게이트 단자에 인가되는 제 3, 제 8 NMOS(N3, N8)가 온동작하게 된다.
이후, 상기 제 1, 제 2 NMOS(N1, N2)의 게이트 단자에 걸리는 비트라인 신호는 그 신호가 각기 반전신호이므로 즉, 제 1 NMOS(N1)의 게이트 단자에 걸리는 비트라인 신호가 하이상태이면, 제 2 NMOS(N2)의 게이트 단자에 걸리는 비트라인 신호는 로우상태이다.
따라서, 상기 제 1, 제 2 NMOS(N1, N2)중 제 1 NMOS(N1)가 온동작하게 되면 제 2 NMOS(N2)는 오프 동작상태가 되고, 그에따라 상기 인에이블 신호에 의해 온동작되어 있는 제 3 NMOS(N3)의 드레인 단자에 걸리는 접지전위는 온동작된 제 1 NMOS(N1)의 드레인 단자로 유기되어 제 1 노드 포인트(np1)의 전압 상태를 로우레벨로 전환한다. 또한, 오프 동작상태인 제 2 NMOS(N2)에 의해 제 2 노드 포인트(np2)의 전압 상태는 하이상태를 유지한다.
따라서, 첫째 단의 차동증폭기가 비트라인의 신호를 증폭하기 시작하여 차동 증폭기의 두 출력 즉, 상기 제 1, 제 2 노드 포인트(np1, np2)에 걸리는 전압의 상태는 비트라인의 신호 신호에 의해 하나는 하이레벨의 상위 전압으로 또 다른 하나는 로우레벨의 하위전압으로 만든다.
상기 차동 증폭기의 두 출력단인 제 1, 제 2 노드 포인트(np1, np2)의 전압은 둘째 단의 랫치 증폭기의 입력으로 쓰임과 동시에 상술한 바와같이 상기 제 4, 제 5 NMOS(N4, N5)의 선택신호로 사용된다. 즉, 상기 제 4, 제 5 NMOS(N4, N5)중 차동 증폭기의 상위전압에 연결된 트랜지스터는 온동작하고 하위전압에 연결된 트랜지스터는 오프 동작한다.
상기 제 4, 제 5 NMOS(N4, N5)중 차동 증폭기의 상위 전압 출력에 의해 온동작되어진 트랜지스터는 후단 즉, 둘째 단을 이루는 랫취 증폭기의 출력을 제 5 노드 포인트(np5)로 연결하게 된다.
따라서, 랫취 증폭기의 두 출력단을 나타내는 제 3, 제 4 노드 포인트(np3, np4)의 전압은 처음에는 충전되어 있어 상위 전압이 되어 있지만, 센스 인에이블 신호가 상위 전압이 되고 차동 증폭기가 증폭을 시작하면 랫취 증폭기도 차동 증폭기의 출력단인 상기 제 1, 제 2 노드 포인트(np1, np2)의 전압을 받아 증폭하게 되고 이에 따라 랫취 증폭기의 출력단인 상기 제 3, 제 4 노드 포인트(np3, np4)의 전압도 하나는 상위 전압으로 다른 하나는 하위전압으로 바뀌게 된다.
이때, 상기 제 4, 제 5 NMOS(N4, N5)중 온동작하고 있는 트랜지스터 쪽의 랫취 증폭기 출력은 로우상태이며 그에따라 상기 제 5 노드 포인트(np5)의 전압 상태도 로우상태가 된다.
이상의 동작을 예를 들어 설명하면, 비트 라인 전압에 의해 제 1 노드 포인트(np1)의 전압이 하이레벨이며, 제 2 노드 포인트(np2)의 전압이 로우레벨이면 이들 전압에 의해 제 4 NMOS(N4)는 온동작되고 제 5 NMOS(N5)는 오프 동작된다.
이와 동시에 이들 전압에 의해 랫취 증폭기의 제 3 노드 포인트(np3)의 전압은 로우레벨의 전압상태를 가지며, 제 4 노드 포인트(np4)의 전압은 하이레벨의 전압상태를 가지게 됨에 따라 제 5 포인트(np5)의 전압상태는 상기 제 4 NMOS(N4)의 온 동작상태에 의해 유기되는 전압에 의해 로우레벨의 상태를 유지하게 된다.
따라서, 상기 제 5 포인트(np5)에 걸리는 전압을 입력받아 반전하여 출력하는 인버터(INV)의 동작에 의해 제 6 노드 포인트(np6)의 전압 상태는 하이레벨의 전압상태를 갖는다.
그에따라, 상기 인버터(INV)의 출력단에 게이트 단자가 연결되어 있는 제 2, 제 3 PMOS(P2, P3)가 오프동작하게 되고, 그로인해 첫째 단의 차동 증폭기는 오프상태를 유지하게 되어 더 이상의 전력 소모가 발생되지 않게 된다.
이상과 같이 동작하는 본 발명에 따른 감지 증폭기에서 주요 부분의 신호 변화를 파형도로 나타낸 것이 첨부한 도 2a 내지 도 2e인데, 도 2a는 프리챠지 신호와, 센스 앰프 인에이블 신호 및 비트라인 신호의 전압상태 변화 펴형이다.
따라서, 상기 도 1의 제 1 노드 포인트(np1)와 제 2 노드 포인트(np2)에 걸리는 전압의 변화는 첨부한 도 2b에 도시되어 있는 바와 같게 되고, 상기 도 1의 제 3 노드 포인트(np3)와 제 4 노드 포인트(np4)에 걸리는 전압의 변화는 첨부한 도 2c에 도시되어 있는 바와 같게 된다. 이때 출력신호의 파형도 동일해 진다.
또한, 본 발명에서 추구하고자 하는 목적에서와 같이 차동 증폭기 측에서 비트라인의 신호를 증폭하여 출력하는 과정 즉, 제 5 노드 포인트(np5)의 전압이 하이상태를 유지하는 동안에는 인버터(INV)에 의해 상기 차동 증폭기의 부하 저항으로 사용되는 제 2, 제 3 PMOS(P2, P3)의 게이트 단자에 걸리는 전압은 로우상태를 유지하며 신호 증폭동작이 종료된 후 상기 제 2, 제 3 PMOS(P2, P3)를 오프 동작시키기 위한 제 6 노드 포인트의 전압상태를 나타내고 있는 것은 첨부한 도 2d에 도시되어 있는 파형 예이다.
또한, 상술한 바와같이 동작하는 본 발명에 따른 감지 증폭기에서 사용되는 프리챠지 전류와 센스 앰프 전류의 변동은 첨부한 도 2e에 도시되어 있는 바와같다.
상술한 실시예와 다른 실시예가 첨부한 도 3에 도시되어 있는데 도 3에 도시되어 있는 실시예는 도 1에 도시되어 있는 실시예와 동일한 기능을 수행한다.
상술한 바와같이 동작하는 본 발명에 따른 메모리용 저전력 감지 증폭기를 제공하여 고속의 비트라인 신호의 감지 증폭의 기능을 수행하면서도 불필요한 전력의 소비를 차단함으로써 저 전력화를 달성하는 효과가 있다.

Claims (2)

  1. 메모리 셀에 연결되어 있는 비트라인에 걸리는 미약한 전압신호를 감지하여 증폭한 후 출력하기 위해 비트라인 신호와 연결되어 있는 차동 증폭기와, 상기 차동 증폭기의 출력신호에 의해 동작하며 입력되는 데이터를 저장하는 랫취 증폭기를 구비하고 있는 감지 증폭기에 있어서:
    상기 차동 증폭기에 구비되고 제어신호에 의해 온/오프 동작하며 온동작시 상기 차동 증폭기의 구동에 필요한 부하 저항의 성분을 제공하는 트랜지스터로 이루어진 바이어스 수단과;
    상기 랫취 증폭기의 출력신호중 제 1 논리상태의 신호가 존재하는 경우 상기 바이어스 수단을 구성하는 트랜지스터를 오프시켜 상기 차동 증폭기의 구동을 오프시키는 차단 수단을 포함하는 것을 특징으로 하는 메모리용 저전력 감지 증폭기.
  2. 제 1 항에 있어서,
    상기 바이어스 수단을 구성하는 트랜지스터가 PMOS인 경우 상기 제 1 논리상태의 신호는 로우레벨의 전압상태를 갖고 상기 차단수단은 인버터인 것을 특징으로 하는 메모리용 저전력 감지 증폭기.
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