JP2008217864A - センスアンプ回路、及びこれを用いた半導体記憶装置 - Google Patents
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Abstract
【課題】高精度の増幅特性を有しつつ且つ低消費電力でレイアウト面積も小さいセンスアンプ回路、及びこれを用いた半導体記憶装置を提供する。
【解決手段】差動入力回路1は、差動入力信号PLUS、MINUSを入力端子に与えられ差動出力信号DP、DMを生成する。動作検知回路5は、信号DP、DMの少なくとも一方が所定の電位に達したこと検知して活性化信号AMPEを出力する。活性化信号AMPEに従ってラッチ型増幅器3が活性化し差動出力信号SP、SMを増幅し増幅出力信号OUTを出力する。接続遮断器2は、活性化信号AMPEに従って差動入力回路1とラッチ型増幅器3との間の接続を遮断する。
【選択図】図1
【解決手段】差動入力回路1は、差動入力信号PLUS、MINUSを入力端子に与えられ差動出力信号DP、DMを生成する。動作検知回路5は、信号DP、DMの少なくとも一方が所定の電位に達したこと検知して活性化信号AMPEを出力する。活性化信号AMPEに従ってラッチ型増幅器3が活性化し差動出力信号SP、SMを増幅し増幅出力信号OUTを出力する。接続遮断器2は、活性化信号AMPEに従って差動入力回路1とラッチ型増幅器3との間の接続を遮断する。
【選択図】図1
Description
本発明は、センスアンプ回路及びこれを用いた半導体記憶装置に関する。より詳しくは、ゲート絶縁膜破壊型アンチヒューズ素子をメモリセルに用いた半導体記憶装置に適用して好適なセンスアンプ回路、及び半導体記憶装置に関する。
最近の大容量半導体記憶装置には内在する不良記憶素子の番地の格納のため比較的小容量の不揮発性記憶装置が同一チップ上に混載されている。同様に、高機能で高速な半導体論理回路装置においても、その製造情報を蓄える目的やチップ個別の固有番号を格納する目的のため、比較的小容量の不揮発性記憶素子が混載されている。
また同様に、高精度のアナログ回路装置においても、その特性を均一に保つための調整情報を格納するため、やはり、比較的小容量の半導体記憶装置が混載されている。
前出のような用途に用いられる半導体記憶装置として、MOSトランジスタのゲート絶縁膜を破壊することにより1ビットのデータを記憶するアンチヒューズ素子と呼ばれる半導体記憶素子を使用する例が見られる(例えば、非特許文献1参照)。ゲート酸化膜破壊型アンチヒューズ素子には、その製造に製造工程の追加を必要とせず、安価に製造できるという特徴がある。さらに、その製造工程追加が不要という特徴のため、同一チップ上に混載される主要な半導体素子、例えば、大容量記憶のための微細な記憶素子や高速論理回路を構成する高速トランジスタや高精度な電気特性を示すアナログ回路用トランジスタなどの特性劣化を招かないという利点がある。これら優れた特徴のため、アンチヒューズ素子は前述のような用途に対して最適な不揮発性記憶素子と言える。
ところが、アンチヒューズ素子など、その内部構造または構成物質の組成を破壊することによりデータを保持する不可逆性の記憶素子では、状態の変化に伴う読み出し電流量の変化が微少であったり、そのバラツキが大きかったり、または、ある程度大きな読み出し電流を得るためには適切な電圧を印加する必要があったりするなど、読み出し動作における電気特性が良好でない場合が多い。このような読み出し電気特性が良好でない記憶素子を用いて半導体記憶装置を構成するためには、適切なバイアス電圧を印加し、読み出される微少な電位差を正確に増幅し、さらに、その出力を適切なタイミングでデータの“0”/“1”を判断する高精度なセンスアンプを欠かすことができない。
従来、微少な差動電位差を増幅するような高精度のセンスアンプとして、アナログ動作型の差動増幅器が用いられてきた。一般に、アナログ差動増幅器は、増幅率を大きく設定することができ、高精度のセンスアンプを設計しやすいという利点がある。その反面、アナログ動作型の差動増幅器は、消費電力が大きく、またレイアウト面積が大きくなるという欠点がある。
一方、ラッチ回路で構成されたセンスアンプには、構成が単純でレイアウト面積が小さく、低電圧で動作し、センスの瞬間のみ電流が流れるため消費電力が小さいという利点がある。その反面、アナログ差動増幅器で構成されたセンスアンプに比べて、増幅率が低く、精度が悪いという欠点がある。
H. Ito et al. "Pure CMOSOne-time Programmable Memory using Gate-OX Antifuse", Proceedings of the IEEE 2004 Custom Integrated Circuits Conference, PP. 469-472
H. Ito et al. "Pure CMOSOne-time Programmable Memory using Gate-OX Antifuse", Proceedings of the IEEE 2004 Custom Integrated Circuits Conference, PP. 469-472
本発明は、高精度の増幅特性を有しつつ且つ低消費電力でレイアウト面積も小さいセンスアンプ回路、及びこれを用いた半導体記憶装置を提供することを目的とする。
本発明の一態様に係るセンスアンプ回路は、差動入力信号を一対の差動入力端子に与えられ一対の第1差動出力信号を生成する差動入力回路と、前記一対の第1差動出力信号の少なくとも一方が所定の電位に達したこと検知して活性化信号を出力する検知回路と、前記活性化信号に従って活性化し第2差動出力信号を出力するラッチ型増幅器と、前記差動入力回路と前記ラッチ型増幅器との間を接続し前記活性化信号に従って前記差動入力回路と前記ラッチ型増幅器との間の接続を遮断する遮断回路とを備えたことを特徴とする。
この発明によれば、高精度の増幅特性を有しつつ且つ低消費電力でレイアウト面積も小さいセンスアンプ回路及び半導体記憶装置を提供することができる。
次に、本発明の実施の形態を、図面を参照して詳細に説明する。
図1は、本発明の第1の実施の形態に係るセンスアンプ回路の概略構成を示すブロック図である。この第1の実施の形態のセンスアンプ回路は、後述の説明から明らかになるように、自動ラッチ機能を内蔵している。
このセンスアンプ回路は、差動入力回路1、接続遮断器2、ラッチ型増幅器3、初期化回路4、及び動作検知回路5から構成されている。
差動入力回路1は、一対の入力端子に差動入力信号PLUS及びMINUSを入力され、この差動入力信号PLUS及びMINUSを差動増幅して差動出力信号DP、DMを出力するアナログ式差動増幅器である。この差動入力信号PLUS及びMINUSは、一方が選択されたメモリセルから読み出されたセル電流に基づく信号であり、他方が参照電位発生回路により与えられる参照電位に基づく信号である。
この差動入力回路1は、活性化信号SAEを与えられることにより活性化し、イニシャライズ信号INITに従い動作可能になる。
活性化信号SAEが所定の状態の時、この差動入力回路1は動作し、例えば入力信号PLUSが入力信号MINUSより電位が高い場合に出力信号DPがDMよりも高電位となり、それ以外の場合には逆に出力信号DMがDPよりも高電位となる。
接続遮断器2は、差動入力回路1と、ラッチ型増幅器3とを結ぶ信号線に配置され、両者を接続する。そして接続遮断器2は、所定のタイミングで後述する活性化信号AMPEが出力された場合に、この信号線を遮断する機能を有する。この接続遮断器2は増幅機能を有し、差動入力回路1の出力信号DP及びDMを増幅させた差動出力信号SP及びSMを出力するように構成することが可能である。
ラッチ型増幅器3は、接続遮断器2からの出力信号SP及びSMを入力されてこれを差動増幅し、その差動増幅の結果としての差動出力信号OUTを出力するラッチ型の差動増幅器である。ラッチ型増幅器3は、所定のタイミングで後述する活性化信号AMPEが出力された場合に活性化され、前述の差動増幅動作を開始する。
初期化回路4は、活性化信号SAEを入力され、例えば活性化信号SAEが第1の状態では差動入力回路1の出力端子を初期電位(接地電位Vss)に設定し、その後、活性化信号SAEが第2の状態になった場合に差動入力回路1の動作開始を可能にするイニシャライズ信号INITを出力する。初期化信号INITは差動入力回路1及び接続遮断器2に入力されている。
動作検知回路5は、差動入力回路1の出力信号DP及びDMを入力され、このいずれか一方が所定の電圧以上になったことを検知して、接続遮断器2を遮断すると共にラッチ型増幅器3を活性化させるための活性化信号AMPEを出力する。
この図1の回路の具体的構成例を、図2に示す。
この例では、差動入力回路1は、p型MOSトランジスタ11〜13から構成される。p型MOSトランジスタ11は、ソースを電源電圧に接続され、ドレインをp型MOSトランジスタ12、13のソースに接続されている。この構成により、p型MOSトランジスタ11は、負論理の活性化信号SAEnが“L”とされることにより導通して駆動電流をトランジスタ12、13に供給する定電流源トランジスタとして機能する。p型MOSトランジスタ12、13は、ゲートにそれぞれ差動入力信号PLUS、MINUSを与えられ、ドレインから差動出力信号DP、DMを出力する一対の差動入力ゲートトランジスタを構成している。
接続遮断器2は、一対のn型MOSトランジスタ21、22から構成される。n型MOSトランジスタ21、22は、負論理の活性化信号AMPEnが“L”となることにより非導通とされ、差動入力回路1をラッチ型増幅器3から遮断する。活性化信号AMPEnが“H”の間は、差動出力信号DP、DMをドレインに入力され、これを若干増幅させた差動出力信号SP、SMを出力するソースフォロワ回路として機能する。
ラッチ型増幅器3はn型MOSトランジスタ31、32、及びp型MOSトランジスタ33〜36を備えている。
n型MOSトランジスタ31、32は、ゲートが互いのドレインに交差接続されソースが接地電位に共通接続されてn型ラッチ回路を形成している。また、p型MOSトランジスタ33、34は、それぞれトランジスタ35と31の間、及びトランジスタ36と32の間に接続されている。p型MOSトランジスタ33、34は、ゲートに与えられた活性化信号AMPEnが“L”となることにより導通してラッチ型増幅器3を活性化状態にする。
また、p型MOSトランジスタ35、36は、ソースが電源電圧に共通接続されると共に、ドレインはp型MOSトランジスタ33、34に接続され、ゲートはそれぞれn型MOSトランジスタ32、31のドレインに交差接続されている。これにより、p型MOSトランジスタ35、36は、p型ラッチ回路を構成している。この例では、n型MOSトランジスタ31のドレインが出力信号OUTの出力ノードとされている。n型MOSトランジスタ32、31のドレインには、接続遮断器2の出力信号SPとSMがそれぞれ入力されている。この回路では、ラッチ型増幅器3の入力信号SPとその出力信号OUTは同一ノードから入出力される構成となっている。
初期化回路4は、4つのn型MOSトランジスタ41、42、43、44により構成されている。4つのn型MOSトランジスタ41、42、43、44のソースは接地電位に接続されており、ドレインは差動出力信号DP、SP、SM,DMの出力端子にそれぞれ接続されている。
また、4つのトランジスタ41、42、43、44のゲートには活性化信号SAEnが接続されている。すなわち、4つのトランジスタ41、42、43、44は、活性化信号SAEnが“H”の間は導通状態とされ、そのソースの接地電位を差動出力信号DP、DM、SP、SMの出力端子に与える初期化動作を行う(この接地電位を与える動作が、上記の初期化信号INITの出力に相当する)。そして、活性化信号SAEnが“L”となることにより、この初期化動作を終了する。
動作検知回路5は、2入力端子を有するNOR論理回路により構成されている。その一対の入力端子は、差動入力回路1の一対の出力信号DPとDMにそれぞれ接続されている。また、NOR論理回路の出力端子からは負論理の活性化信号AMPEnが出力される。このNOR論理回路は、差動入力回路1等にも供給されている電源電圧で動作し、例えば電源電圧の半分程度に出力信号DPまたはDMが達した場合に活性化信号AMPEnを“L”に切り替える。
次に、この図2に示すセンスアンプ回路の動作を図3、図4、及び図5のタイミングチャートを用いて説明する。
まず、センスアンプ回路の動作前の状態(スタンドバイ状態:時刻T2以前)では、活性化信号SAEnが“H”で差動入力回路1が非活性状態とされる。その後、時刻T2で活性化信号SAEnが“L”となることで差動入力回路1が活性状態になる。
その前の時刻T0において、入力信号PLUSとMINUSは図示しないイコライズ回路により、その電位が0Vに初期化されている。この時、負論理の活性化信号SAEnは“H”とされており、その制御を受けて初期化回路4が動作し、センスアンプの内部信号、DP, DM, SP(OUT)、 SM はすべて0Vに初期化されている。
次に、時刻T1において、イコライズ回路(図示せず)によるイコライズ動作を終了し、図示しないメモリセルを差動入力回路1の信号PLUSの端子に接続する。すると、“1”データを保持するメモリセルを流れる微少な読み出し電流により、信号PLUSの端子の寄生容量の充電が開始される。また、差動入力回路1の信号MINUSの端子に対して、やはり図示しない参照電圧発生回路が接続される。この状態を保持することにより、時刻T2において、差動入力回路1の一方の入力信号PLUSの電位が100mV程度になり、他方の入力信号MINUSの電位が50mV程度になる。つまり、“1”データを保持するメモリセルに流れる微小な読み出し電流によって、PLUS信号とMINUS信号の間に例えば50mV程の微小な電位差が生じる。
活性化信号SAEnが“H”のとき、初期化回路4はそれを受けて出力信号DP,DM、SP、SMの出力端子を初期化(0V)する。このとき、初期電位に保たれている差動出力信号DP及びDMを受けて、動作検知回路5は、差動入力回路1が非活性状態であることを検知し、活性化信号AMPEnを“H”とする。接続遮断器2は、活性化信号AMPEn=“H”を受けて、差動入力回路1とラッチ型増幅器3との接続状態を保つ。
また、活性化信号AMPEn=“H”をp型MOSトランジスタ33、34のゲートに受けて、ラッチ型増幅器3は非活性状態となり、出力信号OUTは“L”となる。このスタンドバイ状態は、続いて説明するセンス動作のための準備段階でもあると同時に、差動入力回路1とラッチ型増幅器3の動作が抑制されるため、低消費電力状態でもある。
次に、差動入力回路1の活性化(時刻T2)に先立って、差動入力信号PLUS及びMINUSの状態が確定するまで待ち時間を設ける(図1では、前者が後者より高い場合(“1”データを読み出す場合)を図示している)。もし、差動入力信号PLUSとMINUSに電位差が生じていない初期状態、もしくは電位関係が逆転しているような不正状態で差動入力回路1を活性化すると、差動入力回路1はその異常状態を増幅して、異常な結果を出力する虞がある(読み出されるべきデータとは異なる出力信号OUTが得られる)。異常な結果が出力されると、たとえその後に差動入力信号PLUSとMINUSが正しい状態に遷移したとしても、ラッチ型増幅器3が一旦その異常状態をラッチしてしまうと、出力信号OUTは再び正しい結果へ遷移することはできない。そのため、差動入力回路1の活性化(時刻T2)に先立って差動入力信号PLUSとMINUSの状態を確定させる必要がある。
次に、活性化信号SAEnが“L”に下がることにより、差動入力回路1が活性化される一方、初期化回路4のn型MOSトランジスタ41〜44が非導通状態とされる(すなわち、初期化回路4による出力信号DP、DM、SP、SMの初期化動作が終了する)。すなわち、差動入力回路1の定電流源であるp型MOSトランジスタ11が導通し、p型MOSトランジスタ12と13への電流の供給が開始される。
このとき、入力信号PLUSがMINUSより僅かに高ければ、トランジスタ12に流れる電流がトランジスタ13に流れる電流よりも大きくなり、その結果、信号DPの電位が、信号DMの電位に比べて、早く上昇する。これにより、出力信号DM、DPとの間には、差動入力信号PLUS、MINUSの電位差に対応した電位差が生じはじめる。また、このとき接続遮断器2は未だ導通状態とされているので、その出力信号SP及びSMの電位も、これに従って上昇する。出力信号SPは出力信号OUTでもあるので、出力信号OUTもこれに従って上昇する。
差動出力信号DPとDMの間の電位差は、差動入力回路1の増幅作用によって、差動入力信号PLUSとMINUS間の電位差より大きくなる。また、接続遮断器2にも増幅能力があり、その差動出力信号SPとSM 間に生じる電位差は、差動出力信号DPとDM間の電位差より若干大きくなる。
すなわち、接続遮断器2を構成するn型MOSトランジスタ21、22はソースフォロアであるため、入力信号DP及びDMが低電位のうちは、出力信号SP及びSMは入力信号DP及びDMに対してそれぞれ追随する。しかし入力信号DP及びDMが高電位に遷移するにしたがって、接続が高抵抗になり、出力信号SPと入力信号DP、及び出力信号SMと入力信号DMとの間に解離が始まる。接続遮断器2の出力信号SPとSMはラッチ型増幅器3を構成する一対のn型MOSトランジスタ31と32に接続されており、このトランジスタ31、32の負荷の働きにより、接続遮断器2に増幅作用が生じ、その出力信号SPとSM 間の電位差はその入力信号DPとDM間の電位差に比べて大きくなる。
動作検知回路5は、出力信号DPとDMの少なくとも一方の電位が例えば電源電圧の半分より高くなったか否かを検知する。この実施の形態のセンスアンプ回路において、動作検知回路5自体の電位測定精度はあまり重要ではなく、むしろ、差動入力回路1のアナログ差動増幅回路としての動作特性が重要である。差動入力回路1が最適化されているならば、出力信号DPとDMのいずれかの電位が電源電圧の半分程度になったことを検知することにより、出力信号DPとDM間には十分に大きな電位差が生じていると見なすことができる。したがって、動作検知回路5として、例えばCMOS回路で構成されたNOR論理回路の利用が可能である。このNOR論理回路は、出力信号DP、DMの少なくとも一方が電源電圧の半分程度になったことを検知して活性化信号AMPEn=“L”を出力する(時刻T3)。
動作検知回路5から出力される活性化信号AMPEn=“L”を時刻T3において受けると、接続遮断器2は差動入力回路1とラッチ型増幅器3との間の接続を遮断する。差動出力信号DPとDM、及び、差動出力信号SPとSMの出力端子は、ハイインピーダンス状態となる。
それと同時に、活性化信号AMPEn=“L”を受け、ラッチ型増幅器3は活性化される。このとき、出力信号SPとSMは、少なくとも一方が電源電圧の半分程度かそれ以上まで増幅されているので、増幅能力の小さいラッチ型の増幅器であっても、出力信号SPとSM 間に生じている電位差を電源電位にまで増幅して、出力信号OUTを出力することができる。また、このとき接続遮断器2によりアナログ増幅器である差動入力回路1はラッチ型増幅器3からは遮断されており、これにより消費電力が抑制される。
最後に、再び、時刻T4で活性化信号SAEnを“H”に戻すことにより、差動入力回路1はセンス動作を終了しスタンドバイ状態となり、また初期化回路4も各信号DP、DM、SP、SMを初期化する。出力信号OUTも再び“L”となるが、出力信号OUTを活性化信号SAEnをトリガ信号としてラッチするラッチ回路(図示せず)を設けることにより出力信号OUTを保持することが可能である。
以上のように、この実施の形態では、アナログ増幅器である差動入力回路1、及び接続遮断器2により、差動入力信号PLUS及びMINUSを増幅した差動出力信号DP,DM、SP、SMを得る。差動出力信号DP、DMがある程度まで増幅されたことが動作検知回路5で検知されたらラッチ型増幅器3を活性化させると共に、接続遮断器2により差動入力回路1を遮断する。差動入力回路1及び接続遮断器2の素子定数を最適化することにより、センス精度の向上とセンス速度の向上を同時に満たすことが可能である。また、差動入力回路1に流す電流を増強したとしても、差動入力回路1が動作する時間は接続遮断器2により最小限に抑えられるため、センスアンプ全体の消費電力はむしろ小さくなる。
また本実施の形態では、ラッチ型増幅器3の動作が、差動入力回路1の出力信号DP、DMが例えば電源電位の半分程度まで増幅された場合に開始されるので、ラッチ型増幅器3の誤センスを防止することができる。この点を図4を参照して説明する。図4は、差動入力信号PLUS、MINUSが、図3の場合と比べ微弱である場合の動作を示している。
差動入力信号PLUS、MINUSが微弱であり、時刻T2における入力信号PLUSとMINUS間の電位差が小さい場合、差動入力回路1の出力信号DPとDM間に生じる電位差も小さくなり(電圧の上昇が緩やかであり)、同様に、接続遮断器2の出力信号SPとSM 間の電位差も小さくなる(電圧の上昇が緩やかになる)。
ここで仮に、図2と同じタイミングである時刻T3´において、ラッチ型増幅器3が動作を開始されるとすると、その入力信号SPとSM 間の電位差が小さすぎるため、ラッチ型増幅器3のオフセット等の影響により、データの誤センスが生じる危険性が高い。
しかし、本実施の形態の場合、ラッチ型増幅器3が活性化される時刻T3は動作検知回路5の働きにより差動入力回路1の出力信号DPまたはDMが電源電圧の半分程度に達するまで遅延される。このタイミングでラッチ型増幅器3を活性化するならば、ラッチ型増幅器3の入力信号SPとSM 間には十分な電位差が生じているため、たとえラッチ型増幅器3に多少のオフセットを含む場合においても、データ誤センスする危険性を低減することができる。
さらに、本実施の形態によれば、高精度のセンスアンプ回路を構成することが容易となる。高精度のセンスアンプを実現するためには、差動入力回路1の定電流源であるp型MOSトランジスタ11が流す電流量をp型MOSトランジスタ12と13の電流駆動能力より小さく設定すること、p型MOSトランジスタ12と13が五極管領域で動作するようにチャネル長Lを長く設定すること、p型MOSトランジスタ12と13の素子特性を揃えるためゲート面積を大きく設定すること、等の施策が効果的である。
同様に、接続遮断器2を構成するn型MOSトランジスタ21と22、及び、ラッチ型増幅器3を構成するn型トランジスタ31と32の素子特性を揃えるためゲート面積を大きく設定することが効果的である。また、これらトランジスタのチャネル幅Wを大きく設定し、素子の電流駆動能力を増強することも効果的である。
また、本実施の形態によれば、センス速度の高速化も容易となる。そのためには、定電流源であるp型MOSトランジスタ11のチャネル幅Wを大きく設定して、差動入力回路1に流す電流値を増やすと共に、p型MOSトランジスタ12、13のチャネル幅Wを大きく設定して素子の電流駆動能力を増強し且つチャネル長Lを小さく設定して寄生容量を削減することが効果的である。
同様に、接続遮断器2を構成するn型MOSトランジスタ21と22、及び、ラッチ型増幅器3を構成するn型MOSトランジスタ31と32についても、それぞれのトランジスタの電流駆動能力と定電流源11が流す電流値のバランスが保たれる範囲で、チャネル長Lやチャネル幅Wを小さく設定して寄生容量を削減することが効果的である。
このように、差動入力回路1、接続遮断器2、及びラッチ型増幅器3を構成するトランジスタの素子定数を調整することにより、要求されるセンス精度及びセンス速度を実現することができる。そのいくつかの項目でトレードオフが発生するが、消費電流の増加とレイアウト面積の増加を許容するならば、多くの場合、要求されるセンス精度とセンス速度を同時に満たすことが可能である。また、たとえ差動入力回路1に流す電流の増強したとしても、差動入力回路1が動作する時間は最小限に抑えられているため、センスアンプ全体が消費する電力はむしろ小さくなる。
図3、4は、“1”データを保持するメモリセルを読み出す場合の動作波形を示したが、次に、図5を参照して“0”データを保持するメモリセルを読み出す場合の動作波形を示し、本実施形態の効果を説明する。
図5では、“0”データを保持するメモリセルが選択されたため、読み出し電流が非常に小さく、時刻T2における差動入力信号PLUSの電位が参照電位とsれた差動入力信号MINUSに対して低電位になる。この状態で差動入力回路1が動作を開始すると、差動出力信号DPとDMとでは、後者の方が高電位となり、同様に差動出力信号SPとSMでは、後者の方が高電位となる。
ここで問題となるのは、“0”データを保持するメモリセルを選択し、その状態を長時間放置すると、それが接続された入力信号PLUSの電位が浮いてきて、参照電源に基づく入力信号MINUSとの電位差がなくなり、ついには、電位関係が逆転するという現象である(図5の時刻T4前後)。理想的には、“0”データを保持するメモリセルを選択した場合、読み出し電流が非常に小さく、それに基づく入力PLUS信号の電位は初期状態の0Vに留まり続けることが期待される。ところが実際には、微少な漏電流や他の回路から生じるノイズなどの影響により、長時間放置すると入力信号PLUSの電位は浮いてくる。この現象の影響による“0”データの誤センスを防止するためには、センス動作が開始されてからできるだけ速やかにセンス動作を終了して、出力信号OUTを確定しなければならない。つまり、ラッチ型増幅器3の動作開始時刻T3を早める必要がある。
しかし、図4で説明したように、“1”データを保持するメモリセルを読み出す場合に、当該メモリセルの電気特性が良好でなく、差動入力信号PLUSとMINUS間に微少な電位差しか生じない場合がある。この場合にラッチ型増幅器3の動作開始時刻T3を早めることは、データの誤センスにつながる。
しかし、本実施の形態のセンスアンプ回路では、動作検知回路5によって、それぞれの動作状況に応じて最適な時刻において、ラッチ型増幅器3の動作が開始される。この構成により、読み出されるデータが“0”データか“1”データかによって、また読み出し電流の大小に従い、最適なタイミングでラッチ型増幅回路3の動作を開始し、また差動入力回路1を接続遮断器2により遮断することができる。従って、本実施の形態によれば、高速且つ高精度で低消費電力のセンスアンプ回路を提供することができる。
[第2の実施の形態]
図6に本発明の第2の実施の形態に係る不揮発性半導体装置の主要部の構成を示す。本実施の形態は、自動ラッチ機能付きのセンスアンプ回路10を用いた不揮発性半導体記憶装置に関するものである。
[第2の実施の形態]
図6に本発明の第2の実施の形態に係る不揮発性半導体装置の主要部の構成を示す。本実施の形態は、自動ラッチ機能付きのセンスアンプ回路10を用いた不揮発性半導体記憶装置に関するものである。
本実施の形態では、メモリセル6が格子状に配置されてメモリセルアレイ7を構成している。
メモリセル6には、ワード線WLと、書き込み信号線WBLと、読み出し信号線RBLが接続される。なお、メモリセル6には書き込み時に6V程度の高電圧を印加し、読み出し時に1V程の低電圧を印加するためのプレート電極が設けられているが、主要な構成要件ではないので図示されていない。
メモリセルアレイ7において、一行に並ぶメモリセル6には、行選択線WLp<0〜7>がそれぞれ共通に接続されている。行選択線WLp< 0〜7>は、行デコーダ8により駆動されており、行デコーダ8に与えられる行アドレスRA<2:0>により選択的に活性化される。
一方、一列に並ぶメモリセル6には、書き込みビット線WBLn <0〜7>がそれぞれ共通に接続されている。それぞれの書き込みビット線WBLn <0〜7>は書き込みバッファ9により駆動される。
また、書き込みビット線WBLn <0〜7>に平行して、読み出しビット線対RBLt <0〜7>とRBLc <0〜7> が敷設されており、一列をなすメモリセル6のうち半数が正の読み出しビット線RBLt <0〜7> に共通に接続され、同様に列をなすメモリセル6の残り半数が補の読み出しビット線RBLc <0〜7>に接続されている。
この読み出しビット線対RBLt <0〜7>とRBLc <0〜7>は、それぞれ読み出しセンスアンプ10の正入力端子+ と補入力端子−に接続されている。読み出しセンスアンプ10の出力及び、前出の書き込みバッファ9の入力はデータバッファ11に接続されている。データバッファ11の他方にはデータ出力DOpとデータ入力DIpが設けられており、データバッファ11はこの半導体記憶装置とその外部と間のデータの受け渡しを制御する。
図7にメモリセル6の構成例を示す。メモリセル6は、アンチヒューズ記憶素子61と、書き込み時に導通状態になる書き込み制御素子62と、書き込み時の高電圧ストレスが読み出し選択素子65に印加されることを防ぐバリア素子64と、選択的に導通状態となる書き込み選択素子63と、同様に選択的に導通状態となる読み出し選択素子65とにより構成される。
各素子61〜65として様々な半導体素子を使用することができるが、図7の例では、アンチヒューズ記憶素子61としてp型MOSトランジスタが用いられ、その他の素子にはn型のMOSトランジスタが用いられている。
アンチヒューズ記憶素子61は、ソースとドレインとバルク電極が短絡され、書き込み電源VBPにそれぞれ接続されている。アンチヒューズ記憶素子61のゲート絶縁膜の抵抗値は通常状態において高抵抗であり、高電圧ストレス印加後ゲート絶縁膜が破壊されることにより低抵抗となる。この電気特性変化を利用して、高抵抗状態のときに“0”データを保持し、低抵抗状態のときに“1”データを保持する不揮発性メモリセルとして用いられる。
また、ゲート電極には書き込み制御素子62とバリア素子64が接続されている。
書き込み制御素子62のゲートには書き込み制御信号WEが接続されており、バリア素子64のゲートにはバリア電源VBTが接続されている。ここで、書き込み電源VBPとバリア電源VBTと書き込み制御信号WEは全てのメモリセル6に共通に接続されている。
書き込み制御素子62のソースは書き込み選択素子63を介して、書き込みビット線WBLに接続されている。同様に、バリア素子64のソースは読み出し選択素子65を介して読み出しビット線RBLに接続されている。また、書き込み選択素子63のゲート、読み出し選択素子65のゲートにはともに行選択線WLが接続されている。
アンチヒューズ記憶素子61への情報を書き込み動作は次のような手順により行われる。まず、書き込み電源VBPを、ゲート絶縁膜を破壊するのに十分なほどの高電位にする。このとき、アンチヒューズ記憶素子61と、その他の書き込み制御素子62、書き込み選択素子63、バリア素子64、及び読み出し選択素子65に対して、不要な高電圧ストレスが印加されないように、バリア電源VBT、書き込み制御信号WE、行選択信号WL、書き込みビット線WBL、読み出しビット線RBLを同時にある程度高電位とする。例えば、通常1Vの電源で用いられるp型MOSトランジスタが、アンチヒューズ記憶素子61として用いられ、通常3Vの電源で用いられるn型MOSトランジスタがその他の制御素子に用いられているとするならば、書き込み電圧VBPの電位を6Vとし、その他の端子の電位を3Vとすることが適当である。
次に、書き込みを行うメモリセル61に接続された行選択線WLを選択状態の高電位3Vに保持し、その他の行選択線WLを非選択状態の低電位0Vとする。さらに、書き込みを行うメモリセル6に接続された書き込みビット線WBLを低電位の0Vとして、その他の書き込みビット線WBLを高電位の3Vに保持する。このとき、読み出しビット線RBLも同様に、書き込みを行うメモリセル6に接続された読み出しビット線RBLを低電位の0Vとして、その他の読み出しビット線RBLを高電位の3Vに保持する。もしくは、全ての読み出しビット線RBLをハイインピーダンス状態とする。このようにして、高電位状態の行選択線WLと、低電位状態の書き込みビット線WBLが接続されたメモリセル6が選択される。
選択されたメモリセル6の記憶素子61の両端子間には書き込み電源VBPで与えられる電圧6Vが印加される。この状態を保持し続けることにより、やがて、選択されたメモリセル6の記憶素子61のゲート絶縁膜はブレークダウンする。ブレークダウンは局所的に発生し、その形状は直径50nm程度のピンホールである。この微小なブレークダウンスポットに対して、さらに、高電圧を印加し続けることにより、2mA以上の比較的大きな電流を流す。この書き込み動作により、ブレークダウンスポットやその周囲の組成が変成し、比較的低抵抗の導通経路が形成される。後に、電圧印加を遮断し、書き込み動作を終了する。
次に、記憶素子61からデータの読み出し動作について説明する。まず、全ての行選択線WL及び書き込み制御信号WEを0Vに保った状態で、書き込み電源VBPをゲート絶縁膜を破壊しない程の電位1Vとすることから読み出し動作を開始する。
同時に、バリア素子64が導通状態となるように、バリア電源VBTを高電位、例えば1.8Vとする。この状態を保ちながら、読み出しビット線RBLtの電位を0Vに初期化する。この初期化動作により記憶素子61には読み出し電流を得るために十分な電圧が印加される。
次に、読み出しビット線をハイインピーダンス状態もしくは1μA程度のバイアス電流を流して、選択的に行選択線WLを高電位、例えば1.8V にする。
なお、読み出し動作において、書き込みビット線WBLは低電位0Vでも、素子を破壊しない範囲で高電位、例えば1.8Vでも構わない。
この状態を保つと、アンチヒューズ記憶素子61に“1”データが保持されている場合には、すなわちアンチヒューズ記憶素子61が低抵抗であることから、読み出しビット線RBLtに向かって電流が流れ、読み出しビット線RBLtは高電位へと遷移する。
逆にアンチヒューズ記憶素子61に“0”データが保持されている場合には、すなわちアンチヒューズ素子61が高抵抗であることから、読み出しビット線RBLtに向かう電流がほとんど流れず、読み出しビット線RBLtの電位は初期電位0V近傍にとどまる。その後、選択されたメモリセル6が接続された読み出しビット線RBLtと対をなす読み出しビット線RBLcに図示しない参照電源を接続して、中間電位例えば0.1Vを印加する。
その後、選択された読み出しビット線RBLtと参照読み出しビット線との間に生じる電位差を、読み出しセンスアンプ10によってセンスして、選択されたメモリセル6に蓄えられたデータが“0”であるか“1”であるか判定し、その結果をデータバッファ11を介して出力端子Dopへ出力する。
図8は第2の実施の形態で用いることができるセンスアンプ回路10の構成例を示している。このセンスアンプ回路10は、図2に示したセンスアンプ回路と略同様であり、同一の構成要素に関しては同一の符号を付しているので、以下ではその詳細な説明は省略する。読み出しビット線対RBLtとRBLcは、トランジスタ12、13のゲートにそれぞれ接続されている。
このセンスアンプ回路10は、読み出しビット線対RBLtとRBLcを短絡してイコライズ電圧VBLEQに初期化するためのイコライズ回路112を備えている。イコライズ回路112は、2つのn型MOSトランジスタからなり、そのゲートにイコライズ信号EQLpが入力されている。
また、このセンスアンプ回路10は、ラッチ型増幅器3から、相補出力信号OUTt、OUTcを出力するようにされている。出力信号OUTtは、トランジスタ33と31の接続ノードから出力され、出力信号OUTcは、トランジスタ34と32の接続ノードから出力される。
この出力信号OUTt、OUTcは、ラッチ回路113にラッチされる。ラッチ回路113は、2つのNOR回路201、202を備え、NOR回路201の一入力端子に出力信号OUTcを、NOR回路202の一入力端子に出力信号OUTtを入力させている。また、NOR回路201、202のそれぞれの出力端子を他方の入力端子に相互接続している。これにより信号OUTc、OUTtをラッチすることが可能に構成されている。
ラッチ回路113の相補出力信号は、選択スイッチ114に入力される。選択スイッチ114は、論理ゲート211〜213を備えている。論理ゲート211は、一方の入力端子にラッチ回路113の出力信号(正又は補)を、他方の入力端子にロウアドレスの最下位信号RA<0>を入力されている。論理ゲート212は、一方の入力端子にラッチ回路113の出力信号(補又は正)を、他方の入力端子にロウアドレスの最下位信号RA<0>を入力されている。論理ゲート213は、論理ゲート211、212の出力信号の論理和を出力する。
選択スイッチ114はロウアドレス最下位信号RA<0>がLowすなわち偶数番地のメモリセルが選択されている場合には、出力信号Qとして正論理のデータ(ラッチ回路113のラッチデータに対応するデータ)を出力する。一方、ロウアドレス最下位信号RA<0>がHiのときすなわち奇数番地のメモリセルが選択されている場合には、選択スイッチ114は出力信号Qとして負論理のデータ(ラッチ回路113のラッチデータを反転したデータ)を出力する。
この選択スイッチ114の機能により、偶数番地のメモリセル1、奇数番地のメモリセル1のいずれが選択された場合にも、当該メモリセル1を構成するアンチヒューズ素子7がプログラムされていないときには、出力信号QはLowすなわち0となる。一方、アンチヒューズ素子7がプログラムされているときには出力信号QはHiすなわち1となる。換言すると、この選択スイッチ114が無い場合、出力信号Q(ラッチ回路113の出力信号)は、偶数番目の“1”を記憶したメモリセル1が読まれる場合と、奇数番目の“1”を記憶したメモリセル1が読まれる場合とで異なってしまうことになるが、選択スイッチ114が設けられたことにより、そのような事態は回避されている。
以上、発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、種々の変更、追加等が可能である。
1・・・差動入力回路、 2・・・接続遮断器、 3・・・ラッチ型増幅器、 4・・・初期化回路、 5・・・動作検知回路、 6・・・メモリセル、 7・・・メモリセルアレイ、 8・・・ロウデコーダ、 10・・・センスアンプ回路、 111・・・データバッファ、 112・・・イコライズ回路、 113・・・ラッチ回路、 114・・・選択スイッチ。
Claims (5)
- 差動入力信号を一対の差動入力端子に与えられ一対の第1差動出力信号を生成する差動入力回路と、
前記一対の第1差動出力信号の少なくとも一方が所定の電位に達したこと検知して活性化信号を出力する検知回路と、
前記活性化信号に従って活性化し第2差動出力信号を出力するラッチ型増幅器と、
前記差動入力回路と前記ラッチ型増幅器との間を接続し前記活性化信号に従って前記差動入力回路と前記ラッチ型増幅器との間の接続を遮断する遮断回路と
を備えたことを特徴とするセンスアンプ回路。 - 前記差動入力回路の活性化前において、前記差動入力回路の出力端子の電位を初期電位に維持する初期化回路を備えた請求項1記載のセンスアンプ回路。
- 前記差動入力回路は、
一端に電源電圧を与えられ制御端子に活性化信号を与えられて導通する第1トランジスタと、
一端を前記第1トランジスタの他端に接続され、制御端子にそれぞれ前記差動入力信号を与えられて他端から前記第1差動出力信号を出力する第2、第3のトランジスタと
を備えたことを特徴とする請求項1記載のセンスアンプ回路。 - 前記遮断回路は、前記差動入力回路の出力端子と前記ラッチ型増幅器の入力端子との間に接続され前記活性化信号に従って導通/非導通が切り替わるトランジスタからなることを特徴とする請求項3記載のセンスアンプ回路。
- メモリセルをマトリクス状に配置して構成されるメモリセルアレイと、
前記メモリセルを行方向において選択するため前記メモリセルアレイに配列された複数のワード線と、
前記メモリセルからのデータ読み出しを行うため前記ワード線と直交する方向に配列された読み出しビット線対と、
前記メモリセルへのデータ書き込みを行うため前記ワード線と直交する方向に配列された書き込みビット線と、
前記読み出しビット線対に生じる電位差を増幅するセンスアンプと
を備え、
前記センスアンプは、
前記読み出しビット線対を一対の差動入力端子に接続され一対の第1差動出力信号を生成する差動入力回路と、
前記一対の第1差動出力信号の少なくとも一方が所定の電位に達したこと検知して活性化信号を出力する検知回路と、
前記活性化信号に従って活性化し第2差動出力信号を出力するラッチ型増幅器と、
前記差動入力回路と前記ラッチ型増幅器との間を接続し前記活性化信号に従って前記差動入力回路と前記ラッチ型増幅器との間の接続を遮断する遮断回路と
を備えたことを特徴とする半導体記憶装置。
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