TWI708263B - 包括用於電流感測的分布式基準單元的記憶體陣列 - Google Patents

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Abstract

本發明揭示行列式記憶體單元陣列，各行具有相應基準單元以及相應比較器。在給定列及給定行中的各記憶體單元與該列的記憶體字元線及該行的記憶體位元線連接。各基準單元與針對這些基準單元的基準字元線連接並與基準位元線連接。針對行的各比較器具有電流鏡，該電流鏡具有與該行的該基準單元的該基準位元線連接的基準部分以及與該行中的該記憶體單元的該記憶體位元線連接的記憶體部分。各基準部分具有電流鏡節點，且該陣列中的所有電流鏡節點被連接以減少失配並提升感測精度。改變施加於該記憶體及基準字元線的電壓以提供精確的單端感測、容限測試等。

Description

包括用於電流感測的分布式基準單元的記憶體陣列
本發明係關於電荷捕獲(charge trap)記憶體陣列，尤其關於具有分布式電荷捕獲基準單元以支持電荷捕獲記憶體單元的單端電流感測的記憶體陣列。
最近開發的多次可編程記憶體(multiple time programmable memory；MTPM)陣列包括呈行列(column and row)佈置的電荷捕獲記憶體單元(cell)。各記憶體單元包括一對電荷捕獲場效電晶體(charge trap field effect transistor；CTFET)，從而該記憶體單元被稱為雙電晶體記憶體單元。在每行(column)中，各記憶體單元中的CTFET被串聯連接於一對位元線(bitline)之間，這些位元線與感測放大器連接，且源極線在CTFET之間的節點將該行中的各記憶體單元與地連接。在每列(row)中，各記憶體單元中的各CTFET的閘極都與字元線(wordline)連接。一般來說，在選定記憶體單元的讀取操作期間，通過字元線向該選定記憶體單元中的CTFET的閘極施加讀取電壓，且感測放大器確定相鄰位元線之間的電壓差，以確定該選定記憶體單元儲存“1”位還是“0”位。在選定記憶體單元的 寫入操作期間，該記憶體單元中的CTFET的其中之一的閾值電壓通過向它的閘極或閘極氧化物注入電荷而被改變，以編程該記憶體單元(也就是，在其中儲存“1”)。具體地說，通過字元線向選定記憶體單元中的CTFET的閘極施加較高的寫入電壓，且感測放大器確定與該選定記憶體單元連接的該對相鄰位元線之間的電壓差。重複這些過程直至確認出現所需電壓差，從而標示該選定記憶體單元被編程。在針對先前編程的記憶體單元的抹除操作期間，施加反向場，從而該記憶體單元不再被編程。不過，本領域的技術人員將意識到，電荷捕獲場效電晶體中的注入電荷將隨著時間的推移而減小，且此電荷損失可能最終導致讀取錯誤(例如，可能最終導致記憶體單元被讀取為未編程(“0”)而不是已編程(“1”))。
本文中揭示記憶體陣列的實施例，該記憶體陣列配置有電荷捕獲記憶體單元與分布式電荷捕獲基準單元(reference cell)的組合，以支持(enable)該記憶體單元的單端電流感測，使用限制重寫的容限測試(margin testing)技術的該記憶體單元的編程，以及視需要的去編程(也就是，該記憶體單元的抹除)。
具體地說，該記憶體陣列可包括呈行列佈置的記憶體單元(例如，包括一個或多個電荷捕獲場效電晶體(charge trap field effect transistor；CTFET)的電荷捕獲記憶體單元)。該記憶體陣列還可包括基準單元及比較器，各行的記憶體單元具有相應基準單元以及相應比較器。
在給定列及給定行中的各記憶體單元可具有與該給定列的 共同記憶體字元線電性連接的第一端子(例如，閘極端子)，與該給定行的共同記憶體位元線電性連接的第二端子(例如，汲極端子)，以及與地電性連接的第三端子(例如，源極端子)。
各基準單元在結構方面可與記憶體單元基本相同。給定行的各基準單元可具有與針對所有該基準單元的共同基準字元線電性連接的第一端子(例如，閘極端子)，與該基準單元的基準位元線電性連接的第二端子(例如，汲極端子)，以及與地電性連接的第三端子(例如，源極端子)。
給定行的各比較器可經配置以輸出數位(digital)信號，該數位信號標示由該給定行的該基準單元所傳導的電流與由該給定行中的選定記憶體單元所傳導的電流之間的電流差。具體地說，該數位信號可標示流經該選定記憶體單元的該電流是高於還是低於基準電流量(也就是，流經該基準單元的該電流)。
為達到此目的，各比較器可包括電流鏡及次級比較器電路。該電流鏡可具有基準部分(也被稱為基準段)以及記憶體部分(也被稱為記憶體段)。該基準部分可包括與特定基準位元線電性連接並由此與特定基準單元(也就是，該給定行的該基準單元)電性連接的基準單元輸入節點。該基準部分還可包括電流鏡節點，該電流鏡節點與所有該比較器上的所有該電流鏡節點電性連接，以平衡這些基準單元上的閾值電壓差。該記憶體部分可包括記憶體單元輸入節點以及輸出電壓節點。該記憶體單元輸入節點可與該給定行的特定共同記憶體位元線電性連接並由此與該給定行中的所有該記憶體單元電性連接。響應流經該基準單元與選定記憶體單元的不同電流，該電流鏡將輸出不同的模擬(analog)電壓，尤其分別位於該電流鏡節點 及該輸出電壓節點的電流鏡電壓及輸出電壓。該次級比較器電路比較這些不同的模擬電壓並在數位輸出節點輸出標示該電壓差的數位信號。位於該數位輸出節點的該數位信號的值將依據該電流鏡電壓與該輸出電壓之間的該電壓差而變化。
除上述特徵以外，該記憶體陣列的實施例還可包括：字元線電壓生成器，生成記憶體字元線電壓；字元線解碼器，向記憶體字元線施加該記憶體字元線電壓；基準字元線電壓生成器，生成基準字元線電壓；以及基準字元線解碼器，向該基準字元線施加該基準字元線電壓。依據正在執行讀取、寫入還是視需要的抹除操作，可選擇性改變由該記憶體字元線電壓生成器及該基準字元線電壓生成器所生成的分別施加於該記憶體字元線及該基準字元線的該記憶體字元線電壓及該基準字元線電壓的位準(level)。例如，在用以確定選定記憶體單元是未編程還是已編程的讀取操作期間，該基準字元線電壓生成器可將該基準字元線電壓設置在第一位準，該第一位準足以確保各基準單元傳導基準電流，該基準電流約在預期由未編程記憶體單元所傳導的第一電流量與小於該第一電流量並預期由已編程記憶體單元所傳導的第二電流量的中間(midway)。在用以編程該選定記憶體單元的寫入操作期間，該基準字元線電壓生成器可將該基準字元線電壓設置在第二位準，該第二位準低於該第一位準，以促進容限測試。
100‧‧‧記憶體陣列、陣列
101‧‧‧列
102‧‧‧行
110‧‧‧記憶體單元
120‧‧‧基準單元
130‧‧‧比較器
131‧‧‧記憶體單元輸入節點
132‧‧‧基準單元輸入節點
134‧‧‧數位輸出節點
140‧‧‧記憶體字元線解碼器
150‧‧‧基準字元線解碼器
160‧‧‧基準字元線電壓生成器
170‧‧‧記憶體字元線電壓生成器
181‧‧‧共同記憶體位元線
182‧‧‧基準位元線
183‧‧‧記憶體字元線
184‧‧‧基準字元線
186‧‧‧電流鏡節點連接器
187‧‧‧基準位元線連接器
188‧‧‧連接器
201‧‧‧N型CTFET
201a‧‧‧N型CTFET
201b‧‧‧N型CTFET
211‧‧‧第一端子、閘極端子
212‧‧‧第二端子
213‧‧‧第三端子
301‧‧‧第一P型場效電晶體、第一PFET、PFET
302‧‧‧第二PFET、PFET
303‧‧‧第一P型場效電晶體、第一PFET、PFET
304‧‧‧第二PFET、PFET
305‧‧‧第一N型場效電晶體、第一NFET、電流源NFET
306‧‧‧第二NFET、電流源NFET
307‧‧‧底部裝置
310‧‧‧輸出電壓節點
320‧‧‧下拉節點
350‧‧‧次級比較器電路
351‧‧‧FET
352‧‧‧FET
353‧‧‧FET
354‧‧‧FET
355‧‧‧FET
357‧‧‧反相器
359‧‧‧差分放大器
380‧‧‧供應電壓
390‧‧‧電流鏡
391‧‧‧基準部分
392‧‧‧記憶體部分
通過參照附圖自下面的詳細說明將更好地理解本發明，所述附圖並不一定按比例繪製，且其中： 第1圖顯示所揭示的記憶體陣列的實施例的示意圖；第2A圖及第2B圖顯示可被包含於第1圖的記憶體陣列中的不同示例記憶體單元的示意圖；第3圖顯示可被包含於第1圖的記憶體陣列中的示例比較器的示意圖；第4A圖顯示可被包含於第1圖的記憶體陣列中的另一個示例比較器的示意圖；以及第4B圖顯示在第4A圖的比較器的操作期間所採用的控制信號的位準的時序圖。
如上所述，記憶體單元的電荷捕獲場效電晶體(CTFET)中的注入電荷將隨著時間的推移而減小，且此電荷損失可能最終導致讀取錯誤(例如，可能最終導致該記憶體單元被讀取為未編程(“0”)而不是已編程(“1”))。可採用容限測試技術，其中，在寫入操作期間向閘極或閘極氧化物中注入高於所需的電荷，以補償預期的電荷損失。例如，若該記憶體單元要被感測放大器讀取為已編程需要50mV的差，則可執行容限測試技術，其中，向CTFET的閘極重複施加高電壓，直至確認100mV(不是50mV)的差。不幸的是，重寫該記憶體單元，尤其向該記憶體單元重複施加高於所需的電壓可能損傷記憶體單元(例如，可能導致時間相關介電擊穿(time dependent dielectric breakdown；TDDB))。而且，此類容限測試技術可能不夠精確以防止讀取錯誤。
鑒於上述，本文中揭示具有分布式電荷捕獲基準單元以支持電荷捕獲記憶體單元的單端電流感測的記憶體陣列的實施例。該記憶體陣列可為一次可編程記憶體(one-time programmable memory；OPTM)陣列或者可包括視需要的抹除功能，以使它成為多次可編程記憶體(MTPM)陣列。在任何情況下，該記憶體陣列包括記憶體單元、基準單元，以及比較器。該記憶體單元呈行列佈置，各行具有相應基準單元以及相應比較器。在給定列及給定行中的各記憶體單元具有分別與該給定列的共同記憶體字元線、與該給定行的共同記憶體位元線，以及與地連接的端子。給定行的各基準單元具有分別與所有基準單元的共同基準字元線、與該基準單元的基準位元線，以及與地連接的端子。給定行的各比較器具有電流鏡，該電流鏡具有基準部分以及記憶體部分。該基準部分與基準位元線連接並由此與該給定行的基準單元連接，且該記憶體部分與共同記憶體位元線連接並由此與該給定行中的記憶體單元連接。此外，各基準部分具有電流鏡節點，且該記憶體陣列中的所有比較器的所有電流鏡節點都被電性連接以平衡在這些基準單元上的製程變化。在用以確定單元的編程狀態的讀取操作期間、在用以確認編程的寫入操作期間，以及視需要地在用以確認抹除的抹除操作期間，各比較器比較由基準單元與由選定記憶體單元所傳導的電流。選擇性改變施加於記憶體字元線以及基準字元線的電壓(如下面更詳細所述)，以支持記憶體單元的單端電流感測，使用限制重寫的容限測試技術的記憶體單元的編程，以及視需要的記憶體單元的去編程(也就是，抹除)。應當注意，通過電性連接記憶體陣列上的所有比較器的基準部分中的電流鏡節點，所揭示的配置平衡在基準單元及電流鏡的基準部分內的其它裝置上 的製程變化，因此減小失配的影響並增加感測精度。
尤其，請參照第1圖，本文中揭示記憶體陣列100的實施例。此記憶體陣列100可包括記憶體單元110、記憶體位元線181、記憶體字元線183、記憶體字元線解碼器140(也就是，列地址解碼器)以及記憶體字元線電壓生成器170(例如，數位至類比轉換器(digital to analog converter；DAC))。此記憶體陣列100還可包括基準單元120、基準位元線182、單條基準字元線184、基準字元線解碼器150以及基準字元線電壓生成器160。陣列100還可包括比較器130。
具體地說，記憶體單元110可呈列101及行102佈置。記憶體單元110的各列101可共用單條共同記憶體字元線183。共同記憶體字元線183可通過相應記憶體字元線解碼器140與記憶體字元線電壓生成器170連接(例如，經由連接器188)。在操作期間，記憶體字元線電壓生成器170接收字元線DAC輸入信號(WL_DAC)，並基於該信號設置記憶體字元線電壓(V_WL)。記憶體字元線解碼器140接收用以識別選定記憶體字元線183的解碼輸入(也就是，地址位)，並作為響應，通過合適的記憶體字元線解碼器140向選定記憶體字元線183施加記憶體字元線電壓(V_WL)。記憶體單元110的各行102可共用單條共同記憶體位元線181，且在一端可具有相應基準單元120及相應比較器130，如圖所示。
各記憶體單元110可為包括至少一個電荷捕獲場效電晶體(CTFET)的電荷捕獲記憶體單元。例如，請參照第2A圖，各記憶體單元110可包括單個較大的N型CTFET 201，其具有三個端子，包括：第一端子211，尤其閘極端子；第二端子212，尤其汲極端子；以及第三端子213， 尤其源極端子。或者，請參照第2B圖，各記憶體單元110可包括多個較小的N型CTFET(例如201a-201b)，其並聯電性連接並具有三個共同端子，包括：共同第一端子211，尤其共同閘極端子，其中，該單元中的所有CTFET的所有閘極被短接在一起；共同第二端子212，尤其共同汲極端子，其中，該單元中的所有CTFET的所有汲極被短接在一起；以及共同第三端子213，尤其共同源極端子，其中，該單元中的所有CTFET的所有源極被短接在一起。在任何情況下，在任意給定列中的各記憶體單元110的第一端子211(例如，閘極端子)可與該列的共同記憶體字元線183電性連接。在任意給定行中的各記憶體單元110的第二端子212(例如，汲極端子)可與該行的共同記憶體位元線181電性連接。最後，所有記憶體單元的第三端子213(例如，源極端子)可與地電性連接。
基準單元120可呈單列佈置，各基準單元120位於相應由記憶體單元110構成的行102的端部。該列的基準單元120可共用單條共同基準字元線184。共同基準字元線184可通過基準字元線解碼器150與基準字元線電壓生成器160連接。基準字元線電壓生成器160還可與記憶體字元線電壓生成器170連接。如上所述，在操作期間，記憶體字元線電壓生成器170接收字元線DAC輸入信號(WL_DAC)，並基於該信號設置記憶體字元線電壓(V_WL)。此外，基準字元線電壓生成器160接收基準字元線DAC輸入信號(REFWL_DAC)，並基於該信號以及來自記憶體字元線電壓生成器170的記憶體字元線電壓(V_WL)輸出，設置基準字元線電壓(V_REFWL)，通過基準字元線解碼器150將該基準字元線電壓施加於基準字元線184。與記憶體單元的給定行102關聯的各基準單元120還可通過 分立的基準位元線182與該行102的相應比較器130電性連接。視需要地，分別將基準單元120與比較器130連接的所有基準位元線182都可被電性連接(例如，通過基準位元線連接器187)。
基準單元120在結構方面可與記憶體單元110基本相同。也就是說，各基準單元120可為包括至少一個電荷捕獲場效電晶體(CTFET)(例如，至少一個N型CTFET)的電荷捕獲基準單元。例如，請參照第2A圖，各基準單元120可包括單個較大的N型CTFET 201，其具有三個端子，包括：第一端子211，尤其閘極端子；第二端子212，尤其汲極端子；以及第三端子213，尤其源極端子。或者，請參照第2B圖，各基準單元120可包括多個較小的N型CTFET(例如201a-201b)，其並聯電性連接並具有三個共同端子，包括：共同第一端子211，尤其共同閘極端子，其中，該單元中的所有CTFET的所有閘極被短接在一起；共同第二端子212，尤其共同汲極端子，其中，該單元中的所有CTFET的所有汲極被短接在一起；以及共同第三端子213，尤其共同源極端子，其中，該單元中的所有CTFET的所有源極被短接在一起。不過，各基準單元120的第一端子211(例如，閘極端子)可與同一共同基準字元線184電性連接。與給定行關聯的各基準單元120的第二端子212(例如，汲極端子)可與基準位元線182電性連接。最後，所有基準單元120的第三端子213(例如，源極端子)可與地電性連接。
給定行102的各比較器130可包括記憶體單元輸入節點131、基準單元輸入節點132以及數位輸出節點134。記憶體單元輸入節點131可與共同記憶體位元線181電性連接，並由此與給定行102中的各記 憶體單元110電性連接。基準單元輸入節點132可與分立的基準位元線182電性連接，並由此與該給定行的相應基準單元120電性連接。各比較器130還可經配置以比較由基準單元120(經由基準單元輸入節點132及基準位元線182)與由選定記憶體單元110(經由記憶體單元輸入節點131及共同記憶體位元線181)所傳導的電流，並作為響應，可在數位輸出節點134輸出標示電流差的數位信號(D-OUT)。具體地說，該數位信號(D-OUT)標示由選定記憶體單元110所傳導的電流量是大於還是小於由基準單元120所傳導的電流量。
第3圖顯示可被包含於第1圖的記憶體陣列100中的示例比較器130的示意圖。具體地說，給定行102的各比較器130可包括電流鏡390及次級比較器電路350。
電流鏡390可包括基準部分391以及記憶體部分392。
基準部分391可包括例如在供應電壓380與下拉節點320之間串聯電性連接的兩個第一P型場效電晶體(PFET)301、303以及一個第一N型場效電晶體(NFET)305。基準部分391還可包括位於兩個第一PFET 301、303之間的接合處的基準單元輸入節點132。此基準單元輸入節點132還可與特定基準位元線182電性連接，並由此與該給定行的特定基準單元120電性連接。基準部分391還可包括位於第一PFET 303與第一NFET 305之間的接合處的電流鏡節點133。
記憶體部分392可包括在供應電壓380與同一下拉節點320之間串聯電性連接的兩個第二PFET 302、304以及一個第二NFET 306。下拉節點320可通過底部裝置307(例如，額外NFET)與地電性連接。記憶 體部分392還可包括位於兩個第二PFET 302、304之間的接合處的記憶體單元輸入節點131。此記憶體單元輸入節點131還可與特定共同記憶體位元線181電性連接，並由此與該給定行中的所有記憶體單元110電性連接。記憶體部分392還可包括位於第二PFET 304與第二NFET 306之間的接合處的輸出電壓節點310。
基準部分391的電流鏡節點133還可與該基準部分391內的兩個第一PFET 301、303的閘極以及記憶體部分392內的兩個第二PFET 302、304的閘極電性連接。因此，位於電流鏡節點133的電流鏡電壓(V_MID)控制通過PFET 301-304的電流流動。此外，所有比較器130的電流鏡390中的電流鏡節點133可被電性連接(例如，通過電流鏡節點連接器186)。通過使用電流鏡節點連接器186將電流鏡節點133短接在一起，該記憶體陣列配置平衡製程變化，尤其平均基準單元120及第一PFET 301及303上的閾值變化。換句話說，位於該陣列中的任意比較器130的電流鏡390中的電流鏡節點133的電流鏡電壓(V_MID)相對於基準單元120中或該陣列上的基準部分391的第一PFET 301、303中的閾值電壓變化將是高度不變的。因此，所揭示的配置減少失配的影響並增加感測精度。
在操作期間，在電流鏡390的基準部分391中，傳導經過第一PFET 301、進入特定基準位元線182並進一步進入特定基準單元120(它通過特定基準位元線182與基準單元輸入節點132電性連接)中的電流導致位於基準部分391的電流鏡節點133上的電流鏡電壓(V_MID)。此電流鏡電壓(V_MID)控制基準部分391中的第一PFET 301及303的閘極以及記憶體部分392的第二PFET 302及304的閘極。此外，在電流鏡390的 記憶體部分392中，傳導經過第二PFET 302、進入特定的共同記憶體位元線181並進一步進入選定記憶體單元110(它通過特定的共同記憶體位元線181與記憶體單元輸入節點131電性連接)中的電流導致位於輸出電壓節點310的輸出電壓(V_OUT)。位於電流鏡節點133的電流鏡電壓(V_MID)與位於輸出電壓節點310的輸出電壓(V_OUT)之間的電壓差將標示由基準單元120與選定記憶體單元110所傳導的電流之間的電流差。
次級比較器電路350比較這些不同的模擬電壓(也就是，位於電流鏡節點133的電流鏡電壓與位於輸出電壓節點310的輸出電壓)並在數位輸出節點134輸出標示電壓差的數位信號(D-OUT)。也就是說，位於數位輸出節點134的該數位信號(D-OUT)的值將依據電流鏡電壓(V_MID)與輸出電壓(V_OUT)之間的電壓差而變化，尤其，將依據輸出電壓(V_OUT)是高於還是低於電流鏡電壓(V_MID)來切換。
第4A圖顯示包括可納入的示例次級比較器電路350的第3圖的比較器130的更詳細示意圖。示例次級比較器電路350包括差分放大器359(例如，參見包括FET 351-355的示例差分放大器359)以及與差分放大器359的輸出節點(節點A)串聯連接的反相器357。差分放大器359接收來自電流鏡節點133的電流鏡電壓(V_MID)以及來自輸出電壓節點310的輸出電壓(V_OUT)作為輸入，並在輸出節點A輸出輸出信號。反相器357將該輸出信號反相，從而在數位輸出節點134(也就是，節點B)輸出反相器輸出信號(也就是，數位信號(D_OUT))。反相器357在節點A上輸入近數位位準並在節點B將它們轉換為全CMOS位準。數位信號(D_OUT)的值將依據來自電流鏡390的電流鏡電壓(V_MID)與輸出電壓(V_OUT)之 間的電壓差而變化，且此電壓差將依據由與特定基準位元線182連接的特定基準單元120所傳導的電流和由與特定共同記憶體位元線181連接的選定記憶體單元110所傳導的電流之間的電流差而變化。
第4B圖顯示在第4A圖的比較器的操作期間在不同時間的各種控制信號位準的示例時序圖。具體地說，請組合參照第4A圖與第4B圖，該比較器的控制信號可包括SAENP、SETN、DATAXP，以及READP。輸入SAENP在變高(high)時激活感測週期。輸入SETN開始為高並將電流鏡節點133分流至輸出電壓節點310，以在感測之前均衡這兩個節點上的電壓。當輸入SETN變低(low)時，終止該均衡操作，且輸入READP變高，以激活底部裝置307，從而提供經過電流源NFET 305及306至地的傳導路徑，該電流源NFET 305及306由偏壓電壓(也就是，VBIAS供應位準)控制。應當理解，VBIAS可自芯片上(on-chip)帶隙電流源或自任意其它合適的源產生。此時，分別來自基準單元120及記憶體單元110在基準單元輸入節點132及記憶體單元輸入節點131中流動的差分電流分別在電流鏡節點133及輸出電壓節點310上生成電壓差。此電壓差代表在記憶體單元110中所儲存的數據類型。已編程單元使位於輸出電壓節點310的輸出電壓(V_OUT)高於位於電流鏡節點133的電流鏡電壓(V_MID)，而未編程單元使V_OUT低於V_MID。此差分電壓(V_MID,V_OUT)向次級比較器電路350提供輸入，該次級比較器電路在節點A進一步將此差放大接近全Vdd位準信號。反相器357將位於節點A的電壓位準轉換為全0伏或全Vdd-位準數位信號位準。在完成此數據放大操作以後，SAENP變低且輸出選通DATAXP變高，標示位於數位輸出節點134(也就是，節點B)上的數 據有效。在該感測週期結束時，SETN返回高，且DATAXP及READP在開始後續感測操作之前變低。
應當理解，第4A圖中所示的次級比較器電路350是出於示例目的，並非意圖限制。作為替代，可使用經配置以輸出標示V_MID與V_OUT之間的電壓差的數位信號(D_OUT)的任意其它次級比較器電路。
通過上述配置，可依據正在執行讀取、寫入還是視需要的抹除操作來選擇性改變記憶體字元線電壓(V_WL)及基準字元線電壓(V_REFWL)的位準(它們由記憶體字元線電壓生成器170及基準字元線電壓生成器160生成並分別被施加於選定記憶體字元線及基準字元線)。具體地說，如下面更詳細所述，可改變記憶體字元線電壓(V_WL)及基準字元線電壓(V_REFWL)的位準，以實現以下目標：(1)在用以確定選定記憶體單元是已編程還是未編程的讀取操作期間，在用以確認選定記憶體單元的編程的寫入操作期間，以及在用以確認選定記憶體單元的去編程的抹除操作期間，記憶體單元的精確單端電流感測；(2)使用容限測試技術在寫入操作期間選定記憶體單元的編程，該容限測試技術補償電荷損失，同時限制重寫；以及(3)在多次可編程記憶體(MTPM)的情況下，在抹除操作期間選定記憶體單元的去編程。
應當注意，記憶體陣列100中的未編程記憶體單元將具有第一閾值電壓並將被預期傳導第一電流量，而記憶體陣列100中的已編程記憶體單元將具有大於該第一閾值電壓的第二閾值電壓並將被預期傳導小於該第一電流量的第二電流量。
因此，例如，在用以確定選定記憶體單元是未編程還是已編 程的讀取操作期間，可將由記憶體字元線電壓生成器170所生成的記憶體字元線電壓(V_WL)設置(例如，通過施加合適的WL_DAC信號)為高於(例如，高50-100mV)已編程記憶體單元的該第二閾值電壓的某預定讀取電壓位準(V_READ)。此外，可將由基準字元線電壓生成器160所生成的基準字元線電壓(V_REFWL)設置(例如，通過施加合適的REFWL_DAC)在第一基準字元線電壓位準(V_REFREAD)，該電壓位準足以確保相應基準單元(也就是，連接至與該選定記憶體單元相同的比較器的基準單元)將傳導基準電流量，該基準點流量在該選定記憶體單元是未編程時預期由正在讀取的該選定記憶體單元所傳導的第一電流量與在該選定記憶體單元是已編程時預期由正在讀取的該選定記憶體單元所傳導的第二電流量的中間。依據由基準單元120及選定記憶體單元110所傳導的電流之間的電流差，電流鏡390將輸出不同的電壓，尤其位於電流鏡節點133的電流鏡電壓(V_MID)以及位於輸出電壓節點310的輸出電壓(V_OUT)。接著，次級比較器電路350將電流鏡電壓(V_MID)與輸出電壓(V_OUT)比較並在數位輸出節點134輸出標示電壓差的數位信號(D-OUT)。
更具體地說，單元過驅動(Vgs-Vt)由在讀取操作期間所使用的V_WL位準(也就是，VREAD)以及由正在讀取的選定記憶體單元110的閾值電壓確定。如上所述，若該記憶體單元是未編程的，則此閾值電壓將較低，若該記憶體單元是已編程的，則此閾值電壓將較高。因此，對於給定的VREAD位準，存在“0”單元電流位準以及“1”單元電流位準。例如，在給定記憶體字元線183上的V_READ及基準字元線上的V_REFREAD的情況下，當電流鏡電壓(V_MID)大於輸出電壓(V_OUT)時(標示由基準單 元120所傳導的電流量小於由選定記憶體單元110所傳導的電流量)，則在數位輸出節點134的數位信號(D_OUT)將變低，標示選定記憶體單元是未編程的(也就是，儲存“0”)。不過，若電流鏡電壓(V_MID)小於輸出電壓(V_OUT)(標示由基準單元120所傳導的電流量大於由選定記憶體單元110所傳導的電流量)，則在數位輸出節點134的數位信號(D_OUT)將變高，標示選定記憶體單元110是已編程的(也就是，儲存“1”)。
在寫入操作期間，通過向第一端子211中(見第2A圖或第2B圖)，尤其向閘極端子的閘極或閘極氧化物中注入電荷來編程記憶體單元110，以增加記憶體單元110中的CTFET的閾值電壓。具體地說，如上所述，未編程記憶體單元將具有第一閾值電壓並被預期傳導第一電流量。在寫入操作期間，將由記憶體字元線電壓生成器170所生成的記憶體字元線電壓(V_WL)設置(例如，通過施加合適的WL_DAC信號)在某預定寫入電壓位準(V_WRITE)，該寫入電壓位準高於讀取電壓位準(V_READ)並足夠高以向第一端子211中尤其向正被編程的選定記憶體單元110的閘極端子的閘極或閘極氧化物中注入電荷。電荷的注入將閾值電壓至少增加至大於該第一閾值電壓的第二閾值電壓，因此，預期該已編程記憶體僅傳導第二電流量，該第二電流量小於當V_WL被設置在V_READ時在讀取操作期間的第一電流量。向第一端子施加較高的寫入電壓，直至比較器130確認選定記憶體單元110已被編程。
應當注意，在寫入操作期間施加於基準字元線184並用以確認選定記憶體單元110已被編程的基準字元線電壓(V_REFWL)可與讀取過程期間所使用的相同。
作為替代，可偏移基準字元線電壓(V_REFWL)，以使獨特的容限測試技術能夠被執行。通過此容限測試技術，不是將選定記憶體單元的閾值電壓增加至足以在讀取操作期間使選定記憶體單元能能夠被讀取為已編程的基線閾值電壓位準，而是使閾值電壓增加超過該基線閾值電壓位準，達到某更高的目標閾值位準。為達到此目的，當確認在此寫入操作期間選定記憶體單元110是否已被編程時，將基準字元線電壓(V_REFWL)設置(例如，通過施加合適的REFWL_DAC)在某預定第二基準字元線電壓位準(V_REFWRITE)，該預定第二基準字元線電壓位準不同於在讀取操作期間所使用的預定第一基準字元線電壓位準(V_REFREAD)(如上所述)。該預定第二基準字元線電壓位準(V_REFWRITE)尤其小於該預定第一基準字元線電壓位準(V_REFREAD)，從而基準單元120(連接至與正被編程的選定記憶體單元110相同的比較器130)在該寫入操作期間所傳導的基準電流量低於原本在讀取操作期間所傳導的電流量。也就是說，可設置預定第二基準字元線電壓位準(V_REFWRITE)，從而相對於與未編程記憶體單元關聯的較高第一電流量，在寫入操作期間的基準電流量更接近與已編程記憶體單元關聯的較低第二電流量。因此，在所需電壓差足以使數位信號(D_OUT)從低切換至高(標示記憶體單元已被適當編程)之前，將需要向記憶體單元110的第一端子211中注入更多電荷。具體地說，在寫入操作期間，可將基準字元線電壓(V_REFWL)的位準從V_REFREAD降低至V_REFWRITE，降低量等於以毫伏為單位的所需容限測試(也就是，降低量等於將被注入記憶體單元的第一端子211中的所需額外電荷)。通過使用此技術確保容限測試精度，因為在寫入操作期間基準字元線電壓位準(V_WL) 的降低量(也就是，V_REFREAD與V_REFWRITE之間的差)與容限電壓量(也就是，被注入閘極端子211的閘極或閘極氧化物中以補償後續電荷損失的額外電荷量)之間存在1：1關係。
如上所述，所揭示的記憶體陣列可為一次可編程記憶體(OPTM)，其中，記憶體單元一經編程，即保持已編程。或者，所揭示的記憶體陣列可經配置以支持記憶體單元的去編程，以使其成為多次可編程記憶體(MTPM)陣列。在此情況下，在抹除操作期間，自第一端子211(見第2A圖或第2B圖)，尤其自閘極端子的閘極或閘極氧化物移除注入電荷以降低記憶體單元110中的CTFET的閾值電壓，從而去編程(也就是，抹除)記憶體單元110。在此情況下，將由記憶體字元線電壓生成器170所生成的記憶體字元線電壓(V_WL)設置(例如，通過施加合適的WL_DAC信號)在某預定抹除電壓位準(V_ERASE)，該預定抹除電壓位準與寫入電壓位準基本相反(也就是，反向場)，以反轉第一端子211中的電荷。向第一端子施加V_ERASE，直至比較器130確認選定記憶體單元110已被去編程。在該抹除操作期間施加於基準字元線184並用以確認選定記憶體單元110已被編程的基準字元線電壓(V_REFWL)可與讀取過程期間所使用的相同。或者，可偏移該基準字元線電壓(V_REFWL)，以支持獨特的容限測試。在此情況下，當在此抹除操作期間確認選定記憶體單元110是否已被去編程時，將該基準字元線電壓(V_REFWL)(例如，通過施加合適的REFWL_DAC)設置在某預定第三基準字元線電壓位準(V_REFERASE)。該預定第三基準字元線電壓位準(V_REFERASE)尤其大於預定第一基準字元線電壓位準(V_REFREAD)，從而基準單元120(連接至與正被編程的選定記憶體單元 110相同的比較器130)在該抹除操作期間所傳導的基準電流量高於原本在讀取操作期間所傳導的電流量。
應當理解，本文中所使用的術語是出於說明所揭示的結構及方法的目的，並非意圖限制。例如，除非上下文中另外明確指出，否則這裡所使用的單數形式“一”、“一個”以及“該”也意圖包括複數形式。另外，本文中所使用的術語“包括”、“包含”表明所述特徵、整體、步驟、操作、元件和/或組件的存在，但不排除存在或添加一個或多個其它特徵、整體、步驟、操作、元件、組件，和/或其群組。而且，本文中所使用的術語例如“右”、“左”、“垂直”、“水平”、“頂部”、“底部”、“上方”、“下方”、“上”、“下”、“平行”、“直向”等意圖說明當它們以附圖中取向並顯示時的相對位置(除非另外指出)，且術語如“接觸”、“直接接觸”、“毗鄰”、“直接相鄰”、“緊鄰”等意圖表示至少一個元件物理接觸另一個元件(沒有其它元件隔開所述元件)。本文中所使用的術語“橫向”說明當元件以附圖中取向並顯示時這些元件的相對位置，尤其表示一個元件位於另一個元件的側邊而不是另一個元件的上方或下方。例如，一個元件橫向鄰近另一個元件將在該另一個元件旁邊，一個元件橫向緊鄰另一個元件將直接在該另一個元件旁邊，以及一個元件橫向圍繞另一個元件將鄰近並環繞該另一個元件的外側壁。所附的申請專利範圍中的所有方式或步驟加功能元素的相應結構、材料、動作及等同意圖包括執行該功能的任意結構、材料或動作結合具體請求保護的其它請求保護的元素。
對本發明的各種實施例所作的說明是出於示例目的，而非意圖詳盡無遺或限於所揭示的實施例。許多修改及變更將對於本領域的普通 技術人員顯而易見，而不背離所述實施例的範圍及精神。例如，本文中所揭示的發明包括單端感測基準並且還提供單端信號容限技術。附圖中所述及所示的實施例配置有記憶體單元，其為電荷捕獲NFET記憶體單元。說明及附圖並非意圖限制。應當理解，作為替代，該記憶體單元可為電荷捕獲PFET記憶體單元。而且，應當理解，作為替代，該電荷捕獲NFET記憶體單元可經不同配置。在任一種情況下(也就是，在電荷捕獲PFET記憶體單元的情況下或在具有不同配置的電荷捕獲NFET記憶體單元的情況下)，預期可應用對所揭示的電路應用NFET-PFET對的實踐。在此類應用中，NFET可被更換為PFET以及反之，並可更換或更改供應位準。例如，說明比較器130的概念很容易通過PFET或NFET電流鏡及差分放大器技術實施。在任何情況下，本文中所使用的術語經選擇以最佳解釋所述實施例的原理、實際應用或在市場已知技術上的技術改進，或者使本領域的普通技術人員能夠理解本文中所揭示的實施例。
因此，上面揭示具有分布式電荷捕獲基準單元以支持電荷捕獲記憶體單元的單端電流感測的記憶體陣列的實施例。此記憶體陣列可為一次可編程記憶體(OPTM)陣列或者可包括視需要的抹除功能，以使它成為多次可編程記憶體(MTPM)陣列。在任何情況下，該記憶體陣列包括記憶體單元、基準單元，以及比較器。該記憶體單元呈行列佈置，各行具有相應基準單元以及相應比較器。在給定列及給定行中的各記憶體單元具有分別與該給定列的共同記憶體字元線、與該給定行的共同記憶體位元線，以及與地連接的端子。給定行的各基準單元具有分別與所有基準單元的共同基準字元線、與該基準單元的基準位元線，以及與地連接的端子。 給定行的各比較器具有電流鏡，該電流鏡具有基準部分以及記憶體部分。該基準部分與基準位元線連接並由此與該給定行的基準單元連接，且該記憶體部分與共同記憶體位元線連接並由此與該給定行中的記憶體單元連接。此外，各基準部分具有電流鏡節點，且該記憶體陣列中的所有比較器的所有電流鏡節點都被電性連接。在用以確定單元的編程狀態的讀取操作期間、在用以確認編程的寫入操作期間，以及視需要地在用以確認抹除的抹除操作期間，各比較器電路比較由基準單元與由選定記憶體單元所傳導的電流。如所述那樣，選擇性改變施加於記憶體字元線以及基準字元線的電壓，以支持記憶體單元的單端電流感測，使用限制重寫的容限測試技術的記憶體單元的編程，以及視需要的記憶體單元的去編程(也就是，抹除)。如上所述，通過電性連接記憶體陣列上的所有比較器的基準部分中的電流鏡節點，所揭示的配置平衡在基準單元及電流鏡的基準部分內的其它裝置上的製程變化，因此減小失配的影響並增加感測精度。
100‧‧‧記憶體陣列、陣列
101‧‧‧列
102‧‧‧行
110‧‧‧記憶體單元
120‧‧‧基準單元
130‧‧‧比較器
131‧‧‧記憶體單元輸入節點
132‧‧‧基準單元輸入節點
134‧‧‧數位輸出節點
140‧‧‧記憶體字元線解碼器
150‧‧‧基準字元線解碼器
160‧‧‧基準字元線電壓生成器
170‧‧‧記憶體字元線電壓生成器
181‧‧‧共同記憶體位元線
182‧‧‧基準位元線
183‧‧‧記憶體字元線
184‧‧‧基準字元線
186‧‧‧電流鏡節點連接器
187‧‧‧基準位元線連接器
188‧‧‧連接器

Claims (19)

  1. 一種記憶體陣列，包括：以列和行布置的記憶體單元，其中，各記憶體單元具有與用於該列之一者的該記憶體單元的共同記憶體字元線連接的第一端子以及與用於該行之一者的該記憶體單元的共同記憶體位元線連接的第二端子；分別用於該記憶體單元的對應行的基準單元，其中，用於該記憶體單元的各對應行的各基準單元具有與用於所有該基準單元的共同基準字元線連接的第一端子以及與用於該記憶體單元的該對應行的基準位元線連接的第二端子；以及分別用於該記憶體單元的對應行的比較器，其中，用於該記憶體單元的各對應行的各比較器包括：電流鏡，該電流鏡包括：基準部分，包括基準單元輸入節點以及電流鏡節點，其中，該基準單元輸入節點通過特定基準位元線與特定基準單元電性連接，且其中，電流鏡節點連接器將所有該比較器的所有電流鏡節點電性連接；以及記憶體部分，包括記憶體單元輸入節點以及輸出電壓節點，其中，該記憶體單元輸入節點與用於特定行的該記憶體單元的特定共同記憶體位元線電性連接；以及次級比較器電路，該次級比較器電路包括：差分放大器，接收來自該電流鏡節點的電流鏡電壓以及來自該輸出電壓節點的輸出電壓作為輸入；以及反相器，與該差分放大器串聯連接並在數位輸出節點輸出數位信 號，其中，該數位信號的值依據該電流鏡電壓與該輸出電壓之間的電壓差而變化，且其中，該電壓差依賴於由與該特定基準位元線連接的該特定基準單元所傳導的電流和由與該特定共同記憶體位元線連接的選定記憶體單元所傳導的電流之間的電流差。
  2. 如申請專利範圍第1項所述的記憶體陣列，其中，該基準部分包括在供應電壓與下拉節點之間串聯電性連接的兩個第一P型場效電晶體以及一第一N型場效電晶體，其中，該基準單元輸入節點位於該兩個第一P型場效電晶體之間的接合處，且該電流鏡節點位於該兩個第一P型場效電晶體的其中之一與該第一N型場效電晶體之間的接合處，其中，該記憶體部分包括在該供應電壓與該下拉節點之間串聯電性連接的兩個第二P型場效電晶體以及一第二N型場效電晶體，其中，該記憶體單元輸入節點位於該兩個第二P型場效電晶體之間的接合處，且該輸出電壓節點位於該兩個第二P型場效電晶體的其中之一與該第二N型場效電晶體之間的接合處，其中，該兩個第一P型場效電晶體及該兩個第二P型場效電晶體的閘極由位於該電流鏡節點的電流鏡電壓控制，以及其中，該第一N型場效電晶體及該第二N型場效電晶體的閘極由偏壓電壓控制，以及其中，額外N型場效電晶體將該下拉節點與地電性連接。
  3. 如申請專利範圍第1項所述的記憶體陣列，其中，該次級比較器電路比較位於該輸出電壓節點的輸出電壓與位於該電流鏡節點的電流 鏡電壓並在數位輸出節點輸出數位信號，其中，該數位信號的值依據該電流鏡電壓與該輸出電壓之間的電壓差而變化，且其中，該電壓差依賴於由與該特定基準位元線連接的該特定基準單元所傳導的電流和由與該特定共同記憶體位元線連接的選定記憶體單元所傳導的電流之間的電流差。
  4. 如申請專利範圍第1項所述的記憶體陣列，進一步包括：記憶體字元線電壓生成器，生成記憶體字元線電壓；記憶體字元線解碼器，分別向記憶體字元線施加該記憶體字元線電壓；基準字元線電壓生成器，生成基準字元線電壓；以及基準字元線解碼器，向該基準字元線施加該基準字元線電壓，其中，依據正在執行的操作，分別通過該記憶體字元線電壓生成器及該基準字元線電壓生成器改變該記憶體字元線電壓及該基準字元線電壓的位準。
  5. 如申請專利範圍第4項所述的記憶體陣列，其中，在用以確定選定記憶體單元是未編程還是已編程的讀取操作期間，該基準字元線電壓生成器將該基準字元線電壓設置在第一位準，該第一位準足以確保各基準單元傳導基準電流量，該基準電流量約在預期由未編程記憶體單元所傳導的第一電流量與小於該第一電流量並預期由已編程記憶體單元所傳導的第二電流量的中間，以及其中，在用以編程該選定記憶體單元的寫入操作期間，該基準字元線電壓生成器將該基準字元線電壓設置在第二位準，該第二位準不同於該第一位準，以促進容限測試。
  6. 如申請專利範圍第1項所述的記憶體陣列，其中，各該記憶 體單元及該基準單元包括單個電荷捕獲場效電晶體。
  7. 如申請專利範圍第1項所述的記憶體陣列，其中，各該記憶體單元及該基準單元包括並聯連接的多個電荷捕獲場效電晶體。
  8. 如申請專利範圍第1項所述的記憶體陣列，其中，將該基準單元與該比較器連接的所有基準位元線都被電性連接。
  9. 一種記憶體陣列，包括：以列和行布置的記憶體單元，其中，各記憶體單元具有與用於該列之一者的該記憶體單元的共同記憶體字元線連接的第一端子，與用於該行之一者的該記憶體單元的共同記憶體位元線連接的第二端子，以及與地連接的第三端子；分別用於該記憶體單元之對應行的基準單元，其中，用於該記憶體單元之各對應行的各基準單元具有與用於所有該基準單元的共同基準字元線連接的第一端子，與用於該記憶體單元之所有該對應行的基準位元線連接的第二端子，以及與地連接的第三端子；分別用於該記憶體單元之對應行的比較器，其中，用於該記憶體單元的各對應行的各比較器包括電流鏡，該電流鏡包括：基準部分，包括基準單元輸入節點以及電流鏡節點，其中，該基準單元輸入節點通過特定基準位元線與特定基準單元電性連接，且其中，電流鏡節點連接器將所有該比較器的所有電流鏡節點電性連接；以及記憶體部分，包括記憶體單元輸入節點以及輸出電壓節點，其中，該記憶體單元輸入節點與用於特定行的該記憶體單元的特定共同記憶體位元線電性連接； 記憶體字元線電壓生成器，生成記憶體字元線電壓；記憶體字元線解碼器，向記憶體字元線施加該記憶體字元線電壓；基準字元線電壓生成器，生成基準字元線電壓；以及基準字元線解碼器，向該基準字元線施加該基準字元線電壓，其中，依據正在執行讀取、寫入還是抹除操作，分別通過該記憶體字元線電壓生成器及該基準字元線電壓生成器改變該記憶體字元線電壓及該基準字元線電壓的位準。
  10. 如申請專利範圍第9項所述的記憶體陣列，其中，該基準部分包括在供應電壓與下拉節點之間串聯電性連接的兩個第一P型場效電晶體以及一第一N型場效電晶體，其中，該基準單元輸入節點位於該兩個第一P型場效電晶體之間的接合處，且該電流鏡節點位於該兩個第一P型場效電晶體的其中之一與該第一N型場效電晶體之間的接合處，其中，該記憶體部分包括在該供應電壓與該下拉節點之間串聯電性連接的兩個第二P型場效電晶體以及一第二N型場效電晶體，其中，該記憶體單元輸入節點位於該兩個第二P型場效電晶體之間的接合處，且該輸出電壓節點位於該兩個第二P型場效電晶體的其中之一與該第二N型場效電晶體之間的接合處，其中，該兩個第一P型場效電晶體及該兩個第二P型場效電晶體的閘極由位於該電流鏡節點的電流鏡電壓控制，以及其中，該第一N型場效電晶體及該第二N型場效電晶體的閘極由偏壓電壓控制，以及 其中，額外N型場效電晶體將該下拉節點與地電性連接。
  11. 如申請專利範圍第9項所述的記憶體陣列，其中，各比較器進一步包括次級比較器電路，該次級比較器電路比較位於該輸出電壓節點的輸出電壓與位於該電流鏡節點的電流鏡電壓並在數位輸出節點輸出數位信號，其中，該數位信號的值依據該電流鏡電壓與該輸出電壓之間的電壓差而變化，且其中，該電壓差依賴於由與該特定基準位元線連接的該特定基準單元所傳導的電流和由與該特定共同記憶體位元線連接的選定記憶體單元所傳導的電流之間的電流差。
  12. 如申請專利範圍第9項所述的記憶體陣列，其中，各比較器進一步包括次級比較器電路，該次級比較器電路包括：差分放大器，接收來自該電流鏡節點的電流鏡電壓以及來自該輸出電壓節點的輸出電壓作為輸入；以及反相器，與該差分放大器串聯連接並在數位輸出節點輸出數位信號，其中，該數位信號的值依據該電流鏡電壓與該輸出電壓之間的電壓差而變化，且其中，該電壓差依賴於由與該特定基準位元線連接的該特定基準單元所傳導的電流和由與該特定共同記憶體位元線連接的選定記憶體單元所傳導的電流之間的電流差。
  13. 如申請專利範圍第9項所述的記憶體陣列，其中，各該記憶體單元及該基準單元包括單個電荷捕獲場效電晶體。
  14. 如申請專利範圍第9項所述的記憶體陣列，其中，各該記憶體單元及該基準單元包括並聯連接的多個電荷捕獲場效電晶體。
  15. 如申請專利範圍第9項所述的記憶體陣列，其中，在用以確 定選定記憶體單元是未編程還是已編程的讀取操作期間，該基準字元線電壓生成器將該基準字元線電壓設置在第一位準，該第一位準足以確保各基準單元傳導基準電流量，該基準電流量約在預期由未編程記憶體單元所傳導的第一電流量與小於該第一電流量並預期由已編程記憶體單元所傳導的第二電流量的中間。
  16. 如申請專利範圍第15項所述的記憶體陣列，其中，在用以編程該選定記憶體單元的寫入操作期間，該基準字元線電壓生成器將該基準字元線電壓設置在第二位準，該第二位準不同於該第一位準，以促進容限測試。
  17. 如申請專利範圍第15項所述的記憶體陣列，其中，在用以編程該選定記憶體單元的寫入操作期間，該基準字元線電壓生成器將該基準字元線電壓設置在第二位準，該第二位準低於該第一位準，從而在該寫入操作期間由各基準單元所傳導的該基準電流量較接近該第二電流量。
  18. 如申請專利範圍第9項所述的記憶體陣列，其中，將該基準單元與該比較器連接的所有基準位元線都被電性連接。
  19. 一種記憶體陣列，包括：以列和行布置的記憶體單元，其中，各該記憶體單元包括至少一個電荷捕獲場效電晶體，且其中，各記憶體單元具有與用於該列之一者的該記憶體單元的共同記憶體字元線連接的第一端子，與用於該行之一者的該記憶體單元的共同記憶體位元線連接的第二端子，以及與地連接的第三端子；分別用於該記憶體單元之對應行的基準單元，其中，該基準單元與該記憶體單元基本相同，且其中，用於該記憶體單元之各對應行的各基準單 元具有與用於所有該基準單元的共同基準字元線連接的第一端子，與用於該記憶體單元之該對應行的基準位元線連接的第二端子，以及與地連接的第三端子；分別用於該記憶體單元之對應行的比較器，用於該記憶體單元之各對應行的各比較器包括電流鏡，該電流鏡包括：基準部分，包括基準單元輸入節點以及電流鏡節點，其中，該基準單元輸入節點通過特定基準位元線與特定基準單元電性連接，且其中，電流鏡節點連接器將所有該比較器的所有電流鏡節點電性連接；以及記憶體部分，包括記憶體單元輸入節點以及輸出電壓節點，其中，該記憶體單元輸入節點與用於特定行的該記憶體單元的特定共同記憶體位元線電性連接；記憶體字元線電壓生成器，生成記憶體字元線電壓；記憶體字元線解碼器，向記憶體字元線施加該記憶體字元線電壓；基準字元線電壓生成器，生成基準字元線電壓；以及基準字元線解碼器，向該基準字元線施加該基準字元線電壓，其中，依據正在執行讀取、寫入還是抹除操作，分別通過該記憶體字元線電壓生成器及該基準字元線電壓生成器改變該記憶體字元線電壓及該基準字元線電壓的位準，其中，在用以確定選定記憶體單元是未編程還是已編程的讀取操作期間，該基準字元線電壓生成器將該基準字元線電壓設置在第一位準，該第一位準足以確保各基準單元傳導基準電流，該基準電流約在預期由未編程記憶體單元所傳導的第一電流量與小於該第一電流量並預期由已編程記憶 體單元所傳導的第二電流量的中間，以及其中，在用以編程該選定記憶體單元的寫入操作期間，該基準字元線電壓生成器將該基準字元線電壓設置在第二位準，該第二位準低於該第一位準，以促進容限測試。
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