以下、図面を参照し、この発明の実施形態について説明する。
<第1実施形態>
図1は、この発明による半導体集積回路の第1実施形態であるフラッシュメモリの構成を示す回路図である。図1において、メモリセルM(0、k)〜M(m,k)(m、kは0を含む整数)は、各々フラッシュメモリセルであり、行列状をなすメモリセルアレイの第k列のメモリセルアレイ100を構成している。参照メモリセルRM(0,0)〜RM(m,0)(mは0を含む整数)は、各々参照フラッシュメモリセルであり、行列状をなす参照メモリセルアレイの第k列のメモリセルアレイ100Rを構成している。本実施形態において、メモリセルM(0,k)〜M(m,k)は、被測定電流源であり、メモリセルRM(0,0)〜RM(m,0)は、参照電流手段である。
第k列を構成するメモリセルM(0,k)〜M(m,k)は、各々NチャネルMOSトランジスタにより構成されており、これらのNチャネルMOSトランジスタは、ソースが電源Vcsに接続され、ドレインが第k列のビット線BL(k)に接続されている。このビット線BL(k)は、寄生容量Cbを有する。
同様に、第k列を構成する参照メモリセルRM(0,0)〜RM(m,0)は、各々NチャネルMOSトランジスタにより構成されており、これらのNチャネルMOSトランジスタは、ソースが電源Vcsに接続され、ドレインが参照ビット線RBLに接続されている。
行列状をなすメモリセルアレイには、複数本のビット線が配線されているが、図1では、第k列のビット線BL(k)のみが示され、他のビット線の図示は省略されている。同様に、行列状をなす参照メモリセルアレイには、複数本の参照ビット線が配線されているが、図1では、第k列の参照ビット線RBLのみが示され、他の参照ビット線の図示は省略されている。
メモリセルM(0,k)〜M(m,k)を構成する各NチャネルMOSトランジスタのゲートには、各々行選択線WL0〜WLmが接続され、参照メモリセルRM(0,0)〜RM(m,0)を構成する各NチャネルMOSトランジスタのゲートには、各々参照行選択線RWL0〜RWLmが接続されている。
ビット線BL(k)には、列選択用のNチャネルMOSランジスタ103および104が直列接続されている。ここで、NチャネルMOSトランジスタ103のゲートには列選択信号CLA(i)(iは0を含む整数)が入力され、NチャネルMOSトランジスタ104のゲートには列選択信号CLB(j)(jは0を含む整数)が入力される。
NチャネルMOSトランジスタ104のドレイン端子は、バイアストランジスタであるNチャネルMOSトランジスタ105およびPチャネルMOSトランジスタ106を介して電流検知ノードNcellに接続されている。また、NチャネルMOSトランジスタ104のドレイン端子は、バイアストランジスタであるNチャネルMOSトランジスタ102およびPチャネルMOSトランジスタ101を直列に介して電源Vccに接続されている。このNチャネルMOSチランジスタ102およびPチャネルMOSトランジスタ101は、急速プリチャージ用の回路であり、プリチャージ期間のみ動作する回路である。ここで、PチャネルMOSトランジスタ101のゲートには反転プリチャージ信号PREBが入力される。また、PチャネルMOSトランジスタ106のゲートにはバイアス信号BIASPが入力され、NチャネルMOSトランジスタ102および105のゲートにはバイアス信号BIASPを反転させたバイアス信号BIASNが入力される。
電流検知用のPチャネルMOSトランジスタ107は、ソースが電源Vccに接続されており、ゲートおよびドレインが電流検知ノードNcellに接続されている。本実施形態では、この電源Vccが高電位電源、上述した電源Vcsが低電位電源であり、両者の電源電圧の間にはVcc>Vcsの関係がある。電流増幅用のPチャネルMOSトランジスタ108は、ソースが電源Vccに接続され、ゲートがPチャネルMOSトランジスタ107のゲートに接続され、ドレインがセンス回路109の入力端子CELLに接続されている。この入力端子CELLは、寄生容量Ccellを有する。PチャネルMOSトランジスタ107および108は、電流検知ノードNcellからビット線BL(k)に流れる電流に対応した電流をセンス回路109の入力端子CELLに供給する第1のカレントミラーを構成している。
参照ビット線RBLには、NチャネルMOSランジスタ103Rおよび104Rが直列接続されている。ここで、NチャネルMOSトランジスタ103Rのゲートには列選択信号CLARが入力され、NチャネルMOSトランジスタ104Rのゲートには列選択信号CLBRが入力される。
NチャネルMOSトランジスタ104Rのドレイン端子は、バイアストランジスタであるNチャネルMOSトランジスタ105RおよびPチャネルMOSトランジスタ106Rを介して参照電流検知ノードNrefに接続されている。また、NチャネルMOSトランジスタ104Rのドレイン端子は、バイアストランジスタであるNチャネルMOSトランジスタ102RおよびPチャネルMOSトランジスタ101Rを直列に介して電源Vccに接続されている。このNチャネルMOSトランジスタ102RおよびPチャネルMOSトランジスタ101Rは、急速プリチャージ用の回路であり、プリチャージ期間のみ動作する回路である。ここで、PチャネルMOSトランジスタ101Rのゲートには反転プリチャージ信号PREBが入力される。また、PチャネルMOSトランジスタ106Rのゲートにはバイアス信号BIASPが入力され、NチャネルMOSトランジスタ102Rおよび105Rのゲートにはバイアス信号BIASPを反転させたバイアス信号BIASNが入力される。
参照電流検知用のPチャネルMOSトランジスタ107Rは、ソースが電源Vccに接続されており、ゲートおよびドレインが参照電流検知ノードNrefに接続されている。参照電流増幅用のPチャネルMOSトランジスタ108Rは、ソースが電源Vccに接続され、ゲートがPチャネルMOSトランジスタ107Rのゲートに接続され、ドレインがセンス回路109の参照入力端子REFに接続されている。この参照入力端子REFは、寄生容量Crefを有する。PチャネルMOSトランジスタ107Rおよび108Rは、参照電流検知ノードNrefから参照ビット線RBLに流れる電流に対応した電流をセンス回路109の参照入力端子REFに供給する第2のカレントミラーを構成している。
この例では、読み出し動作を安定かつ高速に行うために、メモリセルアレイ100側のトランジスタサイズと参照メモリセルアレイ100R側のトランジスタサイズを同等とし、ビット線BL(k)の寄生容量Cbと参照ビット線RBLの寄生容量Crを同等とし、さらに入力端子CELLの寄生容量Ccellと参照入力端子REFの寄生容量Crefを同等にしている。
後述する電流増幅を適切に行うためには、PチャネルMOSトランジスタ107、108、107Rおよび108Rのトランジスタサイズを調整する必要がある。そこで、この例では、PチャネルMOSトランジスタ107、108、107Rおよび108Rのゲート長Lを全て同一寸法とする。また、この例において、PチャネルMOSトランジスタ107、108、107Rおよび108Rのゲート幅W(107)、W(107R)、W(108)およびW(108R)は、次の条件を満たしている。
W(107):W(107R):W(108):W(108R)=1:1:2:1
……(1)
分かりやすくするために、トランジスタサイズをmと定義すると、PチャネルMOSトランジスタ107のトランジスタサイズはm=1、PチャネルMOSトランジスタ107Rのトランジスタサイズはm=1、PチャネルMOSトランジスタ108のトランジスタサイズはm=2、PチャネルMOSトランジスタ108Rのトランジスタサイズはm=1となっている。
図2は、本実施形態におけるセンス回路109の構成を示す回路図である。センス回路109では、PチャネルMOSトランジスタ31とNチャネルMOSトランジスタ32がインバータを構成しており、また、PチャネルMOSトランジスタ31RとNチャネルMOSトランジスタ32Rがインバータを構成している。ここで、PチャネルMOSトランジスタ31および31Rのソースは、PチャネルMOSトランジスタ30のドレインに接続され、PチャネルMOSトランジスタ30のソースは電源Vccに接続されている。そして、PチャネルMOSトランジスタ30のゲートには反転センス信号SEN2Bが入力される。また、NチャネルMOSトランジスタ32および32Rのソースは基準電源Vssに接続されている。PチャネルMOSトランジスタ31およびNチャネルMOSトランジスタ32からなるインバータの出力端子、すなわち、両トランジスタのドレイン同士の接続点は、センス回路109の入力端子CELLとなっている。この入力端子CELLは、PチャネルMOSトランジスタ31RおよびNチャネルMOSトランジスタ32Rからなるインバータの入力端子、すなわち、両トランジスタの共通ゲートに接続されている。PチャネルMOSトランジスタ31RおよびNチャネルMOSトランジスタ32Rからなるインバータの出力端子は、センス回路109の参照入力端子REFとなっている。この参照入力端子REFは、PチャネルMOSトランジスタ31およびNチャネルMOSトランジスタ32からなるインバータの入力端子に接続されている。
NチャネルMOSトランジスタ33は、入力端子CELLと基準電源Vssとの間に設けられている。また、NチャネルMOSトランジスタ33Rは、参照入力端子REFと基準電源Vssとの間に設けられている。これらのNチャネルMOSトランジスタ33および33Rのゲートにはセンス信号SEN1が入力される。
入力端子CELLと出力端子OUTの間には、PチャネルMOSトランジスタ34およびNチャネルMOSトランジスタ35により構成されるCMOSスイッチが挿入されている。また、参照入力端子REFと反転出力端子OUTBの間には、PチャネルMOSトランジスタ34RおよびNチャネルMOSトランジスタ35Rにより構成されるCMOSスイッチが挿入されている。ここで、NチャネルMOSトランジスタ35および35Rのゲートには転送信号TRNが入力され、PチャネルMOSトランジスタ34および34Rのゲートには転送信号TRNを反転した反転転送信号TRNBが入力される。
図3は本実施形態における読み出し動作を示す波形図である。以下、この図を参照し、フラッシュメモリセルM(0,k)の読み出し動作を例に、本実施形態の動作を説明する。
反転プリチャージ信号PREBがLowレベルとなると、センス信号SEN1がHighレベルになる。これによりバイアス信号BIASNが0.6V+Vthn(NチャネルMOSトランジスタの閾値)に向けて上昇し始め、バイアス信号BIASPがVcc−2Vthp(PチャネルMOSトランジスタの閾値)+αに向けて低下し始め、図示しないアドレス信号により選択された列選択信号CLA(i)、CLB(j)がアクティブレベルに立ち上がる。この列選択信号CLA(i)、CLB(j)の立ち上がり時、反転センス信号SEN2BがHighレベル、行選択線WL0に対する行選択信号はまだLowレベルのままである。この時、バイアス信号BIASNが電源Vccと電源Vcsの中間の電圧、具体的には0.6V+Vthnであるので、ビット線BL(k)は、バイアストランジスタ102および105を介して0.6Vに充電される。また、電流検知ノードNcellは、Vcc−Vthpに充電される。また、入力端子CELLは基準電源Vssに固定される。
参照メモリセルアレイ100Rにより構成される参照回路においても同様な動作が行われる。さらに詳述すると、選択信号CLAR、CLBRの立ち上がり時、反転センス信号SEN2BがHighレベル、行選択線RWL0に対する行選択信号はまだLowレベルのままである。この時、バイアス信号BIASNが0.6V+Vthnであるので、参照ビット線RBLは、バイアストランジスタ102Rおよび105Rを介して0.6Vに充電される。また、参照電流検知ノードNrefは、Vcc−Vthpに充電される。また、参照入力端子REFは基準電圧Vssに固定される。
反転プリチャージ信号PREBがLowレベルとなってから時間t(pre)でプリチャージが終了すると、反転プリチャージ信号PREBがHighとなり、センス信号SEN1がLowとなる。同時に(あるいは少し早いタイミングで)、図示しないアドレス信号により選択された行選択線WL0に対する行選択信号がHighレベルになる。この時、選択されたメモリセルM(0,k)にデータ“1”が記憶されていると、当該メモリセルM(0,k)がオンとなってセル電流(約10μA)が流れる。これに対し、選択されたメモリセルM(0,k)にデータ“0”が記憶されていると、当該メモリセルM(0,k)はオフとなり、セル電流が流れない。一方、参照メモリセルRM(0,k)〜RM(m,k)は、データ“1”が記憶された状態となっており、選択されるとセル電流(約10μA)が流れる。
選択されたメモリセルM(0,k)にデータ“1”が記憶されており、セル電流10μAが流れると、電源Vccからメモリセルのソース電圧Vcs(読み出し時はVssレベル)までの経路、すなわち、PチャネルMOSトランジスタ107、PチャネルMOSトランジスタ106、NチャネルMOSトランジスタ105、NチャネルMOSトランジスタ104、NチャネルMOSトランジスタ103およびメモリセルM(0,k)に、セル電流10μAが流れる。
一方、参照回路でも、同様に、PチャネルMOSトランジスタ107R、PチャネルMOSトランジスタ106R、NチャネルMOSトランジスタ105R、NチャネルMOSトランジスタ104R、NチャネルMOSトランジスタ103Rおよび参照メモリセルRM(0,k)に、セル電流10μAが流れる。
この時、ビット線BL(k)および参照ビット線RBLは、多少電位低下を起こすが、バイアス信号BIASNが0.6V+Vthnであるので、ほぼ0.6Vにクランプされる。また、電流検知ノードNcellおよび参照電流検知ノードNrefも、多少の電位低下はするが、ほぼVcc−Vthp−β程度にクランクされる(β<α)。
PチャネルMOSトランジスタ107および108からなる第1のカレントミラーでは、PチャネルMOSトランジスタ107のサイズがm=1、PチャネルMOSトランジスタ108のサイズがm=2であるので、PチャネルMOSトランジスタ107にセル電流10μAが流れると、PチャネルMOSトランジスタ108にはその2倍の20μAの電流が流れる。
一方、PチャネルMOSトランジスタ107Rおよび108Rからなる第2のカレントミラーでは、PチャネルMOSトランジスタ107Rのサイズがm=1、PチャネルMOSトランジスタ108Rのサイズがm=1であるので、PチャネルMOSトランジスタ107Rにセル電流10μAが流れると、PチャネルMOSトランジスタ108Rにも同じ10μAの電流が流れる。
この状態では、図2において、反転センス信号SEN2Bは、まだHighレベルであるので、PチャネルMOSトランジスタ30はオフであり、入力端子CELLおよび参照入力端子REFはハイインピーダンス状態である。このため、入力端子CELLの寄生容量Ccellに、PチャネルMOSトランジスタから20μAの電流が流れ込み、入力端子CELLの電位が上昇する。一方、参照入力端子REFの寄生容量Crefにも、PチャネルMOSトランジスタ108Rから10μAの電流が流れ込み、参照入力端子REFの電位が上昇する。ここで、入力端子CELLの寄生容量Ccellと参照入力端子REFの寄生容量Crefはほぼ同一である。このため、入力端子CELLの電位の方が、参照入力端子REFの電位よりも早く上昇する。
この後、時間t(sense)が経過し、反転センス信号SEN2BがLowレベルとなると、PチャネルMOSトランジスタ30がオンして、PチャネルMOSトランジスタ31およびNチャネルMOSトランジスタ32からなるインバータと、PチャネルMOSトランジスタ31RおよびNチャネルMOSトランジスタ32Rからなるインバータが動作を開始する。そして、これらのインバータからなるフリップフロップ(Flip−Flop)が、入力端子CELLと参照入力端子REFの微小な電位差を増幅してラッチする。すなわち、入力端子CELLはHighレベルに、参照入力端子REFはLowレベルになる。この後、転送信号TRNがHighレベル、反転転送信号TRNBがLowレベルとなり、出力端子OUTに読み出し信号“1”が、反転出力端子OUTBに読み出し信号“0”が読み出される。
以上が、選択されたメモリセルM(0,k)にデータ“1”が記憶されていた場合の動作である。
行選択線WL0に対する行選択信号がHighレベルになった時、選択されたメモリセルM(0,k)にデータ“0”が記憶されている場合には、次の動作が行われる。
この場合、PチャネルMOSトランジスタ107、PチャネルMOSトランジスタ106、NチャネルMOSトランジスタ105、NチャネルMOSトランジスタ104、NチャネルMOSトランジスタ103およびメモリセルM(0,k)に、セル電流は流れない。
一方、参照回路では、PチャネルMOSトランジスタ107R、PチャネルMOSトランジスタ106R、NチャネルMOSトランジスタ105R、NチャネルMOSトランジスタ104R、NチャネルMOSトランジスタ103Rおよび参照メモリセルRM(0,k)に、セル電流10μAが流れる。
PチャネルMOSトランジスタ107および108からなる第1のカレントミラーでは、PチャネルMOSトランジスタ107にセル電流が流れないので、PチャネルMOSトランジスタ108にも電流は流れない。
一方、PチャネルMOSトランジスタ107Rおよび108Rからなる第2のカレントミラーでは、PチャネルMOSトランジスタ107Rにセル電流10μAが流れると、PチャネルMOSトランジスタ108Rにも同じ10μAの電流が流れる。
この場合、入力端子CELLの寄生容量Ccellに対する電流の供給はないので、入力端子CELLの電位は上昇しない。一方、参照入力端子REFの寄生容量Crefには、PチャネルMOSトランジスタ108Rから10μAの電流が流れ込むので、参照入力端子REFの電位が上昇する。
そして、反転センス信号SEN2BがLowレベルとなると、PチャネルMOSトランジスタ30がオンして、PチャネルMOSトランジスタ31およびNチャネルMOSトランジスタ32からなるインバータと、PチャネルMOSトランジスタ31RおよびNチャネルMOSトランジスタ32Rからなるインバータが動作を開始する。そして、これらのインバータからなるフリップフロップ(Flip−Flop)が、入力端子CELLと参照入力端子REFの微小な電位差を増幅してラッチする。すなわち、入力端子CELLはLowレベルに、参照入力端子REFはHighレベルになる。この後、転送信号TRNがHighレベル、反転転送信号TRNBがLowレベルとなり、出力端子OUTに読み出し信号“0”が、反転出力端子OUTBに読み出し信号“1”が読み出される。
以上が本実施形態の読み出し動作である。
本実施形態によれば、メモリセルの読み出し時に、第1のカレントミラーがビット線に流れる電流に対応した電流をセンス回路109の入力端子CELLに供給し、第2のカレントミラーが参照ビット線に流れる電流に対応した電流をセンス回路109の参照入力端子REFに供給し、センス回路109が両電流の電流差を増幅してラッチする。従って、ビット線の放電時間や電位振幅によらず、高速にメモリセルからの読み出しを行うことができる。
なお、本実施形態において、バイアストランジスタ102、105、102Rおよび105Rは、NチャネルMOSトランジスタであるメモリセルが、読み出し時に流れる電流によりホットエレクトロンが注入されて誤書き込みが起きないようにドレイン電圧を0.6Vにクランプするためのものである。ホットエレクトロンの影響を受けないメモリセルであれば、バイアストランジスタ102、105、102Rおよび105Rは、省略可能である。
また、バイアストランジスタ106および106Rは、電流検知ノードNcellおよび参照電流検知ノードNrefをVcc−Vthp近辺に安定させるためのものであり、省略は可能である。
また、転送トランジスタ44、45、44Rおよび45Rは、入力端子Ncellおよび参照入力端子Nrefの寄生容量を削減し、入力端子Ncellおよび参照入力端子Nrefの寄生容量を同等にし、出力端子OUTあるいは反転出力端子OUTBの大きな寄生容量C1あるいはC2と切り離すために設けられたものであり、省略し、単純なバッファ回路あるいはラッチ回路を設けても良い。
<第2実施形態>
図4は、この発明による半導体集積回路の第2実施形態であるフラッシュメモリのセンス回路の構成を示す回路図である。
このセンス回路では、PチャネルMOSトランジスタ41とNチャネルMOSトランジスタ42がインバータを構成しており、また、PチャネルMOSトランジスタ41RとNチャネルMOSトランジスタ42Rがインバータを構成している。ここで、PチャネルMOSトランジスタ41および41Rのソースは、PチャネルMOSトランジスタ40および40Rの各ドレインに接続され、PチャネルMOSトランジスタ40および40Rの各ソースは電源Vccに接続されている。本実施形態では、PチャネルMOSトランジスタ41のソースとPチャネルMOSトランジスタ40のドレインの接続点が入力端子CELLとなっており、PチャネルMOSトランジスタ41RのソースとPチャネルMOSトランジスタ40Rのドレインの接続点が参照入力端子REFとなっている。そして、PチャネルMOSトランジスタ40および40Rのゲートには反転センス信号SEN2Bが入力される。上記第1実施形態と同様、NチャネルMOSトランジスタ42および42Rのソースは基準電源Vssに接続されている。PチャネルMOSトランジスタ41およびNチャネルMOSトランジスタ42からなるインバータの出力端子は、PチャネルMOSトランジスタ41RおよびNチャネルMOSトランジスタ42Rからなるインバータの入力端子に接続されている。PチャネルMOSトランジスタ41RおよびNチャネルMOSトランジスタ42Rからなるインバータの出力端子は、PチャネルMOSトランジスタ41およびNチャネルMOSトランジスタ42からなるインバータの入力端子に接続されている。
NチャネルMOSトランジスタ43は、PチャネルMOSトランジスタ41およびNチャネルMOSトランジスタ42からなるインバータの出力端子と基準電源Vssとの間に設けられている。また、NチャネルMOSトランジスタ43Rは、PチャネルMOSトランジスタ41RおよびNチャネルMOSトランジスタ42Rからなるインバータの出力端子と基準電源Vssとの間に設けられている。これらのNチャネルMOSトランジスタ43および43Rのゲートにはセンス信号SEN1が入力される。
PチャネルMOSトランジスタ41およびNチャネルMOSトランジスタ42からなるインバータの出力端子と出力端子OUTの間には、PチャネルMOSトランジスタ44およびNチャネルMOSトランジスタ45により構成されるCMOSスイッチが挿入されている。また、PチャネルMOSトランジスタ41RおよびNチャネルMOSトランジスタ42Rからなるインバータの出力端子と反転出力端子OUTBの間には、PチャネルMOSトランジスタ44RおよびNチャネルMOSトランジスタ45Rにより構成されるCMOSスイッチが挿入されている。ここで、NチャネルMOSトランジスタ45および45Rのゲートには転送信号TRNが入力され、PチャネルMOSトランジスタ44および44Rのゲートには転送信号TRNを反転した反転転送信号TRNBが入力される。
以上が本実施形態におけるセンス回路の構成である。このセンス回路の第1実施形態におけるセンス回路109(図2参照)との相違点は、入力端子CELLおよび参照入力端子REFを、PチャネルMOSトランジスタ41、41R、NチャネルMOSトランジスタ42、42Rにより構成されるフリップフロップにおいて、PチャネルMOSトランジスタ41および41Rのソースに、それぞれ接続したことである。その他の構成は、上記第1実施形態(図2参照)と同様である。
本実施形態によるセンス回路は、入力端CELLと参照入力端子REF間の微小な電位差を、フリップフロップのPチャネルMOSトランジスタ41および41Rの各ソースが受け取り、フリップフロップが当該電位差を増幅してラッチする。この動作における各部の波形は、上記第1実施形態(図3参照)と同様である。
<第3実施形態>
図5はこの発明による半導体集積回路の第3実施形態であるフラッシュメモリの構成を示す回路図である。
図5において、メモリセルM(0、k)〜M(m,k)(m、kは0を含む整数)は、各々フラッシュメモリセルであり、行列状をなすメモリセルアレイの第k列のメモリセルアレイ200を構成している。参照メモリセルRM(0,0)〜RM(m,0)(mは0を含む整数)は、各々フラッシュメモリセルであり、行列状をなす参照メモリセルアレイの第k列の参照メモリセルアレイ200Rを構成している。
上記第1実施形態において、フラッシュメモリセルおよび参照メモリセルは、NチャネルMOSトランジスタにより構成されていた。これに対し、本実施形態においてメモリセルおよび参照メモリセルは、PチャネルMOSトランジスタにより構成されている。PチャネルMOSトランジスタによるメモリセルとしては、特許文献2に開示されているように、1トランジスタ/セル型のメモリセルと、2トランジスタ/セル型のメモリセルが存在するが、本実施形態では、制御が容易な2トランジスタ/セル型のメモリセルを採用している。
本実施形態においてメモリセルM(0、k)〜M(m,k)の各々は、記憶素子となるフローティングゲート型のPチャネルMOSトランジスタと選択スイッチとなるPチャネルMOSトランジスタとが直列接続されてなるものである。参照メモリセルRM(0,0)〜RM(m,0)も同様である。そして、メモリセルM(0、k)〜M(m,k)においてフローティングゲート型のPチャネルMOSトランジスタのソースは電源Vcsに接続され、選択スイッチとなるPチャネルMOSトランジスタのドレインはビット線BL(k)に接続されている。このビット線BL(k)は寄生容量Cbを有する。また、メモリセルM(0、k)〜M(m,k)において、記憶素子となるフローティングゲート型のPチャネルMOSトランジスタのゲートはワード線WL0〜WLmに接続され、選択スイッチとなるPチャネルMOSトランジスタのゲートは行選択線SL0〜SLmに接続されている。また、参照メモリセルRM(0、0)〜RM(m,0)において、フローティングゲート型のPチャネルMOSトランジスタのソースは電源Vcsに接続され、選択スイッチとなるPチャネルMOSトランジスタのドレインは参照ビット線RBLに接続されている。この参照ビット線RBLは寄生容量Crを有する。また、参照メモリセルRM(0、0)〜M(m,0)において、記憶素子となるフローティングゲート型のPチャネルMOSトランジスタのゲートは参照ワード線RWL0〜RWLmに接続され、選択スイッチとなるPチャネルMOSトランジスタのゲートは参照行選択線RSL0〜RSLmに接続されている。
ビット線BL(k)には、列選択用のNチャネルMOSランジスタ203および204が直列接続されている。ここで、NチャネルMOSトランジスタ203のゲートには列選択信号CLA(i)(iは0を含む整数)が入力され、NチャネルMOSトランジスタ204のゲートには列選択信号CLB(j)(jは0を含む整数)が入力される。
NチャネルMOSトランジスタ204のソースには、バイアストランジスタであるNチャネルMOSトランジスタ206のドレインが接続され、このNチャネルMOSトランジスタ206のソースは、電流検知ノードNcellに接続されている。ここで、NチャネルMOSトランジスタ206のゲートにはバイアス信号BIASが入力される。
また、NチャネルMOSトランジスタ204のソースには、バイアストランジスタであるPチャネルMOSトランジスタ202のドレインが接続され、PチャネルMOSトランジスタ202のソースは、電源Vcsに接続されている。ここで、PチャネルMOSトランジスタ202のゲートには反転プリチャージ信号PRE1Bが入力される。
電流検知用のNチャネルMOSトランジスタ207は、ソースが電源Vssに接続され、ゲートおよびドレインが電流検知ノードNcellに接続されている。電流増幅用のNチャネルMOSトランジスタ208は、ソースが電源Vssに接続され、ゲートが電流検知用のNチャネルMOSトランジスタ207のゲートおよびドレインに接続され、ドレインがセンス回路209の入力端子CELLに接続されている。この入力端子CELLは、寄生容量Ccellを有する。ここで、電流検知用のNチャネルMOSトランジスタ207および電流増幅用のNチャネルMOSトランジスタ208は、電流検知ノードNcellからビット線BL(k)に流れる電流に対応した電流をセンス回路209の入力端子CELLに供給する第1のカレントミラーを構成している。
同様に、参照ビット線RBLには、選択用のNチャネルMOSランジスタ203Rおよび204Rが直列接続されている。ここで、NチャネルMOSトランジスタ203Rのゲートには選択信号RCLAが入力され、NチャネルMOSトランジスタ204Rのゲートには選択信号RCLBが入力される。
NチャネルMOSトランジスタ204Rのソースには、バイアストランジスタであるNチャネルMOSトランジスタ206Rのドレインが接続され、このNチャネルMOSトランジスタ206Rのソースは、参照電流検知ノードNrefに接続されている。ここで、NチャネルMOSトランジスタ206Rのゲートにはバイアス信号BIASが入力される。
また、NチャネルMOSトランジスタ204Rのソースには、バイアストランジスタであるPチャネルMOSトランジスタ202Rのドレインが接続され、PチャネルMOSトランジスタ202Rのソースは、電源Vcsに接続されている。ここで、PチャネルMOSトランジスタ202Rのゲートには反転プリチャージ信号PRE1Bが入力される。
参照電流検知用のNチャネルMOSトランジスタ207Rは、ソースが電源Vssに接続され、ゲートおよびドレインが参照電流検知ノードNrefに接続されている。参照電流増幅用のNチャネルMOSトランジスタ208Rは、ソースが電源Vssに接続され、ゲートが参照電流検知用のNチャネルMOSトランジスタ207Rのゲートおよびドレインに接続され、ドレインがセンス回路209の参照入力端子REFに接続されている。この参照入力端子REFは、寄生容量Crefを有する。ここで、参照電流検知用のNチャネルMOSトランジスタ207Rおよび参照電流増幅用のNチャネルMOSトランジスタ208Rは、参照電流検知ノードNrefから参照ビット線RBLに流れる電流に対応した電流をセンス回路209の参照入力端子REFに供給する第2のカレントミラーを構成している。
この例では、読み出し動作を安定かつ高速に行うために、メモリセルアレイ200側のトランジスタのサイズと参照メモリセルアレイ200R側のトランジスタのサイズを同等とし、ビット線BL(k)の寄生容量Cbと参照ビット線RBLの寄生容量Crを同等とし、さらに入力端子CELLの寄生容量Ccellと参照入力端子REFの寄生容量Crefを同等にしている。
電流増幅を適切に行うためには、NチャネルMOSトランジスタ207、208、207Rおよび208Rのサイズを調整する必要がある。そこで、この例では、NチャネルMOSトランジスタ207、208、207Rおよび208Rのゲート長Lを全て同一寸法とする。また、この例において、NチャネルMOSトランジスタ207、208、207Rおよび208Rのゲート幅W(207)、W(207R)、W(208)およびW(208R)は、次の条件を満たしている。
W(207):W(207R):W(208):W(208R)=1:1:2:1
……(2)
分かりやすくするために、基準のトランジスタサイズをmと定義すると、NチャネルMOSトランジスタ207のトランジスタサイズはm=1、NチャネルMOSトランジスタ207Rのトランジスタサイズはm=1、NチャネルMOSトランジスタ208のトランジスタサイズはm=2、NチャネルMOSトランジスタ208Rのトランジスタサイズはm=1となっている。
図6は、本実施形態における電流センス型センス回路209の構成を示す回路図である。センス回路209では、PチャネルMOSトランジスタ52とNチャネルMOSトランジスタ53がインバータを構成しており、また、PチャネルMOSトランジスタ52RとNチャネルMOSトランジスタ53Rがインバータを構成している。PチャネルMOSトランジスタ52および52Rのソースは、電源Vccに接続されている。また、NチャネルMOSトランジスタ53および53Rのソースは、NチャネルMOSトランジスタ54および54Rのドレインに接続され、NチャネルMOSトランジスタ54および54Rのソースは基準電源Vssに接続されている。このNチャネルMOSトランジスタ54および54Rのゲートにはセンス信号SEN1が入力される。
PチャネルMOSトランジスタ52およびNチャネルMOSトランジスタ53からなるインバータの出力端子、すなわち、両トランジスタのドレイン同士の接続点は、センス回路209の入力端子CELLとなっている。この入力端子CELLは、PチャネルMOSトランジスタ52RおよびNチャネルMOSトランジスタ53Rからなるインバータの入力端子、すなわち、両トランジスタの共通ゲートに接続されている。PチャネルMOSトランジスタ52RおよびNチャネルMOSトランジスタ53Rからなるインバータの出力端子は、センス回路209の参照入力端子REFなっている。この参照入力端子REFは、PチャネルMOSトランジスタ52およびNチャネルMOSトランジスタ53からなるインバータの入力端子に接続されている。
PチャネルMOSトランジスタ50は、入力端子CELLと電源Vccとの間に設けられている。また、PチャネルMOSトランジスタ50Rは、参照入力端子REFと電源Vccとの間に設けられている。また、PチャネルMOSトランジスタ51は、入力端子CELLと参照入力端子REFとの間に設けられている。これらのPチャネルMOSトランジスタ50、50Rおよび51のゲートには反転プリチャージ信号PRE2Bが入力される。
入力端子CELLと出力端子OUTの間には、PチャネルMOSトランジスタ55およびNチャネルMOSトランジスタ56により構成されるCMOSスイッチが挿入され、参照入力端子REFと反転出力端子OUTBの間には、PチャネルMOSトランジスタ55RおよびNチャネルMOSトランジスタ56Rにより構成されるCMOSスイッチが挿入される。NチャネルMOSトランジスタ56および56Rのゲートには転送信号TRNが入力され、PチャネルMOSトランジスタ55および55Rのゲートには転送信号TRNを反転した反転転送信号TRNBが入力される。
図7は本実施形態における読み出し動作を示す波形図である。以下、フラッシュメモリM(0,k)の読み出し動作を例に本実施形態の動作を説明する。
反転プリチャージ信号PRE1BおよびPRE2BがLowレベルになると、ビット線BL(k)、参照ビット線RBLがVcs-Vth(VthはNチャネルMOSトランジスタ203、204の閾値電圧)にプリチャージされ、また、入力端子CELLおよび参照入力端子REFがVccに充電される。この時、センス信号SEN1はLowレベルのままであり、NチャネルMOSトランジスタ54および54Rはオフとなっている。
また、反転プリチャージ信号PRE1BおよびPRE2BがLowレベルになると同時に、バイアス信号BIASが2Vthn(NチャネルMOSトランジスタの閾値)+αに充電され、図示しないアドレス信号により選択された列選択信号CLA(i)、CLB(j)がアクティブレベルに立ち上がる。この時、ワード線WL0、行選択線SL0はVcs(1.2V)である。
ここで、バイアストランジスタ206および206Rのゲート電圧が2Vthn+αであるので、電流検知ノードNcellおよび参照電流検知ノードNrefは、Vthn+αに充電される。また、入力端子CELLは、上述したように電源電圧Vccに充電されている
反転プリチャージ信号PRE1BおよびPRE2BがLowレベルになってから時間t(pre)が経過し、プリチャージが終了すると、反転プリチャージ信号PRE1BがHighレベルとなる。これと同時に(あるいは少し早いタイミングで)、図示しないアドレス信号により選択された行選択線SL0がLowになる。
ここで、選択されたメモリセルM(0,k)にデータ“1”が記憶されている場合、メモリセルはオンとなりセル電流(約10μA)が流れる。これに対し、選択されたメモリセルM(0,k)にデータ“0”が記憶されている場合、メモリセルM(0,k)はオフとなり、セル電流が流れない。また、参照メモリセルRM(0,0)〜RM(m,0)にはデータ“1”が記憶されている。このため、参照メモリセルRM(0,0)が選択されると、セル電流(約10μA)が流れる。
選択されたメモリセルM(0,k)にデータ“1”が記憶されており、セル電流10μAが流れると、メモリセルのソースである電源VcsからメモリセルM(0,k)、NチャネルMOSトランジスタ203、NチャネルMOSトランジスタ204、NチャネルMOSトランジスタ206、NチャネルMOSトランジスタ207を経由して基準電源Vssに、10μAの電流が流れる。
一方、参照回路側でも、同様に、電源Vcsから参照メモリセルRM(0,0)、NチャネルMOSトランジスタ203R、NチャネルMOSトランジスタ204R、NチャネルMOSトランジスタ206R、NチャネルMOSトランジスタ207Rを経由して基準電源Vssに、10μAの電流が流れる。
ここで、ビット線BL(k)および参照ビット線RBLは、電源電圧Vccより多少低い電位で安定し、また、電流検知ノードNcellおよび参照電流検知ノードNrefも、多少の電位低下はするが、ほぼVthn+β程度にクランプされる(β<α)。
NチャネルMOSトランジスタ207および208からなる第1のカレントミラーでは、NチャネルMOSトランジスタ207のサイズがm=1、NチャネルMOSトランジスタ108のサイズがm=2であるので、NチャネルMOSトランジスタ207にセル電流10μAが流れると、NチャネルMOSトランジスタ208にはその2倍の20μAの電流が流れる。
一方、NチャネルMOSトランジスタ207Rおよび208Rからなる第2のカレントミラーでは、NチャネルMOSトランジスタ207Rのサイズがm=1、NチャネルMOSトランジスタ208Rのサイズがm=1であるので、NチャネルMOSトランジスタ207Rにセル電流10μAが流れると、NチャネルMOSトランジスタ208Rにも同じ10μAの電流が流れる。
この状態で、微小な時間Δt後に、反転プリチャージ信号PRE2BをHighレベルにすると、入力端子CELLからNチャネルMOSトランジスタ208を介して基準電源Vssに20μAの電流が流れ込み、入力端子CELLの電位が低下する。一方、参照入力端子REFからNチャネルMOSトランジスタ208Rを介して基準電源Vssに10μAの電流が流れ込み、参照入力端子REFの電位が低下する。ここで、入力端子CELLの寄生容量Ccellと参照入力端子REFの寄生容量Crefはほぼ同一であるため、入力端子CELLの電位の方が、参照入力端子REFの電位よりも早く低下する。
この後、時間t(sense)の後に、センス信号SEN1がHighレベルとなると、NチャネルMOSトランジスタ54および54Rがオンして、PチャネルMOSトランジスタ52およびNチャネルMOSトランジスタ53からなるインバータと、PチャネルMOSトランジスタ52RおよびNチャネルMOSトランジスタ53Rからなるインバータが動作を開始する。そして、これらのインバータからなるフリップフロップが入力端子CELLと参照入力端子REFの微小な電位差を増幅してラッチする。すなわち、入力端子CELLはLowレベルに、参照入力端子REFはHighレベルになる。この後、転送信号TRNがHighレベル、反転転送信号TRNBがLowレベルとなると、読み出し信号“1”が出力端子OUTに読み出し信号“0”が反転出力端子OUTBに“0”が読み出される。
以上が、選択されたメモリセルM(0,k)にデータ“1”が記憶されていた場合の動作である。
選択されたメモリセルM(0,k)にデータ“0”が記憶されている場合には、次の動作が行われる。この場合、NチャネルMOSトランジスタ207、NチャネルMOSトランジスタ206、NチャネルMOSトランジスタ204、NチャネルMOSトランジスタ203およびメモリセルM(0,k)に、セル電流は流れない。
一方、参照回路では、NチャネルMOSトランジスタ207R、NチャネルMOSトランジスタ206R、NチャネルMOSトランジスタ204R、NチャネルMOSトランジスタ203Rおよび参照メモリセルRM(0,0)に、セル電流10μAが流れる。
NチャネルMOSトランジスタ207および208からなる第1のカレントミラーでは、NチャネルMOSトランジスタ207にセル電流が流れないので、NチャネルMOSトランジスタ208にも電流は流れない。
一方、NチャネルMOSトランジスタ207Rおよび208Rからなる第2のカレントミラーでは、NチャネルMOSトランジスタ207Rにセル電流10μAが流れると、NチャネルMOSトランジスタ208Rにも同じ10μAの電流が流れる。
この場合、NチャネルMOSトランジスタ208に電流が流れないので、入力端子CELLの電位は低下しない。一方、NチャネルMOSトランジスタ208Rには電流が流れるので、参照入力端子REFの電位が低下する。
この後、時間t(sense)の後に、センス信号SEN1がHighレベルとなり、PチャネルMOSトランジスタ52およびNチャネルMOSトランジスタ53からなるインバータと、PチャネルMOSトランジスタ52RおよびNチャネルMOSトランジスタ53Rからなるインバータが動作を開始する。そして、これらのインバータからなるフリップフロップが入力端子CELLと参照入力端子REFの微小な電位差を増幅してラッチする。この場合、入力端子CELLはHighレベルに、参照入力端子REFはLowレベルになる。この後、転送信号TRNがHighレベル、反転転送信号TRNBがLowレベルとなると、読み出し信号“0”が出力端子OUTに読み出し信号“1”が反転出力端子OUTBに“0”が読み出される。
以上が本実施形態の読み出し動作である。
なお、バイアストランジスタ206および206Rは、電流検知ノードNcellおよび参照電流検知ノードNrefを、速やかにVthn+αに安定させるためのものであり、省略は可能である。
また、転送トランジスタ44、45、44Rおよび45Rは、入力端子Ncellおよび参照入力端子Nrefの寄生容量を削減し、入力端子Ncellおよび参照入力端子Nrefの寄生容量を同等にし、出力端子OUTあるいは反転出力端子OUTBの大きな寄生容量C1あるいはC2と切り離すために設けられたものであり、省略し、単純なバッファ回路あるいはラッチ回路を設けても良い。
このセンス動作によれば、NチャネルMOSトランジスタ207および207Rの電流をセンスして、その電流を、NチャネルMOSトランジスタ208および208Rに、設定された比率に対応してカレントミラー(コピー)して、その電流差を、高感度なフリップフロップ型のセンス回路により増幅することにより、ビット線の電位振幅に左右されないで、高速にメモリセルからのデータ読み出しを行うことができる。
<第4実施形態>
図8はこの発明による半導体集積回路の第4実施形態であるフラッシュメモリのセンス回路の構成を示す回路図である。図8に示すセンス回路は、上記第3実施形態におけるセンス回路209(図6参照)に変更を加えたものである。
図8において、PチャネルMOSトランジスタ60、60R、61は、図6のPチャネルMOSトランジスタ50、50R、51に対応している。図8において、PチャネルMOSトランジスタ62およびNチャネルMOSトランジスタ63からなるインバータと、PチャネルMOSトランジスタ62RおよびNチャネルMOSトランジスタ63Rからなるインバータは、図6のPチャネルMOSトランジスタ52およびNチャネルMOSトランジスタ53からなるインバータと、PチャネルMOSトランジスタ52RおよびNチャネルMOSトランジスタ53Rからなるインバータに各々対応している。図8において、NチャネルMOSトランジスタ65および65Rは、図6のNチャネルMOSトランジスタ54および54Rに対応している。図8において、PチャネルMOSトランジスタ66およびNチャネルMOSトランジスタ67からなるCMOSスイッチと、PチャネルMOSトランジスタ66RおよびNチャネルMOSトランジスタ67RからなるCMOSスイッチは、図6のPチャネルMOSトランジスタ55およびNチャネルMOSトランジスタ56からなるCMOSスイッチと、PチャネルMOSトランジスタ55RおよびNチャネルMOSトランジスタ56RからなるCMOSスイッチに各々対応している。
本実施形態におけるセンス回路が上記第3実施形態のセンス回路209と異なるところは、PチャネルMOSトランジスタ62、62R、NチャネルMOSトランジスタ63、63Rにより構成されるフリップフロップにおいて、NチャネルMOSトランジスタ63および63Rの各ソースに入力端子CELLおよび参照入力端子REFをそれぞれ接続したことである。さらに本実施形態では、イコライズ(Equalize)トランジスタとして、PチャネルMOSトランジスタ64を入力端子CELLと参照入力端子REFとの間に挿入した。このPチャネルMOSトランジスタ64ゲートにはイコライズ信号EQ1が入力される。
この構成によれば、入力端子CELLおよび参照入力端子REFからNチャネルMOSトランジスタ208および208R(図5参照)を各々介して流れる電流差を増幅してラッチするフリップフロップ(図8のトランジスタ62,63,62R,63R)の出力端子の寄生容量C3およびC4を小さくすることができるので、高速な読み出し動作が可能となる。他の構成は、図6と同じである。
この実施形態の動作波形は図7とほぼ同じなので、特に示さないが、反転プリチャージ信号PRE2BがHighレベルとなるタイミングで、反転イコライズ信号EQBをHighにすれば、高速且つ安定した動作が得られる。
なお、反転イコライズ信号EQBがHighに遷移するときには、カップリングノイズが発生して、入力端子CELLおよび参照入力端子REFに微小ではあるが誤差(ずれ)が発生する場合がある。
この場合、PチャネルMOSトランジスタで構成されるイコライズトランジスタをCMOSスイッチに変更して、NチャネルMOSトランジスタのゲートにイコライズ信号EQを入力すればよい。このようにすることで、PチャネルMOSトランジスタとNチャネルMOSトランジスタにより逆相のカップリングノイズが発生し、両カップリングノイズをキャンセルさせることができる。
さらにはセンス時間t(sense)を少し長くすれば、入力端子CELLおよび参照入力端子REFの電位が安定するので、このイコライズトランジスタを省略しても、安定な動作が可能である。
<第5実施形態>
図9はこの発明による半導体集積回路の第5実施形態であるフラッシュメモリの構成を示す回路図である。本実施形態におけるフラッシュメモリは、上記第2実施形態のフラッシュメモリ(図5参照)に対して変更を加えた構成となっている。
本実施形態と第2実施形態(図5)との相違は、ビット線BL(K)に流れる電流に対応した電流を入力端子CELLに流す第1のカレントミラーの構成にある。上記第2実施形態(図5)では、第1のカレントミラーをNチャネルMOSトランジスタ207とNチャネルMOSトランジスタ208により構成した。これに対し、本実施形態では、第1のカレントミラーをNチャネルMOSトランジスタ207とNチャネルMOSトランジスタ208−1および208−2により構成している。
図9において、NチャネルMOSトランジスタ207、207R、208−1、208−2、208Rは、ゲート長(L)もゲート幅(W)も全て同一寸法となっており、トランジスタサイズは全てm=1である。その代わりに、適切な電流増幅をするために、本実施形態では2個のNチャネルMOSトランジスタ208−1および208−2を使用している。
NチャネルMOSトランジスタ207にメモリセルのセル電流10μAが流れると、入力端子CELLからNチャネルMOSトランジスタ208−1および208−2の2個を介して基準電源Vssへ20μAの電流が流れる。一方、参照入力端子REFには、NチャネルMOSトランジスタ207Rと同一寸法のNチャネルMOSトランジスタ208Rが接続されているので、10μAの電流が流れる。
トランジスタ自身の特性ばらつきは、トランジスタの寸法に依存するため、特性を安定させるためには、基準となるトランジスタは全て同一寸法で構成することが好ましい。本実施形態の構成によれば、上記第2実施形態よりもさらに安定した特性を得ることができる。
<第6実施形態>
図10はこの発明による半導体集積回路の第6実施形態であるフラッシュメモリの構成を示す回路図である。本実施形態におけるフラッシュメモリは、上記第2実施形態のフラッシュメモリ(図5参照)に対して変更を加えた構成となっている。
本実施形態と第2実施形態(図5)との相違は、ビット線BL(k)に流れる電流に対応した電流を入力端子CELLに流す第1のカレントミラーの構成と、参照ビット線RBLに流れる電流に対応した電流を参照入力端子REFに流す第2のカレントミラーの構成にある。
上記第2実施形態(図5)では、第1のカレントミラーをトランジスタサイズがm=1であるNチャネルMOSトランジスタ207とトランジスタサイズがm=2であるNチャネルMOSトランジスタ208により構成した。これに対し、本実施形態では、第1のカレントミラーをトランジスタサイズがm=1であるNチャネルMOSトランジスタ207とトランジスタサイズがm=1であるNチャネルMOSトランジスタ208により構成している。
また、上記第2実施形態(図5)では、第2のカレントミラーをトランジスタサイズがm=1であるNチャネルMOSトランジスタ207Rとトランジスタサイズがm=1であるNチャネルMOSトランジスタ208Rにより構成した。これに対し、本実施形態では、第2のカレントミラーをトランジスタサイズが各々m=1である2個のNチャネルMOSトランジスタ207R−1および207R−2とトランジスタサイズがm=1であるNチャネルMOSトランジスタ208Rにより構成している。
本実施形態において、NチャネルMOSトランジスタ207、207R−1、207R−2、208、208Rは、ゲート長(L)もゲート幅(W)も全て同一寸法であり、トランジスタサイズは全てm=1である。その代わりに、適切な電流増幅をするために、2個のNチャネルMOSトランジスタ207R−1および207R−2を使用している。
本実施形態において、NチャネルMOSトランジスタ207にメモリセルのセル電流10μAが流れると、入力端子CELLからNチャネルMOSトランジスタ208を介して基準電源Vssへ10μAの電流が流れる。一方、参照回路側は、基準電流経路である参照電流検知ノードNrefにNチャネルMOSトランジスタ207R−1と207R−2が並列に接続され、参照入力端子REFには、NチャネルMOSトランジスタ208Rが接続されている。このため、NチャネルMOSトランジスタ207R−1および207R−2に合計10μAの電流が流れると、このNチャネルMOSトランジスタ207R−1および207R−2とともに第2のカレントミラーをなすNチャネルMOSトランジスタ208Rには、半分の5μAの電流が流れる。
この構成によれば、入力端子CELLに接続されるNチャネルMOSトランジスタ208と、参照入力端子REFに接続されるNチャネルMOSトランジスタ208Rを同一トランジスタサイズにすることができるので、入力端子CELLに接続される寄生容量Ccellと、参照入力端子REFに接続される寄生容量Crefが同一にすることができ、第2実施形態に比べて、さらに安定した特性が得られる。
<第7実施形態>
図11はこの発明による半導体集積回路の第7実施形態であるフラッシュメモリの構成を示す回路図である。本実施形態におけるフラッシュメモリは、上記第2実施形態のフラッシュメモリ(図5参照)における参照メモリセルアレイ200Rを参照メモリセルアレイ300Rに置き換えた構成となっている。
図11の参照メモリセルアレイ300Rにおいて、参照メモリセルRM(Prog)は、書き込みされたメモリセルと等価なセルであり、データ“1”を記憶している。また、参照メモリセルRM(Erase)は、消去されたメモリセルと等価なメモリセルであり、データ“0”を記憶している。これらの参照メモリセルRM(Prog)およびRM(Erase)は、PチャネルMOSトランジスタにより構成されている。従って、書き込み(Program)が行われた参照メモリセルRM(Prog)は、PチャネルMOSトランジスタのフローティングゲートに電子が注入されており、読み出し時にオンとなってセル電流が流れる。一方、消去(Erase)が行われた参照メモリセルRM(Erase)は、読み出し時にオフとなし、セル電流が流れない。
本実施形態では、この2つの参照メモリセルRM(Prog)およびRM(Erase)を並列に接続して、合計のセル電流を流す。たとえば、書き込みをしたメモリセルの電流が10μA、消去されたメモリセルの電流が1μAであると、合計した電流は11μAとなる。
図11において、参照メモリセルアレイ300R以外の構成は図5と同一である。PチャネルMOSトランジスタ207および208からなる第1のカレントミラーにおいて、PチャネルMOSトランジスタ207にセル電流10μAが流れると、トランジスタサイズがm=2であるPチャネルMOSトランジスタ208に20μAに増幅された電流が流れる。一方、PチャネルMOSトランジスタ207Rおよび208Rからなる第2のカレントミラーにおいて、PチャネルMOSトランジスタ207Rに参照セル電流11μAが流れると、PチャネルMOSトランジスタ208Rにも11μAの電流が流れる。ここで、メモリセルM(0,k)について考察すると、書き込み(Program)された状態(データ“1”)では、10μA流れるが、消去(Erase)された状態(データ“0”)では、1μAの電流が流れる。したがって、入力端子CELLに設けられたPチャネルMOSトランジスタ208に流れる増幅された電流は、データ“1”の時は20μA流れ、データ“0”の時は2μA流れる。本実施形態では、参照入力端子REFに流れる参照電流は11μAであり、ちょうどデータ“1”とデータ“0”の中間の電流となる。従って、精度の良い読み出し特性が得られる。
<第8実施形態>
図12はこの発明による半導体集積回路の第8実施形態であるフラッシュメモリの構成を示す回路図である。本実施形態によるフラッシュメモリは、上記第2実施形態のフラッシュメモリ(図5参照)における参照メモリセルアレイ200Rを参照電流手段(定電流回路)400Rに置き換えた構成となっている。参照電流手段400Rの参照電流Iを10μAに設定すれば、NチャネルMOSトランジスタ207Rおよび208Rに参照電流10μAを流し、センス回路209により読み出しデータを判定することができる。なお、図示しないが、参照電流手段400Rを電流値が可変の定電流源とし、参照電流Iを最適な電流値に調整するトリミング回路を設けてもよい。この態様によれば、読み出し特性を最適化することができる。
<第9実施形態>
図13はこの発明による半導体集積回路の第9実施形態であるフラッシュメモリの構成を示す回路図である。本実施形態は上記第7実施形態に変更を加えたものである。
上記第7実施形態(図11参照)では、1つのセンス回路に対応して1つの参照回路(参照メモリセルアレイ300R)を設けた。これに対し、本実施形態(図13参照)では、複数のセンス回路209−0〜209−kに対応して、1つの参照回路(参照メモリセルアレイ300R)を設けた。このような構成にすることにより、参照回路の個数を減らすことができ、高速の特性を達成しながらフラッシュメモリの面積縮小が可能となる。
図13において、メモリセルアレイ210−0〜210−kは、全体として行列状のメモリセルアレイを構成しており、この行列状のメモリセルアレイの各列をなしている。例えば1個のメモリセルアレイ210−0は、図11におけるメモリセルアレイ200に対応している。
図13に示すように、フラッシュメモリには、複数のメモリセルアレイ210−0〜210−kに対応して、複数のセンス回路209−0〜209−kが設けられている。これらのセンス回路209−0〜209−kは、入力端子CELL−0〜CELL−k、参照入力端子REF−0〜REF−k、出力端子OUT−0〜OUT−kを各々有する。
メモリセルアレイ210−0〜210−kの各ビット線(図11のビット線BL(k)に相当)は、図示しない列選択用のトランジスタ等を介して電流検知ノードNcell−0〜Ncell−kに各々接続されている。これらの電流検知ノードNcell−0〜Ncell−kには、メモリセルアレイ210−0〜210−kの各ビット線に流れる電流に対応した電流をセンス回路209−0〜209−kの入力端子CELL−0〜CELL−kに各々供給する複数の第1のカレントミラーが設けられている。図13において、NチャネルMOSトランジスタ207−0〜207−kは、複数の第1のカレントミラーの電流検知用トランジスタであり、NチャネルMOSトランジスタ208−0〜208−kは、複数の第1のカレントミラーの電流増幅用トランジスタである。
複数の第1のカレントミラーの各々において、電流検知用トランジスタ(例えばNチャネルMOSトランジスタ207−0)のソースは基準電源Vssに接続され、ゲートおよびドレインは電流検知ノード(例えば電流検知ノードNcell−0)に接続されている。また、複数の第1のカレントミラーの各々において、電流増幅用トランジスタ(例えばNチャネルMOSトランジスタ208−0)のソースは基準電源Vssに接続され、ゲートは電流検知用トランジスタ(例えば電流検知用トランジスタ207−0)のゲートおよびドレインに接続され、ドレインはセンス回路の入力端子(例えばセンス回路209−0の入力端子CELL−0)に接続されている。
参照メモリセルアレイ300Rの参照ビット線RBLは、NチャネルMOSトランジスタ203R、204Rおよび206Rを介して参照電流検知ノードNrefに接続されている。
センス回路209−0〜209−kの参照入力端子REF−0〜REF−kには、参照ビット線RBLを介して参照電流検知ノードに流れる参照電流に対応した電流を参照入力端子REF−0〜REF−kに各々供給する複数の第2のカレントミラーが設けられている。
この複数の第2のカレントミラーは、1個の電流検知用トランジスタを共有している。図13におけるNチャネルMOSトランジスタ207Rは、この複数の第2のカレントミラーが共有している電流検知用トランジスタである。このNチャネルMOSトランジスタ207Rのソースは基準電源Vssに接続され、ゲートおよびドレインは参照電流検知ノードNrefに接続されている。センス回路209−0〜209−kの参照入力端子REF−0〜REF−kには、このNチャネルMOSトランジスタ207Rとともに複数の第2のカレントミラーを構成する複数の電流増幅用トランジスタであるNチャネルMOSトランジスタ208R−0〜208R−kが設けられている。この電流増幅用トランジスタ(例えばNチャネルMOSトランジスタ208R−0)のソースは基準電源Vssに接続され、ゲートは電流検知用トラジスタであるNチャネルMOSトランジスタ207Rのゲートおよびドレインに接続され、ドレインは参照入力端子(例えば参照入力端子REF−0)に接続されている。
ここで、NチャネルMOSトランジスタ207−0〜207−kのトランジスタサイズはm=1、NチャネルMOSトランジスタ208−0〜208−kのトランジスタサイズはm=2、NチャネルMOSトランジスタ207Rのトランジスタサイズはm=1、NチャネルMOSトランジスタ208Rのトランジスサイズはm=1である。
次に、本実施形態の動作を説明する。メモリセルアレイ210−0、210−1〜210−kにおいて、データ読み出し時、図示しないアドレス信号、行選択信号、列選択信号により選択されたメモリセルの記憶データが、それぞれデータ“1”、データ“0”・・・データ“1”であると定義する。
この時、データ“1”のメモリセルに流れるセル電流は10μA、データ“0”のメモリセルに流れるセル電流は、1μAであり、すなわちNチャネルMOSトランジスタ207−0、207−1、・・・、207−kに流れる電流はそれぞれ10μA、1μA、・・・、10μAとなり、NチャネルMOSトランジスタ208−0、208−1、・・・、208−kに流れる電流はそれぞれ20μA、2μA、・・・、20μAとなる。
一方、参照回路のNチャネルMOSトランジスタ207Rには、図11に示す構成と同様に、11μAの電流が流れるので、NチャネルMOSトランジスタ208R−0〜208R−kにも11μAの参照電流が流れる。この結果、センス回路209−0、209−1、・・・、209−kの出力端子OUT−0〜OUT−kから、それぞれデータ“1”、データ“0”、・・・、データ“1”が出力される。
本実施形態によれば、複数のセンス回路に対応して、1つの参照回路を設けることによりフラッシュメモリの面積縮小を達成することができる。さらに、電流を増幅して検知する電流検知センス回路を用いることにより、寄生容量の影響を受けずに高速動作を達成することができる。もちろん、本実施形態に、図12の実施形態の定電流回路(電流値が可変の定電流源)を採用して、参照電流をトリミング回路により参照電流を調整してもよい。
<第10施形態>
図14はこの発明による半導体集積回路の第10実施形態であるフラッシュメモリの構成を示す回路図である。本実施形態によるフラッシュメモリは、上記第2実施形態(図5参照)におけるバイアストランジスタであるNチャネルMOSトランジスタ206および206Rを、CMOSスイッチ205および205Rに置き換えた構成となっている。ここで、CMOSスイッチ205は、ビット線BL(k)をセンス回路209に接続する選択スイッチとしての役割を果たし、CMOSスイッチ205は、参照ビット線RBLをセンス回路209に接続する選択スイッチとしての役割を果たす。CMOSスイッチ205のNチャネルMOSトランジスタおよびPチャネルMOSトランジスタには、センス回路選択信号SASおよびSASBが入力される。また、CMOSスイッチ205RのNチャネルMOSトランジスタおよびPチャネルMOSトランジスタには、センス回路選択信号RSASおよびRSASBが入力される。本実施形態では、プリチャージが終了した後に、センス回路選択信号SASおよびRSASがLowレベルからHighレベルに変化し、センス回路選択信号SASBおよびRSASBがHighレベルからLowレベルに変化し、CMOSスイッチ205および205Rをオフからオンに変化させる。
本実施形態によれば、バイアストランジスタにバイアスを与えるバイアス回路が不要であるので、回路設定が容易となる。欠点としては、電流検知ノードNcellおよび参照電流検知ノードNrefの電位が安定するのに時間を要する。バイアス回路を削除したい場合に有効である。
<第11実施形態>
図15はこの発明による半導体集積回路の第11実施形態であるフラッシュメモリの構成を示す回路図である。本実施形態は、上述した各実施形態を一般化した基本形態である。
被電流測定源500は、測定対象となる電流を発生する回路であり、上記各実施形態におけるメモリセルに相当する。本実施形態では、この被電流測定源に流れる電流を高精度に検知する。この被電流測定源500の出力端子は、電流検知ノードNmeas(Measure)となり、被測定電流I(meas)が流れる。
NチャネルMOSトランジスタ207および208は第1のカレントミラーを構成している。ここで、NチャネルMOSトランジスタ207のソースは基準電源Vssに接続され、ドレインおよびゲートは電流検知ノードNmeasに接続されている。NチャネルMOSトランジスタ208のソースは基準電源Vssに接続され、ゲートはNチャネルMOSトランジスタ207のドレインおよびゲートに接続され、ドレインは電流センス型センス回路209の入力端子MEASに接続されている。
参照電流手段500Rは、参照電流として定電流Irefを発生する回路であり、上記各実施形態における参照メモリセルに相当する。この参照電流手段500Rの参照電流Irefの電流経路は、参照電流検知ノードNrefに接続される。
NチャネルMOSトランジスタ207Rおよび208Rは第2のカレントミラーを構成している。ここで、NチャネルMOSトランジスタ207Rのソースは基準電源Vssに接続され、ドレインおよびゲートは参照電流検知ノードNrefに接続されている。NチャネルMOSトランジスタ208Rのソースは基準電源Vssに接続され、ゲートはNチャネルMOSトランジスタ207Rのドレインおよびゲートに接続され、ドレインは電流センス型センス回路209の参照入力端子REFに接続されている。
NチャネルMOSトランジスタ207RのドレインとゲートはカレントノードNrefに接続され、ソースは基準電源Vssに接続される。NチャネルMOSトランジスタ208Rのドレインは、電流センス型センス回路209の他方の入力端子REFに接続されている。
ここで、入力端子MEASの寄生容量Cmeasと、参照入力端子REFの寄生容量Crefはできる限り等価にすることが好ましい。
本実施形態では、トランジスタサイズ比を示すm値は、NチャネルMOSトランジスタ207、208、207R、208Rのそれぞれにおいて、m=1、m=2、m=1、m=2となっており、NチャネルMOSトランジスタ208には、2I(meas)、NチャネルMOSトランジスタ208Rには、2Irefの電流が流れる。
被測定電流I(meas)<参照電流Irefの状態であれば、センス回路209の出力端子OUTから“0”が出力される。ここで、参照電流Irefを徐々に低下させ、I(meas)≧Irefとなると、センス回路の出力端子OUTの出力信号が“1”となり、I(meas)=Irefになったことが判定することができる。このような判定を行うことにより参照電流Irefを被測定電流I(meas)の判定に適した電流値に設定することができる。
本実施形態によれば、被測定電流I(meas)と参照電流Irefの電流量のみをセンス回路により比較することができる。また、センス回路の感度および動作速度に応じて、第1および第2のカレントミラーを構成する各トランジスタのトランジスタサイズ(m値)を調整することにより第1および第2のカレントミラーの電流増幅度を設定変更できるので、センス回路、第1および第2のカレントミラーの最適設計を達成することができる。
<他の実施形態>
以上、この発明の第1実施形態〜第11実施形態を説明したが、この発明には、他にも実施形態が考えられる。例えば以下の実施形態である。
(1)上記第10実施形態(図14参照)では、バイアストランジスタ206および206Rの代わりに、CMOSスイッチ205および205Rを設けた。これは、バイアストランジスタ206および206Rに与えるバイアス信号BIASを発生する回路の制御が複雑となるためである。しかし、バイアストランジスタとCMOSスイッチを併用すれば、この問題は解決される。すなわち、図示しないが、NチャネルMOSトランジスタ204および207間に、CMOSスイッチ205とバイアストランジスタ206を順に直列に配置し、同じくNチャネルMOSトランジスタ204Rおよび207R間に、CMOSスイッチ205Rとバイアストランジスタ206Rを順に直列に配置する。この構成では、スイッチ動作はCMOSスイッチ205および205Rが行うので、バイアストランジスタ206および206Rのゲートに入力されるバイアス信号BIASは、一定電圧でよい。従って、バイアス回路の設計が容易になり、バイアストランジスタ206および206Rの特性も安定する。
(2)上記第8実施形態(図12参照)において、図示しないが、参照電流手段400Rの電流パスに、メモリセル側に設けてあるバイアストランジスタ206と同等のトランジスタ、あるいは図14におけるCMOSスイッチ205Rを挿入してもよい。このような構成にすれば、電流検知ノードNcellと参照電流検知ノードNrefの動作をほぼ同等にすることができる。
(3)消費電流を削減する目的で、図5において、入力端子CELLと参照入力端子REFに流れる電流を遮断するために、入力端子CELLとNチャネルMOSトランジスタ208のドレインの間に遮断用のスイッチを設け、あるいは参照入力端子REFとNチャネルMOSトランジスタ208Rのドレインの間に遮断用のスイッチを設けても良い。さらには、NチャネルMOSトランジスタ207、208、207R、208Rのソースと基準電源Vssとの間に、電流遮断用のスイッチを設けてもよい。
(4)図5、図9、図10、図11、図12、図14では、ビット線BL(k)はVcs−Vthにプリチャージされるが、電流検知ノードNcellの動作点がVthn+αであることから、ビット線BL(k)および電流検知ノードNcellはVthn+αにプリチャージするのが好ましい。この場合は、例えば、プリチャージトランジスタ202および202RをNチャネルMOSトランジスタに変更して、ゲートに入力される反転プリチャージ信号PRE1Bをプリチャージバイアス信号PBIASとして、バイアス信号BIASと同じ、2Vthn+αの電圧を与えれば実現できる。
(5)上記各実施形態では、メモリセルの例として、1トランジスタ/セルあるいは2トランジスタ/セルにより構成されるフラッシュメモリセルを用いて、フラッシュメモリを構成した。しかし、他のメモリセル、例えば、同じく2トランジスタ/セルで構成されるEEPROM(Electrically Erasable Programmable Read Only Memory)、マスクROM(Mask Read Only Memory)、あるいは、ビット線と反転ビット線を有するSRAM(Static Random Access Memory)を構成してもよい。メモリセルをSRAM用メモリセルとする場合、セル電流の電流経路をSRAMメモリセルアレイのビット線とし、参照電流の電流経路をSRAMメモリセルアレイの反転ビット線とし、電流センス型センス回路がビット線に流れるセル電流と反転ビット線に流れる参照電流を比較して読み出し信号を発生すればよい。
(6)上記各実施形態では、接続手段として、CMOSスイッチあるいは、およびバイアストランジスタ等のスイッチ手段を使用した。この理由は、フラッシュメモリあるいはEEPROMのような不揮発性メモリにおいて、データの書き換えには、説明は省略するが、高電圧が必要となるので、接続手段を設けてデータ書き換え時にはセンス回路と分離するために設けてある。しかしながら、例えばマスクROM、SRAMのような、高電圧を必要としないメモリにおいては、この接続手段を省略してもよい。