KR100196950B1 - 정의 피드백 감지 증폭기를 갖는 반도체 메모리 디바이스 - Google Patents

정의 피드백 감지 증폭기를 갖는 반도체 메모리 디바이스 Download PDF

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다카키 코흐노
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가네꼬 히사시
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Abstract

ROM 셀과, 메모리 셀들중 선택된 하나의 메모리 셀로부터 판독 데이터를 수신하는 디지트선(DL1) 및 상기 디지트선에서 전압을 증폭하는 바이어스 회로를 포함하는 반도체 메모리 디바이스에서, 정의 위상 입력, 부의 위상 입력, 정의 위상 출력(N1) 및 부의 위상 출력(N2)을 갖는 차동 증폭기(313',313)가 제공된다. 정의 위상 입력은 바이어스 회로의 출력에 접속된다. 부의 위상 출력은 부의 위상 입력에 접속되므로서 차동 증폭기에서 정의 피드백 루프를 설립한다.

Description

정의 피드백 감지 증폭기를 갖는 반도체 메모리 디바이스
제1도는 종래 기술의 ROM 디바이스를 도시하는 블럭 회로도.
제2도는 제1도의 디바이스의 상세한 회로도.
제3도는 본 발명을 따른 감지 증폭기의 제1실시예를 도시한 회로도.
제4도는 제3도의 감지 증폭기 동작을 도시하는 타이밍도.
제5도는 본 발명을 따른 감지 증폭기의 제2실시예를 도시하는 회로도.
제6도는 제5도의 어드레스 전이 검출 회로의 상세한 회로도.
제7도는 제5도의 감지 증폭기의 동작을 도시하는 타이밍도.
제8도 및 9도는 제3도 및 제5도 각각의 감지 증폭기의 수정을 도시하는 회로도.
제10a도, 제10b도, 제10c도 및 제10d도는 제2도의 메모리 셀 어레이의 수정을 도시한 회로도.
* 도면의 주요부분에 대한 부호의 설명
311 : 바이어스 회로 312 : 기준 전압 발생 회로
313 : 차동 증폭기
[발명의 배경]
본 발명은 판독 전용 메모리(ROM) 셀을 포함하는 반도체 메모리 디바이스에 관한 것이며, 특히 이와 같은 반도체 메모리 디바이스의 감지 증폭기를 개선시키는 것에 관한 것이다.
[관련 기술의 설명]
ROM 디바이스는 EPROM(Erasable Programmable ROM)디바이스 및 EEPROM(Electrically Erasable Programmable ROM)디바이스와 같은 비휘발성 ROM 디바이스 및 마스크 ROM 디바이스로 분류된다.
EPROM 디바이스 또는 EEPROM 디바이스에서,2진수 데이터 0 또는 1은 트랜지스터의 저 또는 고 임계 전압에 대응하는데, 이 입계) 전압은 터널 효과에 의해 캐리어(전자)를 플로우팅 게이트(floating gate)로 도입하므로 절정된다. 유사하게, 마스크 ROM 디바이스에서, 메모리 셀의 2진수 데이타 0 또는 1은 증강형 트랜지스터(enhancement type transistor)의 존재 또는 부재; 트랜지스터의 저 또는 고 임계 전압; 결핍형(depletion type) 또는 증강형 트랜지스터; 트랜지스터를 하나의 비트선에 접속시키는 접촉 윈도우(스루홀(through hole))의 존재 또는 부재에 대응한다.
전형적인 ROM 디바이스는 ROM 메모리 셀들로 형성된 메모리 셀 어레이, ROM 메모리 셀들중 선택된 하나의 셀로부터 판독 데이타를 수신하는 디지트선, 상기 디지트선에서 전압을 감지하여 감지 전압 신호를 발생시키는 감지 증폭기 및 이 감지 전압 신호에 응답하여 출력 신호를 출력시키는 출력 버퍼를 구비한다.
종래 기술의 감지 증폭기는 상기 디지트선에서 전압을 증폭하는 바이어스 회로, 기준 전압 신호를 발생시키는 기준 전압 발생 회로 및 상기 바이어스 회로의 출력 신호 및 상기 기준 전압 신호간의 전위차를 증폭시키는 차등 증폭기를 구비한다(S. Tanaka 이 1984년판 IEEE International Solid-state Circuits Conference, pp. 148-149 에 발표한 Programmab1e 256K CMOS EPROM with On-Chip Test Circuits 참조) 이것이 상세하게 후술될 것이다.
상술된 종래 기술의 감지 증폭기에서, 하나의 기준 전압 발생 회로가 각 감지 증폭기에 제공된다. 감지 증폭기의 수가 증가되면, 집적도가 감소되고 또한 기준 전압 발생 회로를 통해 흐르는 전류로 인해 전력 분산이 증가된다.
[발명의 요약]
본 발명의 목적은 집적도를 향상시키면서 전력 분산을 감소시키는 ROM 디바이스를 제공하는 것이다.
본 발명을 따르면 ROM 셀, 메모리 셀들중 선택된 하나의 메모리 셀로부터 판독 데이터를 수신하는 디지트선 및 상기 디지트·선에서.전압을 증폭시키는 바이어스 회로를 포함하는 반도체 메모리 디바이스에서, 정의 위상 입력. 부의 위상 입력, 정의 위상 출력 및 부의 위상 출력을 갖는 차동 증폭기가 제공된다. 정의 위상 입력은 바이어스 회로의 출력에 접속된다. 부의 위상 출력은 부의 위상 입력에 접속되므로서 차등 증폭기에서 정의 피드백 루프를 설립한다.
기준 전압 발생 회로가 감지 증폭기에 제공되어 있지 앉기 때문에, 집적도는 향상되고 전력 분산은 감소된다.
지금부터, 첨부한 도면을 참조하여 본원에 대해 상세히 설명할 것이다.
[실시예의 설명]
본 실시예를 설멍하기전, 종래 기술의 ROM 장치가 제1도 및 2도를 참조하여 설명될 것이다.
종래 기술의 ROM 디바이스(상술된 문헌 참조)를 도시하는 제1도에서, 참조 번호(1-1내지 1-16)는 X 어드레스 신호 X1,X2,...,Xm를 수신하는 메모리 셀 어레이를 표시한다. 또한, 참조 번호(2-1, 2-2‥‥‥,2-16)는 Y어드레스 신호 Y1, Y2‥‥Yn를 수신하는 Y 스위칭 회로를 표시한다. Y 스위칭 회로(2-1,2-2‥‥‥2-16) 각각은 메모리 셀 어레이들 (1-1, 1-2‥‥‥1-16)중 하나의 어레이 및 출력 단자(OUT1)에 접속되는 출력 버퍼(4-1)에 또한 접속되는 (3-1)과 같은 하나의 감지 증폭기간011접속된다.
메모리 셀 어레이(1-1), Y 스위칭 회로(2-1). 감지 증폭기 (3-1) 및 출력 버퍼(4-1)가 제2도를 참조하여 설명된다.
제2도에서, 메모리 셀 어레이(1-1)는 비휘발성 메모리 셀(M11. M12‥‥‥M1n‥‥‥Mm1)들로 형성되는데, 이 메모리 셀 각각은 접지 GND 에 접속되는 소스, 비트선들(BL1. BL2‥‥‥BLn)중 하나의 비트선에 접속되는 드레인, 플로우팅 게이트 및 워드선들(WL1‥‥‥WLm)중 하나의 워드선에 접속되는 제어 게이트를 갖는다.
예를 들어, 하나의 셀의 임계 전압은 데이타 1인 경우 1V 이고 하나의 셀의 임계 전압은 데이타 0인 경우 7V 이다.
비트선들(BL1‥‥‥BLm)은 Y 스위칭 회로(2-1)의 칼럼선택 트랜지스터들(N-채널 중강형 MOS 트랜지스터들)을 통해 하나를 디지트선 DL1에 접속된다. X 어드레스 신호들(X1,...,Xm)중 하나의 신호는 로우 디코더(도시되지 않음)에 의해 하이가 되므로서, 워드선들(WL1‥‥‥WLm.)중 하나의 워드선이 선택된다. 이 경우에. 선택된 워드선에서 전압은 5V 가 되고 선택되지 앉은 워드선들에서 전압은 0V 가 된다. 유사하게, Y 어드레스 신호들(Y1, Y2‥‥‥Yn)중 하나의 신호는 칼럼 디코더(도시되지 않음)에 의해 하이가 되므로서, 비트선들(8L1, 8L2‥‥BLn)중 하나의 비트선이 선택되고 디지트선 DL1에 접속된다. 따라서, 데이터는 선택된 메모리 셀에서 디지트선 DL1까지 판독된다.
비휘발성 메모리 셀(M11, M12‥‥‥M1n‥‥‥Mm1, Mm2‥‥‥Mmn)은 일반적으로 매우 미세하게 되어 있는 것을 주목타자. 그러므로, 데이타 1를 갖는 선택된 메모리 셀을 통해 흐르는 전류는 매우 작게 되는데, 예를 들어 약 10μA가 되어 상기 디지트선 DL1서 단지 수십 mV 를 감소시킨다. 그러므로, 감지 증폭기 (3-1)는 이와 같은 작은 전압을 감지하기 위하여 제공된다.
감지 증폭기(3-1)는 바이어스 회로(311), 기준 전압 발생 회로(312) 및 상기 바이어스 회로(311)와 상기 기준 전압 발생 회로(312)의 출력들간의 전위차를 증폭시키는 차동 증폭기(313)를 구비한다.
바이어스 회로(311)는 P-채널 MOS 트랜지스터(3111), N-채널 MOS 트랜지스터(3112) 밑 인버터(3113)로 형성된다.
결과적으로, 디지트선 DL1에서 전압은 인버터(3113)의 임계 전압원 약 1.2V 에서 바이어스된다. 선택된 메모리 셀이 데이터 0을 기억할때. 디지트선 DL1에서 전압은 예를 들어 1.21V 이다. 결과적으로, 트랜지스터(3112)는 턴오프되어 바이어스 회로(311)의 출력 전압 VB은 VCC - | Vthp | 로 증대되는데, 여기서 Vthp 는 P 채널 MOS 트랜지스터(3111)의 임계 전압이다. 역으로, 선택된 메모리 셀이 데이타 1를 기억할때, 디지트선 DL1에서 전압은 예를 들어 1.20V 이다. 결과적으로, 트랜지스터(3112)는 턴온되어 바이어스 회로(311)의 출력 전압 VB 은 Vcc - | Vthp |- 9 로 증대되어 약 1V 가 되는데, 여기서 α 는 트랜지스터(3111)의 전압-대-전류 특성 및 ON 상태 메모리 셀의 전압-대-전류 특성에 의해 경정된다.
따라서, 바이어스 회로(311)에서, 출력 전압 VB은 데이터 1 및 0 각각에 대해 4V 및 3V 가 된다.
기준 전압 발생 회로(312)는 바이어스 회로(311)와 동일한 방식으로 P-채널 MOS 트랜지스터(3121), N-채널 MOS 트랜지스터(3122) 및 인버터(3123)로 형성된다. 또한 기준 전압 발생 회로 (312)는 칼럼 선택 트랜지스터로서 작용하는 온-상태 N-채널 MOS 트랜지스터(3124) 및 온상태 비휘발성 메모리 셀(3125)을 구비한다. 이 경우에, 비휘발성 메모리 셀(3125) 폭은 메모리 셀(M11, M12‥‥) 폭의 1/2이다. 결과적으로 기준 디지트선 DL1R에서 전압은 1,20V 및 1.21V 간의 중간 레벨로 바이어스된다.
따라서, 기준 전압 발생 회로(312)에서, 기준 전압 VR은 항상 약 3.5V 가 된다.
차동 증폭기(313)는 미러 전류 회로를 형성하는 두 개의 P-채널 MOS 트랜지스터(3132및 3132)와, 바이어스 회로(311)의 출력 전압 VB일 이들 전압 발생 회로(312)의 기준 전압 VR을 각각 수신하는 두개의 N-채널 MOS 트랜지스터(3133및 3134)및 칩 인에이를 신호 CE 를 수신하는 N 채널 MOS트랜지스터(3135)를 구비한다. 차동 증폭기(313)는 칩 인에이블 신호 CE 에 의해 트랜지스터(3135) 턴온되므로서 전원 공급받는다. 예를들어, VBVR일때, 감지 증폭기 3-1의 감지 전압 VS은 로우이다. 역으로, V8VR일때, 감지 증폭기(3-1)의 감지전압 VS은 하이이다.
더구나, 출력 버퍼(4-1)는 P-채널 MOS 트랜지스터(41) 및 N-채널 MOS 트랜지스터(42)로 형성된 COMS 형을 이룬다.
제2도에서, 하나의 기준 전압 발생 회로는 각 감지 증폭기에 대해 제공된다. 그러므로, 감지 증폭기의 수가 제1도의 ROM 디바이스에서와 같이 16 개이면. 집적도는 감소되고 또한 전력 분산은 기준 전압 발생 회로를 통해 흐르는 전류로 인해 증가된다.
본 발명의 제1실시예를 도시하는 제3도에서, 제2도의 기준 전압 발생 회로(312)는 감지 증폭기(3-1')에서 삭제되고 정의 피드백 루프는 차등 증폭기(313')내에 제공된다. 이 경우에, 트랜지스터(3133및 3134)의 게이트가 차동 증폭기(313)의 정의 위상 입력 및 부의 위상 입력이라고 가정하고 출력노드 N1및 N2가 증폭기(313)의 부의 위상 입력 및 정의 위상 출력이라고 가정하자. 그리고나서, 부의 위상 입력, 즉 트랜지스터(3131)외 게이트는 부의 위상 출력 N1에 접속되어 차등 증폭기(313')에서 정의 피드백 루프를 실현한다.
제3도의 차등 증폭기(313') 동작이 후술된다. 이 경우에, 트랜지스터(3135)는 칩 인에이블 신호 CE 에 의해 항상 턴온된다는 것을 주목하자.
바이어스 회로(311)의 출력 전압 VB이 하이일 때, N-채널 트랜지스터(3133)의 전류 캐퍼빌리티는 노드 N1에서 전압을 감소시키도록 증가된다. 결과적으로, N-채널 트랜지스터(3134)의 전류 캐퍼빌리티는 노드 N2에서 전압을 증가시키도록 감소된다. 따라서, P-채널 트랜지스터(3131)의 전류 캐퍼빌리티는 감소되어, 노드 N1에서의 전압이 감소된다. 이 경우에, 노드 N1밀 N-채널 트랜지스터(3134)의 게이트간의 정의 피드백 루프로 인해; 노드 N1에서의 전압이 낮으면 낮을수록 노드 N2에서의 전압은 높게 된다.
한편, 바이어스 회로(311)의 출력 전압 VB이 로우일 때, N-채널 트랜지스터(3133)의 전류 캐퍼빌리티는 노드 Nl에서 전압을 감소시킨다. 결과적으로, N-채널 트랜지스터(3134)의 전류 캐퍼빌리티는 노드 N2에서의 전압을 감소시키도록 증가된다. 따라서, P-채널 트랜지스터(3131)의 전류 캐퍼빌리티는 증가되어 노드 N1에서의 전압은 증가하게 된다. 이 경우에, 노드 N1및 N-채널 트랜지스터(3134)의 게이트간의 정의 피드백 루프로 인해, 노드 N1에서의 전압이 높게 되면 될수록, 노드 N2에서의 전압은 낮게 된다.
따라서, 제3도에서, 바이어스 회로(311)의 출력 전압VB에 응답하여 변경되는 노드 N2에서의 전압은 노드 N2에서의 전압과 비교된다.
감지 증폭기(3-1')가 제2도의 기준 전압 발생 회로(312)를 구비하고 있지 앉기 때문에, 감지 증폭기(3-1')는 제2도의 감지 증폭기(3-1)엔 비해 크기면에서 상당히 감소된다. 예를 들어, 트랜지스터(3111, 3121및 3135)는 10㎛ 폭이며, 트랜지스터(3112및 3132)는 20㎛ 폭이고 트랜지스터(3131, 3132및 3234)는 5㎛ 폭이다. 그러므로, 감지 증폭기(3-1')는 제2도의 감지 증폭기(3-1)의 크기에 비해 약 2/3로 감소된다.
제4도 도시된 바와 같이, 정의 피드백 전력이 너무 강한 경우, 차동 증폭기(313')의 반전 동작은 너무 느리게 된다. 결과적으로, 최악의 경우 차등 증폭기(313')의 반전 동작이 일어나지 앉는다.
본 발명의 제2실시예를 도시하는 제5도에서, 감지 증폭기(3-1)의 차등 증폭기(313)에서, 전송 게이트로 형성된 전위 등화기(3136)는 노드 N1밀 N2간에 접속된다. 예를들어, 이 전송 게이트는 5Nm 폭을 갖는 P-채널 MOS 트랜지스터 및 N-채널 MOS 트랜지스터로 이루어져 있다.
전위 등화기(3136)는 어드레스 전이 검출(ATD) 회로(5)에 의해 동작되어 X 어드레스 신호(X1‥‥‥Xm) 및 Y 어드레스 신호(Y1‥‥‥Ym)중 적어도 하나의 신호 전이를 검출하여 신호 ATD 및 이 신호의 반전 신호 ATD 틀 발생시킨다.
제5도의 어드레스 전이 검출 회로의 상세한 회로도를 도시한 제6도에서, 어드레스 전이 검출 회로(5)는 X 어드레스 신호(X1‥‥‥) 전이를 검출하는 지연 회로(521) 및 배타적 OR 회로(511), X어드레스 신호(Xm)전이를 검출하는 지연 회(52m) 및 배타적 OR 회로(51m), Y어드레스 신호(Y1‥‥‥) 전이를 검출하는 지연 회로(541) 및 배타적 OR 회로(531), Y 어드레스신호(YN) 전이를 검출하는 지연 회로(54n) 및 배타적 OR 회로 (53n)를 구비한다. 배타적 OR 회로(511‥‥‥51m,531‥‥‥53n)의 출력은 반전된 출력 단자를 갖는 OR 회로(54)에 공급되어 신호를 발생시기고 비반전된 출력 단자를 갖는 OR 회로(54)에 공급되어 신호 ATD 를 발생시킨다. 즉, 어드레스 신호들 (X1‥‥‥)(m, Y1‥‥‥Yn)중 적어도 하나의 신호가 변경될 때, 대응하는 배타적 OR 회로는 지연 회로(521‥‥‥S2m, 531‥‥‥또는 53m)에 의해 결정된 펄스폭을 갖는 펄스 신호를 발생시키고 결과적으로 OR 회로(54)는 펄스 신호 ATD 및를 발생시킨다.
제5도의 감지 증폭기(3-t') 동작이 제7도를 참조하여 다음에 설명된다. 즉, 어드레스 신호들(X1내지 Xm 및 Y1내지 Yn)중 적어도 하나의 신호가 시간(t1또는 t4)에서 변경될 때, 전위 등화기(313b)는 시간(t2또는 t5)에서 턴온되어 노드(N1)에서 전압이 노드(N2)에서의 전압과 동일하게 되도록한다. 그리고나서, 시간(t3또는 t6)에서, 노드(N1)에서의 전압은 바이어스 회로(311)의 출력 전압 VB에서 응답하여 변경되고 그에 따라서 노드(N2)에서의 전압은 노드(N1)에서의 전압은 응답하여 역으로 변경된다.
따라서, 제2실시예에서, 차등 증폭기(313)의 반전 동작은 전위 등화기(313b)의 존재로 인해 실행될 수 있다.
제3도의 감지 증폭기는 제8도에 도시된 바와 같은 감지 증폭기로 수정될 수 있다. 제8도에서, N-채널 트랜지스터(3133및 3134)는 전류 미러 회로를 형성한다. 이 경우, 바이어스 회로(311)외 출력 전압(VB)은 P-채널 트랜지스터(3131)의 게이트에 공급되고 P-채널 트랜지스터(3132)의 게이트는 노드(N1)에 접속되어 정의 피드백 루프를 실현한다. 제8도의 감지 증폭기 동작은 제3도의 동작과 유사하다.
유사하게, 제5도의 감지 증폭기(3-t)는 제9도에 도시된 바와 같은 감지 증폭기로 수정된다. 제9도에서, N-채널 트랜지스터(3133및 3134)는 전류 미러 회로를 형성한다.
이 경우에, 바이어스 회로(311)의 출력 전압(VB)은 P-채널 트랜지스터(3131)의 게이트에 공급되고 P-채널 트랜지스터(3132)의 게이트는 노드(N1)에 접속되어 정의 피드백 루프를 실현한다. 제9도의 감지 증폭기의 동작은 제5도의 동작과 유사하다.
제2도에서, 메모리 셀 어레이(1-1)는 마스크 ROM셀로 구성된다. 예를 들어. 제10a도에 도시된 바와 같이, 메모리 셀의 데이타 0 또는 1은 증강형 트랜지스터의 존재 또는 부재에 대응한다. 또한, 제10b도에 도시된 바와 같이, 데이터 0 또는 1은 결핍형 또는 증강형 트랜지스터에 대응한다.
더구나, 제10d도에 도시된 바와 같이, 데이타 0 또는 1은 트랜지스터를 하나의 비트선에 접속시키는 접촉 윈도우(스루홀)의 존재 또는 부재에 대응한다.
상술된 바와 같이, 이 본 발명에 따르면, 기준 전압 발생회로가 감지 증폭기에 제공되어 있지 않기 때문에, 집적도는 향상되고 전력 분산은 감소된다.

Claims (11)

  1. 반도체 메모리 디바이스에 있어서, 다수의 판독-전용 메모리 셀(M11, M12,...)을 포함하는 메모리 셀 어레이(1-1)와, 상기 메모리 셀 어레이에 접속되어 상기 판독-전용 메모리 셀들중 선택된 하나의 셀로부터 판독 데이터를 수신하는 디지트선(DL1)과 상기 디지트선에 접속되어 상기 디지트선에서 전압을 증폭하는 바이어스 회로(311) 및, 정의 위상 입력, 부의 위상 입력, 정의 위상 출력 및 부의 위상 출력을 갖는 차동 증폭기(313', 313)로서, 상기 정의 위상 입력 및 상기 부의 위상 입력들중 하나의 입력은 상기 바이어스 회로의 출력에 접속되며, 상기 정의 위상 입력 및 상기 부의 위상 입력들중 나머지 하나의 입력은 상기 정의 위상 출력 및 이 위상과 동위상인 상기 부의 위상 출력중 하나의 출력에 접속되는 상기 차동 증폭기(313', 313)를 구비하는 것을 특징으로 하는 반도체 메모리 디바이스.
  2. 상기 차동 증폭기의 상기 정의 위상 출력 및 상기 부의 위상 출력간에 접속되는 전위 등화기(3136)를 더 구비하는 것을 특징으로 하는 반도체 메모리 디바이스.
  3. 제2항에 있어서, 상기 전위 등화기는 상기 디바이스에 공급되는 어드레스가 변경될 때 상기 차동 증폭기의 상기 정의 위상 출력 및 상기 부의 위상 출력의 전위를 상호 등화시키는 것을 특징으로 하는 반도체 메모리 디바이스.
  4. 제1항에 있어서, 상기 차동 증폭기는 제1전원 단자(Vcc)와, 상기 제1전원 단자보다 낮은 전위를 갖는 제2전원 단자(GND)와, 상기 제1전원 단자, 게이트 및 드레인에 접속되는 소스를 갖는 제1P-채널 MOS 트랜지스터(3131)와, 상기 제1전원 단자에 접속되는 소스와 상기 제1P-채널 MOS 트랜지스터의 게이트에 접속되는 게이트 및 상기 제1, 제2P-채널 MOS 트랜지스터의 게이트에 접속되는 드레인을 갖는 제2P-채널 MOS 트랜지스터(3132)와, 상기 제2전원 단자에 동작적으로 접속되는 소스와, 상기 바이어스 회로의 출려에 접속되는 드레인을 갖는 제1N-채널 MOS 트랜지스터(3133) 및, 상기 제2전원 단자에 동작적으로 접속되는 소스와, 상기 제1P-채널 MOS 트랜지스터의 드레인에 접속되는 게이트 및 상기 제2P-채널 MOS 트랜지스터의 드레인에 접속되는 드레인을 갖는 제2N-채널 MOS 트랜지스터(3134)를 구비하는 것을 특징으로 하는 반도체 메모리 디바이스.
  5. 제1항에 있어서, 상기 차동 증폭기는 제1전원 단자(Vcc)와, 상기 제1전원 단자보다 낮은 전위를 갖는 제2전원 단자(GND)와, 상기 제1전원 단자에 접속되는 소스와, 상기 바이어스 회로의 출력에 접속되는 게이트 및 드레인을 갖는 제1P-채널 MOS 트랜지스터(3131)와, 상기 제1전원 단자에 접속되는 소스와, 상기 제1P-채널 MOS 트랜지스터의 드레인에 접속되는 게이트 및 드레인을 갖는 제2P-채널 MOS 트랜지스터(3132)와, 상기 제2전원 단자에 동작적으로 접속되는 소스와, 상기 제2P-채널 MOS 트랜지스터의 드레인에 접속되는 게이트 및 상기 제1P채널 MOS 트랜지스터의 드레인에 접속되는 드레인을 갖는 제1N-채널 MOS 트랜지스터(3133) 및 상기 제2전원 단자에 동작적으로 접속되는 소스와, 상기 제1N-채널 MOS 트랜지스터의 게이트에 접속되는 게이트 및 상기 제2P채널 MOS 트랜지스터의 드레인에 접속되는 드레인을 갖는 제2N-채널 MOS 트랜지스터(3134)를 구비하는 것을 특징으로 하는 반도체 메모리 디바이스.
  6. 제2항에 있어서, 상기 차동 증폭기는 제1전원 단자(Vcc)와, 상기 제1전원 단자보다 낮은 전위를 갖는 제2전원 단자(GND)와, 상기 제1전원 단자에 접속되는 소스와, 게이트 및 상기 전위 등화기의 제1단자에 접속되는 드레인을 갖는 제1P-채널 MOS 트랜지스터(3131)와, 상기 제1전원 단자에 접속되는 소스와, 상기 제1P-채널 MOS 트랜지스터의 게이트에 접속되는 게이트 및 상기 제2P-채널 MOS 트랜지스터의 게이트 및 상기 전위 등화기의 제2단자에 접속되는 드레인을 갖는 제2P-채널 MOS 트랜지스터(3132)와, 상기 제2전원 단자에 동작적으로 접속되는 소스와, 상기 바이어스 회로의 출력에 접속되는 게이트 및 상기 제1P-채널 MOS 트랜지스터의 드레인에 접속되는 드레인을 갖는 제1N-채널 MOS 트랜지스터(3133) 및, 상기 전원 단자에 동작적으로 접속되는 소스와, 상기 제1P-채널 MOS 트랜지스터의 드레인에 접속되는 게이트 및 상기 제2P-채널 트랜지스터의 드레인에 접속되는 드레인을 갖는 제2N-채널 MOS 트랜지스터(3134)를 구비하는 것을 특징으로 하는 반도체 메모리 디바이스.
  7. 제2항에 있어서, 상기 차동 증폭기는 제1전원 단자(Vcc)와, 상기 제1전원 단자보다 낮은 전위를 갖는 제2전원 단자(GND)와, 상기 제1전원 단자에 접속되는 소스와, 상기 바이어스 회로의 출력에 접속되는 게이트 및 상기 전위 등화기의 제1단자에 접속되는 드레인을 갖는 제1P-채널 MOS 트랜지스터(3131)와, 상기 제1전원 단자에 접속되는 소스와, 상기 제1P-채널 MOS 트랜지스터의 드레인에 접속되는 게이트 및 상기 전위 등화기의 제2단자에 접속되는 드레인을 갖는 제2P-채널 MOS 트랜지스터(3132)와, 상기 제2전원 단자에 동작적으로 접속되는 소스와, 상기 제2P-채널 MOS 트랜지스터의 드레인에 접속되는 게이트 및 상기 제1P-채널 MOS 트랜지스터의 드레인에 접속되는 드레인을 갖는 제1N-채널 MOS 트랜지스터(3133) 및, 상기 제2전원 단자에 동작적으로 접속되는 소스와, 상기 제1P-채널 MOS 트랜지스터의 게이트에 접속되는 게이트 및 상기 제2P-채널 MOS 트랜지스터의 드레인에 접속되는 드레인을 갖는 제2N-채널 MOS 트랜지스터(3134)를 구비하는 것을 특징으로 하는 반도체 메모리 디바이스.
  8. 제1항에 있어서, 상기 판독 전용 메모리 셀은 비휘발성인 것을 특징으로 하는 반도체 메모리 디바이스.
  9. 제1항에 있어서, 상기 판독-전용 메모리 셀은 마스크 ROM 셀형인 것을 특징으로 하는 반도체 메모리 디바이스.
  10. 반도체 메모리 디바이스에 있어서, 다수의 판독 전용 메모리 셀(M11, M12,...)을 포함하는 메모리 셀 어레이(1-1)와, 상기 메모리 셀 어레이에 접속되어 상기 판독 전용 메모리 셀들중 선택된 하나의 셀로부터 판독 데이터를 수신하는 디지트선(DL1)과, 상기 디지트선에 접속되어 상기 디지트선에서 전압을 증폭하는 바이어스 회로(311) 및, 정의 위상 입력, 부의 위상 입력, 정의 위상 입력 및 부의 위상 입력을 갖는 차동 증폭기(313', 313)로서, 상기 정의 위상 입력은 상기 바이어스 회로의 출력에 접속되며, 상기 부의 위상 입력은 상기 부의 위상 출력에 접속되는 상기 차동 증폭기(313', 313)를 구비하는 것을 특징으로 하는 반도체 메모리 디바이스.
  11. 상기 차동 증폭기의 상기 정의 위상 출력 및 상기 부의 위상 출력간에 접속되어 상기 디바이스에 공급되는 어드레스가 변경될 때 상기 차동 증폭기의 상기 정의 위상 출력 및 상기부의 위상 출력에서의 전위를 상호 등화시키는 전위 등화기(3136)를 더 구비하는 것을 특징으로 하는 반도체 메모리 디바이스.
KR1019960001193A 1995-01-20 1996-01-20 정의 피드백 감지 증폭기를 갖는 반도체 메모리 디바이스 KR100196950B1 (ko)

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