JPH1131932A - メモリトランジスタを備えた半導体装置ならびに増幅回路及び増幅度可変方法ならびに記憶媒体 - Google Patents
メモリトランジスタを備えた半導体装置ならびに増幅回路及び増幅度可変方法ならびに記憶媒体Info
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- JPH1131932A JPH1131932A JP2078698A JP2078698A JPH1131932A JP H1131932 A JPH1131932 A JP H1131932A JP 2078698 A JP2078698 A JP 2078698A JP 2078698 A JP2078698 A JP 2078698A JP H1131932 A JPH1131932 A JP H1131932A
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Abstract
(57)【要約】
【課題】 音声信号を代表する様々なアナログ信号処理
に用いられる可変増幅回路等に応用可能な、メモリトラ
ンジスタを備えた半導体装置を提供する。 【解決手段】 音声信号等の信号処理回路の基本構成要
素であるｎＭＯＳ出力トランジスタ１０，２０を有する
差動増幅回路において、フローティング・ゲートを有す
る閾値電圧可変な不揮発性トランジスタであるｎＭＯＳ
電流源トランジスタ６０を設けることによりプログラム
可変増幅回路を実現する。
に用いられる可変増幅回路等に応用可能な、メモリトラ
ンジスタを備えた半導体装置を提供する。 【解決手段】 音声信号等の信号処理回路の基本構成要
素であるｎＭＯＳ出力トランジスタ１０，２０を有する
差動増幅回路において、フローティング・ゲートを有す
る閾値電圧可変な不揮発性トランジスタであるｎＭＯＳ
電流源トランジスタ６０を設けることによりプログラム
可変増幅回路を実現する。
Description
【０００１】
【発明の属する技術分野】本発明はメモリトランジスタ
を備えた半導体装置に関し、特に増幅度を可変可能なプ
ログラム可変増幅回路等に応用可能なメモリトランジス
タを備えた半導体装置に関する。
を備えた半導体装置に関し、特に増幅度を可変可能なプ
ログラム可変増幅回路等に応用可能なメモリトランジス
タを備えた半導体装置に関する。
【０００２】
【従来の技術】音声信号を代表とする、様々なアナログ
信号処理の基本となる差動入力、単一出力の差動増幅回
路の一般的な回路構成を図７に示す。図７に示すように
一般的な差動増幅回路の回路構成では入力トランジスタ
１及び２は、入力電圧ＶIN1 、ＶIN2 に対して差動増幅
するように接続されている。
信号処理の基本となる差動入力、単一出力の差動増幅回
路の一般的な回路構成を図７に示す。図７に示すように
一般的な差動増幅回路の回路構成では入力トランジスタ
１及び２は、入力電圧ＶIN1 、ＶIN2 に対して差動増幅
するように接続されている。
【０００３】入力トランジスタ１及び２は、相互コンダ
クタンス可変の可変利得素子である。入力差動対を構成
する入力トランジスタ１及び２のソースは共通に接続さ
れ、制御電流電源素子である電流源トランジスタ５を介
して定電圧源ＶSSに接続されている。なお、図中ＩCCは
電源電流を示している。
クタンス可変の可変利得素子である。入力差動対を構成
する入力トランジスタ１及び２のソースは共通に接続さ
れ、制御電流電源素子である電流源トランジスタ５を介
して定電圧源ＶSSに接続されている。なお、図中ＩCCは
電源電流を示している。
【０００４】また、入力トランジスタ１及び２のドレイ
ンは、差動増幅回路の能動負荷となるカレントミラー回
路を構成するトランジスタ３及び４に接続され、差動対
の入力トランジスタ１、２の一方のドレインから電流Ｉ
OUT が出力される。また、カレントミラー回路を構成す
るトランジスタ３及び４のドレインは共通に接続され、
定電圧源ＶDDに接続されている。かかる構成の回路が全
てが集積化され差動増幅器を構成している。
ンは、差動増幅回路の能動負荷となるカレントミラー回
路を構成するトランジスタ３及び４に接続され、差動対
の入力トランジスタ１、２の一方のドレインから電流Ｉ
OUT が出力される。また、カレントミラー回路を構成す
るトランジスタ３及び４のドレインは共通に接続され、
定電圧源ＶDDに接続されている。かかる構成の回路が全
てが集積化され差動増幅器を構成している。
【０００５】この差動増幅回路の入出力特性は、 ＩOUT ∝（ＶIN1 −ＶIN2 ＋ＶOS）×ＩCC で概ね表され、電流源トランジスタで決められる電源電
流と差動入力電圧とで決定される。ここで、ＶOSは入力
トランジスタ１、２の閾値電圧の差であり、差動増幅回
路の入力オフセット電圧となる。
流と差動入力電圧とで決定される。ここで、ＶOSは入力
トランジスタ１、２の閾値電圧の差であり、差動増幅回
路の入力オフセット電圧となる。
【０００６】このような差動増幅回路の特性を可変にす
るために、フローティング・ゲートを有するトランジス
タを用いた例が特開昭６３−３５０３号公報、および、
特開平４−１９２７０３号公報に開示されているが、い
ずれも差動入力トランジスタにフローティング・ゲート
を有するトランジスタを用いて、入力オフセット電圧ゼ
ロを実現している。
るために、フローティング・ゲートを有するトランジス
タを用いた例が特開昭６３−３５０３号公報、および、
特開平４−１９２７０３号公報に開示されているが、い
ずれも差動入力トランジスタにフローティング・ゲート
を有するトランジスタを用いて、入力オフセット電圧ゼ
ロを実現している。
【０００７】これらの場合、差動増幅回路の入出力特性
は、 ＩOUT ∝（ＶIN1 −ＶIN2 ）×ＩCC となる。そのため、入力オフセット電圧はゼロとなり、
原点のずれはなくなるため信号範囲のずれは抑えられ
る。
は、 ＩOUT ∝（ＶIN1 −ＶIN2 ）×ＩCC となる。そのため、入力オフセット電圧はゼロとなり、
原点のずれはなくなるため信号範囲のずれは抑えられ
る。
【０００８】
【発明が解決しようとする課題】しかしながら、例えば
音声信号では人間には周波数ゼロＨｚの音は聞こえない
ので、音声信号を増幅する回路では入力オフセット電圧
をゼロに制御して得られる直流信号は意味を持たない。
すなわち、音声信号処理回路の機能に関しては、従来の
入力オフセット電圧をゼロにする制御機能より増幅回路
としての増幅度を変化させる得る機能が重要である。
音声信号では人間には周波数ゼロＨｚの音は聞こえない
ので、音声信号を増幅する回路では入力オフセット電圧
をゼロに制御して得られる直流信号は意味を持たない。
すなわち、音声信号処理回路の機能に関しては、従来の
入力オフセット電圧をゼロにする制御機能より増幅回路
としての増幅度を変化させる得る機能が重要である。
【０００９】そこで、増幅回路としての増幅度を変化さ
せるために、フィードバック構成によって、利得がプロ
グラム可変の増幅回路が提供されている。しかしなが
ら、従来のフィードバック構成によると、出力が電圧に
なるので、電流に変換するために別途回路を組み込む必
要があり、増幅回路が複雑になるといった問題があっ
た。
せるために、フィードバック構成によって、利得がプロ
グラム可変の増幅回路が提供されている。しかしなが
ら、従来のフィードバック構成によると、出力が電圧に
なるので、電流に変換するために別途回路を組み込む必
要があり、増幅回路が複雑になるといった問題があっ
た。
【００１０】本発明は、このような問題を解決するため
に成されたものであり、音声信号を代表とする様々なア
ナログ信号処理に用いられる可変増幅回路等に応用可能
なメモリトランジスタを備えた半導体装置を提供するこ
とを目的とする。
に成されたものであり、音声信号を代表とする様々なア
ナログ信号処理に用いられる可変増幅回路等に応用可能
なメモリトランジスタを備えた半導体装置を提供するこ
とを目的とする。
【００１１】
【課題を解決するための手段】本発明の半導体装置は、
第１の差動増幅回路、第１のカレントミラー回路と第１
の制御電流電源回路とを備えた半導体装置であって、前
記第１の差動増幅回路は、入力差動対を構成する少なく
とも２つの第１のトランジスタと第２のトランジスタと
を含み、前記第１のトランジスタは、第１のゲートと、
第１の導電領域と第２の導電領域からなる一対の導電領
域とを備え、前記第２のトランジスタは、第２のゲート
と、第３の導電領域と第４の導電領域からなる一対の導
電領域とを備え、前記第１のカレントミラー回路は、第
３のトランジスタと第４のトランジスタとを備え、前記
第３のトランジスタは、第３のゲートと、第５の導電領
域と第６の導電領域からなる一対の導電領域とを備え、
前記第４のトランジスタは、第４のゲートと、第７の導
電領域と第８の導電領域からなる一対の導電領域とを備
え、前記第１の導電領域と第５の導電領域は第１の配線
層を介して接続され、前記第３の導電領域と第７の導電
領域は第２の配線層を介して接続され、前記第６の導電
領域と前記第８の導電領域は、第３の配線層を介して第
１の定電圧源に接続され、前記第２の導電領域と前記第
４の導電領域は、少なくとも第４の配線層、前記第１の
制御電流電源回路及び第５の配線層を介して第２の定電
圧源に接続され、前記第３のゲート、前記第４のゲート
及び前記第５の導電領域は、第６の配線層を介して接続
され、前記第１の制御電流電源回路は、第１の不揮発性
メモリトランジスタを含み、前記第１の不揮発性メモリ
トランジスタは、少なくとも第１の制御ゲートと、第１
の電荷蓄積層と、第９の導電領域と第１０の導電領域か
らなる一対の導電領域とを備える。
第１の差動増幅回路、第１のカレントミラー回路と第１
の制御電流電源回路とを備えた半導体装置であって、前
記第１の差動増幅回路は、入力差動対を構成する少なく
とも２つの第１のトランジスタと第２のトランジスタと
を含み、前記第１のトランジスタは、第１のゲートと、
第１の導電領域と第２の導電領域からなる一対の導電領
域とを備え、前記第２のトランジスタは、第２のゲート
と、第３の導電領域と第４の導電領域からなる一対の導
電領域とを備え、前記第１のカレントミラー回路は、第
３のトランジスタと第４のトランジスタとを備え、前記
第３のトランジスタは、第３のゲートと、第５の導電領
域と第６の導電領域からなる一対の導電領域とを備え、
前記第４のトランジスタは、第４のゲートと、第７の導
電領域と第８の導電領域からなる一対の導電領域とを備
え、前記第１の導電領域と第５の導電領域は第１の配線
層を介して接続され、前記第３の導電領域と第７の導電
領域は第２の配線層を介して接続され、前記第６の導電
領域と前記第８の導電領域は、第３の配線層を介して第
１の定電圧源に接続され、前記第２の導電領域と前記第
４の導電領域は、少なくとも第４の配線層、前記第１の
制御電流電源回路及び第５の配線層を介して第２の定電
圧源に接続され、前記第３のゲート、前記第４のゲート
及び前記第５の導電領域は、第６の配線層を介して接続
され、前記第１の制御電流電源回路は、第１の不揮発性
メモリトランジスタを含み、前記第１の不揮発性メモリ
トランジスタは、少なくとも第１の制御ゲートと、第１
の電荷蓄積層と、第９の導電領域と第１０の導電領域か
らなる一対の導電領域とを備える。
【００１２】本発明の半導体装置の一態様例において
は、前記第９の導電領域が前記第４の配線層を介して前
記第２、第４の導電領域に接続され、前記第１０の導電
領域が前記第５の配線層を介して前記第２の定電圧源に
接続されている。
は、前記第９の導電領域が前記第４の配線層を介して前
記第２、第４の導電領域に接続され、前記第１０の導電
領域が前記第５の配線層を介して前記第２の定電圧源に
接続されている。
【００１３】本発明の半導体装置の一態様例において
は、少なくとも前記第１、第２の導電領域の一方がソー
ス、他方が、ドレインとして機能し、少なくとも前記第
３、第４の導電領域の一方がソース、他方が、ドレイン
として機能し、少なくとも前記第５、第６の導電領域の
一方がソース、他方が、ドレインとして機能し、少なく
とも前記第７、第８の導電領域の一方がソース、他方
が、ドレインとして機能し、少なくとも前記第９、第１
０の導電領域の一方がソース、他方が、ドレインとして
機能する。
は、少なくとも前記第１、第２の導電領域の一方がソー
ス、他方が、ドレインとして機能し、少なくとも前記第
３、第４の導電領域の一方がソース、他方が、ドレイン
として機能し、少なくとも前記第５、第６の導電領域の
一方がソース、他方が、ドレインとして機能し、少なく
とも前記第７、第８の導電領域の一方がソース、他方
が、ドレインとして機能し、少なくとも前記第９、第１
０の導電領域の一方がソース、他方が、ドレインとして
機能する。
【００１４】本発明の半導体装置の一態様例において
は、第２の差動増幅回路、第２のカレントミラー回路と
第２の制御電流電源回路とを更に備え、前記第２の差動
増幅回路は、入力差動対を構成する少なくとも２つの第
５のトランジスタと第６のトランジスタとを含み、前記
第５のトランジスタは、第５のゲートと、第１１の導電
領域と第１２の導電領域からなる一対の導電領域とを備
え、前記第６のトランジスタは、第６のゲートと、第１
３の導電領域と第１４の導電領域からなる一対の導電領
域とを備え、前記第２のカレントミラー回路は、第７の
トランジスタと第８のトランジスタとを備え、前記第７
のトランジスタは、第７のゲートと、第１５の導電領域
と第１６の導電領域からなる一対の導電領域とを備え、
前記第８のトランジスタは、第８のゲートと、第１７の
導電領域と第１８の導電領域からなる一対の導電領域と
を備え、前記第２の差動増幅回路と前記第２のカレント
ミラー回路の接続は、前記第１１の導電領域と第１５の
導電領域は、第６の配線層を介して接続され、前記第１
３の導電領域と第１７の導電領域は、第７の配線層を介
して接続され、前記第１６の導電領域と前記第１８の導
電領域は、第８の配線層を介して第３の定電圧源に接続
され、前記第１２の導電領域と前記第１４の導電領域
は、少なくとも第９の配線層、前記第２の制御電流電源
回路及び第１０の配線層を介して第４の定電圧源に接続
され、前記第３のゲート、前記第４のゲート及び前記第
５の導電領域は第１１の配線層を介して接続され、前記
第１のゲートと前記５のゲートが、遅延回路を介して接
続されている。
は、第２の差動増幅回路、第２のカレントミラー回路と
第２の制御電流電源回路とを更に備え、前記第２の差動
増幅回路は、入力差動対を構成する少なくとも２つの第
５のトランジスタと第６のトランジスタとを含み、前記
第５のトランジスタは、第５のゲートと、第１１の導電
領域と第１２の導電領域からなる一対の導電領域とを備
え、前記第６のトランジスタは、第６のゲートと、第１
３の導電領域と第１４の導電領域からなる一対の導電領
域とを備え、前記第２のカレントミラー回路は、第７の
トランジスタと第８のトランジスタとを備え、前記第７
のトランジスタは、第７のゲートと、第１５の導電領域
と第１６の導電領域からなる一対の導電領域とを備え、
前記第８のトランジスタは、第８のゲートと、第１７の
導電領域と第１８の導電領域からなる一対の導電領域と
を備え、前記第２の差動増幅回路と前記第２のカレント
ミラー回路の接続は、前記第１１の導電領域と第１５の
導電領域は、第６の配線層を介して接続され、前記第１
３の導電領域と第１７の導電領域は、第７の配線層を介
して接続され、前記第１６の導電領域と前記第１８の導
電領域は、第８の配線層を介して第３の定電圧源に接続
され、前記第１２の導電領域と前記第１４の導電領域
は、少なくとも第９の配線層、前記第２の制御電流電源
回路及び第１０の配線層を介して第４の定電圧源に接続
され、前記第３のゲート、前記第４のゲート及び前記第
５の導電領域は第１１の配線層を介して接続され、前記
第１のゲートと前記５のゲートが、遅延回路を介して接
続されている。
【００１５】本発明の半導体装置の一態様例において
は、前記第９の導電領域が前記第４の配線層を介して前
記第２、第４の導電領域に接続され、前記第１０の導電
領域が前記第５の配線層を介して前記第２の定電圧源に
接続され、前記第２の制御電流電源回路は、第２の不揮
発性メモリトランジスタを含み、前記第２の不揮発性メ
モリトランジスタは、少なくとも第２の制御ゲートと、
第２の電荷蓄積層と、第１９の導電領域と第２０の導電
領域からなる一対の導電領域とを備えている。
は、前記第９の導電領域が前記第４の配線層を介して前
記第２、第４の導電領域に接続され、前記第１０の導電
領域が前記第５の配線層を介して前記第２の定電圧源に
接続され、前記第２の制御電流電源回路は、第２の不揮
発性メモリトランジスタを含み、前記第２の不揮発性メ
モリトランジスタは、少なくとも第２の制御ゲートと、
第２の電荷蓄積層と、第１９の導電領域と第２０の導電
領域からなる一対の導電領域とを備えている。
【００１６】本発明の半導体装置の一態様例において
は、少なくとも前記第９の配線層を介して、前記第１９
の導電領域が、前記１２の導電領域及び前記第１４の導
電領域と接続され、少なくとも前記第１０の配線層を介
して、前記第２０の導電領域が、前記第４の定電圧源に
接続されている。
は、少なくとも前記第９の配線層を介して、前記第１９
の導電領域が、前記１２の導電領域及び前記第１４の導
電領域と接続され、少なくとも前記第１０の配線層を介
して、前記第２０の導電領域が、前記第４の定電圧源に
接続されている。
【００１７】本発明の半導体装置の一態様例において
は、少なくとも前記第１、２のゲートのどちらか一方
が、遅延回路と接続されている。
は、少なくとも前記第１、２のゲートのどちらか一方
が、遅延回路と接続されている。
【００１８】本発明の半導体装置の一態様例において
は、前記第２の配線層と前記第７の配線層は、第１１の
配線層を介して接続されている。
は、前記第２の配線層と前記第７の配線層は、第１１の
配線層を介して接続されている。
【００１９】本発明の半導体装置の一態様例において
は、前記第１の不揮発性メモリトランジスタの閾値を、
可変可能にする閾値可変手段とを更に備えている。
は、前記第１の不揮発性メモリトランジスタの閾値を、
可変可能にする閾値可変手段とを更に備えている。
【００２０】本発明の半導体装置は、少なくとも差動増
幅回路、第１の制御電流電源回路とを備えた半導体装置
であって、前記差動増幅回路は、少なくとも１つのトラ
ンジスタを備え、前記トランジスタは、ゲートと一対の
第１の導電領域とを備え、前記第１の導電領域の一方の
導電領域は、少なくとも第１の配線層、前記制御電流電
源回路及び第２の配線層を介して定電圧源に接続され、
前記制御電流電源回路は、不揮発性メモリトランジスタ
を備え、前記不揮発性メモリトランジスタは、制御ゲー
トと、電荷蓄積層と、一対の第２の導電領域とを備え、
前記不揮発性メモリトランジスタの閾値を可変可能にす
る閾値可変手段を備えている。
幅回路、第１の制御電流電源回路とを備えた半導体装置
であって、前記差動増幅回路は、少なくとも１つのトラ
ンジスタを備え、前記トランジスタは、ゲートと一対の
第１の導電領域とを備え、前記第１の導電領域の一方の
導電領域は、少なくとも第１の配線層、前記制御電流電
源回路及び第２の配線層を介して定電圧源に接続され、
前記制御電流電源回路は、不揮発性メモリトランジスタ
を備え、前記不揮発性メモリトランジスタは、制御ゲー
トと、電荷蓄積層と、一対の第２の導電領域とを備え、
前記不揮発性メモリトランジスタの閾値を可変可能にす
る閾値可変手段を備えている。
【００２１】本発明の半導体装置の一態様例において
は、前記第１、第２のトランジスタの少なくとも一方の
トランジスタが、不揮発性メモリトランジスタである。
は、前記第１、第２のトランジスタの少なくとも一方の
トランジスタが、不揮発性メモリトランジスタである。
【００２２】本発明の半導体装置の一態様例において
は、前記第１、第２、第５、第６のトランジスタの少な
くとも１つのトランジスタが、不揮発性メモリトランジ
スタである。
は、前記第１、第２、第５、第６のトランジスタの少な
くとも１つのトランジスタが、不揮発性メモリトランジ
スタである。
【００２３】本発明の半導体装置の一態様例において
は、前記トランジスタが、不揮発性メモリトランジスタ
である。
は、前記トランジスタが、不揮発性メモリトランジスタ
である。
【００２４】本発明の半導体装置は、入力信号に対して
差動増幅するように接続された差動入力トランジスタ対
と、前記差動入力トランジスタ対に接続された電流源と
を有し、前記電流源は、不揮発性メモリトランジスタを
備えている。
差動増幅するように接続された差動入力トランジスタ対
と、前記差動入力トランジスタ対に接続された電流源と
を有し、前記電流源は、不揮発性メモリトランジスタを
備えている。
【００２５】本発明の半導体装置の一態様例において
は、前記差動入力トランジスタ対の少なくとも一方のト
ランジスタが不揮発性メモリトランジスタである。
は、前記差動入力トランジスタ対の少なくとも一方のト
ランジスタが不揮発性メモリトランジスタである。
【００２６】本発明の半導体装置の一態様例において
は、前記差動入力トランジスタ対と前記不揮発性メモリ
トランジスタとの間に接続され、前記不揮発性メモリト
ランジスタのドレイン電圧上昇を抑制する第１のトラン
ジスタを備えている。
は、前記差動入力トランジスタ対と前記不揮発性メモリ
トランジスタとの間に接続され、前記不揮発性メモリト
ランジスタのドレイン電圧上昇を抑制する第１のトラン
ジスタを備えている。
【００２７】本発明の半導体装置の一態様例において
は、第２のトランジスタを介して前記不揮発性メモリト
ランジスタと前記第１のトランジスタが接続されてい
る。
は、第２のトランジスタを介して前記不揮発性メモリト
ランジスタと前記第１のトランジスタが接続されてい
る。
【００２８】本発明の半導体装置の一態様例において
は、前記第１の不揮発性メモリトランジスタの閾値を可
変可能にする閾値可変手段とを備えている。
は、前記第１の不揮発性メモリトランジスタの閾値を可
変可能にする閾値可変手段とを備えている。
【００２９】本発明の半導体装置の一態様例において
は、前記第１の制御ゲート、前記第１、第２の導電領域
の各々に所定の電圧を印加する電圧印加手段を有し、前
記電圧印加手段は、前記電荷蓄積層における電荷の蓄積
状態を段階的に変化させる電荷蓄積可変手段を更に備え
ている。
は、前記第１の制御ゲート、前記第１、第２の導電領域
の各々に所定の電圧を印加する電圧印加手段を有し、前
記電圧印加手段は、前記電荷蓄積層における電荷の蓄積
状態を段階的に変化させる電荷蓄積可変手段を更に備え
ている。
【００３０】本発明の半導体装置は、増幅回路と、前記
増幅回路の増幅度を可変する可変増幅手段を有し、前記
可変増幅手段がメモリトランジスタを備え、前記メモリ
トランジスタは、制御ゲートと、電荷蓄積層と、ソース
とドレインとを備え、前記制御ゲート、前記ソースと前
記ドレインの各々に所定の電圧を印加する電圧印加手段
を備えており、前記電圧印加手段は、前記電荷蓄積層に
おける電荷の蓄積状態を段階的に変化させる電荷蓄積可
変手段とを更に備えている。
増幅回路の増幅度を可変する可変増幅手段を有し、前記
可変増幅手段がメモリトランジスタを備え、前記メモリ
トランジスタは、制御ゲートと、電荷蓄積層と、ソース
とドレインとを備え、前記制御ゲート、前記ソースと前
記ドレインの各々に所定の電圧を印加する電圧印加手段
を備えており、前記電圧印加手段は、前記電荷蓄積層に
おける電荷の蓄積状態を段階的に変化させる電荷蓄積可
変手段とを更に備えている。
【００３１】本発明の半導体装置は、メモリトランジス
タを備えた可変抵抗器を有し、前記メモリトランジスタ
は、制御ゲートと、電荷蓄積層と、ソースとドレインを
備え、前記制御ゲート、前記ソースと前記ドレインの各
々に所定の電圧を印加する電圧印加手段を備えており、
前記電圧印加手段は、前記電荷蓄積層における電荷の蓄
積状態を段階的に変化させる電荷蓄積可変手段とを更に
備えている。
タを備えた可変抵抗器を有し、前記メモリトランジスタ
は、制御ゲートと、電荷蓄積層と、ソースとドレインを
備え、前記制御ゲート、前記ソースと前記ドレインの各
々に所定の電圧を印加する電圧印加手段を備えており、
前記電圧印加手段は、前記電荷蓄積層における電荷の蓄
積状態を段階的に変化させる電荷蓄積可変手段とを更に
備えている。
【００３２】本発明の半導体装置の一態様例において、
前記メモリトランジスタは、ＭＮＯＳ型、マスクＲＯＭ
型、ＥＥＰＲＯＭ型、ＥＰＲＯＭ型、ＰＲＯＭ型、フラ
ッシュ不揮発性メモリの内の少なくともいずれか一つで
ある。
前記メモリトランジスタは、ＭＮＯＳ型、マスクＲＯＭ
型、ＥＥＰＲＯＭ型、ＥＰＲＯＭ型、ＰＲＯＭ型、フラ
ッシュ不揮発性メモリの内の少なくともいずれか一つで
ある。
【００３３】本発明の半導体装置の一態様例において
は、読み出し保護用トランジスタを備え、前記読み出し
保護用トランジスタは、第９のゲートと、第２１の導電
領域と第２２の導電領域からなる一対の導電領域とを備
え、少なくとも前記第４の配線層を介して前記２の導電
領域と第４の導電領域と前記２１の導電領域が接続され
ており、少なくとも第１２の配線を介して前記第９の導
電領域と前記第２２の導電領域が接続されている。
は、読み出し保護用トランジスタを備え、前記読み出し
保護用トランジスタは、第９のゲートと、第２１の導電
領域と第２２の導電領域からなる一対の導電領域とを備
え、少なくとも前記第４の配線層を介して前記２の導電
領域と第４の導電領域と前記２１の導電領域が接続され
ており、少なくとも第１２の配線を介して前記第９の導
電領域と前記第２２の導電領域が接続されている。
【００３４】本発明の半導体装置の一態様例において
は、読み出し保護用トランジスタと、選択トランジスタ
とを備え、前記読み出し保護用トランジスタは、第９の
ゲートと、第２１の導電領域と第２２の導電領域からな
る一対の導電領域とを備えており、前記選択トランジス
タは、第１０のゲートと、第２３の導電領域と第２４の
導電領域からなる一対の導電領域とを備え、前記第４の
配線層を介して前記２の導電領域及び前記第４の導電領
域と前記２１の導電領域が接続され、第１２の配線層を
介して前記第２２の導電領域と前記第２３の導電領域が
接続され、第１３の配線層を介して前記第９の導電領域
と前記第２４の導電領域が接続されている。
は、読み出し保護用トランジスタと、選択トランジスタ
とを備え、前記読み出し保護用トランジスタは、第９の
ゲートと、第２１の導電領域と第２２の導電領域からな
る一対の導電領域とを備えており、前記選択トランジス
タは、第１０のゲートと、第２３の導電領域と第２４の
導電領域からなる一対の導電領域とを備え、前記第４の
配線層を介して前記２の導電領域及び前記第４の導電領
域と前記２１の導電領域が接続され、第１２の配線層を
介して前記第２２の導電領域と前記第２３の導電領域が
接続され、第１３の配線層を介して前記第９の導電領域
と前記第２４の導電領域が接続されている。
【００３５】本発明の半導体装置は、不揮発性メモリト
ランジスタを含む増幅回路を備えた半導体装置であっ
て、前記不揮発性メモリトランジスタは、制御ゲート
と、電荷蓄積層と、第１の導電領域と第２の導電領域か
らなる一対の導電領域とを備えている。
ランジスタを含む増幅回路を備えた半導体装置であっ
て、前記不揮発性メモリトランジスタは、制御ゲート
と、電荷蓄積層と、第１の導電領域と第２の導電領域か
らなる一対の導電領域とを備えている。
【００３６】本発明の半導体装置の一態様例において
は、保護用トランジスタを有し、前記保護用トランジス
タは、ゲートと、第３の導電領域と第４の導電領域から
なる一対の導電領域とを備え、前記第１の導電領域と前
記第４の導電領域は第１の配線層を介して接続され、前
記第２の導電領域は少なくとも第２の配線層を介して第
１の定電圧源に接続され、前記第３の導電領域は少なく
とも第３の配線層を介して第２の定電圧源に接続されて
いる。
は、保護用トランジスタを有し、前記保護用トランジス
タは、ゲートと、第３の導電領域と第４の導電領域から
なる一対の導電領域とを備え、前記第１の導電領域と前
記第４の導電領域は第１の配線層を介して接続され、前
記第２の導電領域は少なくとも第２の配線層を介して第
１の定電圧源に接続され、前記第３の導電領域は少なく
とも第３の配線層を介して第２の定電圧源に接続されて
いる。
【００３７】本発明の半導体装置は、増幅回路とカレン
トミラー回路を備えた半導体装置であって、前記増幅回
路は、不揮発性メモリトランジスタと第１のトランジス
タを含み、前記不揮発性メモリトランジスタは、制御ゲ
ートと、電荷蓄積層と、第１の導電領域と第２の導電領
域からなる一対の導電領域とを備え、前記第１のトラン
ジスタは、第１のゲートと、第３の導電領域と第４の導
電領域からなる一対の導電領域とを備え、前記カレント
ミラー回路は、第２のトランジスタと第３のトランジス
タとを備え、前記第２のトランジスタは、第２のゲート
と、第５の導電領域と第６の導電領域からなる一対の導
電領域とを備え、前記第３のトランジスタは、第３のゲ
ートと、第７の導電領域と第８の導電領域からなる一対
の導電領域とを備え、前記第１の導電領域と前記第５の
導電領域は第１の配線層を介して接続され、前記第３の
導電領域と前記第７の導電領域は第２の配線層を介して
接続され、前記第６の導電領域と前記第８の導電領域は
少なくとも第３の配線層を介して第１の定電圧源に接続
され、前記第２の導電領域と前記第４の導電領域は少な
くとも第４の配線層を介して第２の定電圧源に接続さ
れ、前記第３のゲート、前記第４のゲート及び前記第５
の導電領域は第５の配線層を介して接続されている。
トミラー回路を備えた半導体装置であって、前記増幅回
路は、不揮発性メモリトランジスタと第１のトランジス
タを含み、前記不揮発性メモリトランジスタは、制御ゲ
ートと、電荷蓄積層と、第１の導電領域と第２の導電領
域からなる一対の導電領域とを備え、前記第１のトラン
ジスタは、第１のゲートと、第３の導電領域と第４の導
電領域からなる一対の導電領域とを備え、前記カレント
ミラー回路は、第２のトランジスタと第３のトランジス
タとを備え、前記第２のトランジスタは、第２のゲート
と、第５の導電領域と第６の導電領域からなる一対の導
電領域とを備え、前記第３のトランジスタは、第３のゲ
ートと、第７の導電領域と第８の導電領域からなる一対
の導電領域とを備え、前記第１の導電領域と前記第５の
導電領域は第１の配線層を介して接続され、前記第３の
導電領域と前記第７の導電領域は第２の配線層を介して
接続され、前記第６の導電領域と前記第８の導電領域は
少なくとも第３の配線層を介して第１の定電圧源に接続
され、前記第２の導電領域と前記第４の導電領域は少な
くとも第４の配線層を介して第２の定電圧源に接続さ
れ、前記第３のゲート、前記第４のゲート及び前記第５
の導電領域は第５の配線層を介して接続されている。
【００３８】本発明の半導体装置の一態様例において
は、同調回路を更に備え、前記同調回路の出力端と前記
第１のゲートが少なくとも第５の配線層を介して接続さ
れ、前記増幅回路が高周波増幅回路として機能する。
は、同調回路を更に備え、前記同調回路の出力端と前記
第１のゲートが少なくとも第５の配線層を介して接続さ
れ、前記増幅回路が高周波増幅回路として機能する。
【００３９】本発明の増幅回路は、２つの入力信号に対
して差動増幅するように接続された差動入力トランジス
タと、前記トランジスタに接続された電流源トランジス
タとからなる差動増幅回路を備えた増幅回路において、
前記電流源トランジスタが不揮発性メモリトランジスタ
である。
して差動増幅するように接続された差動入力トランジス
タと、前記トランジスタに接続された電流源トランジス
タとからなる差動増幅回路を備えた増幅回路において、
前記電流源トランジスタが不揮発性メモリトランジスタ
である。
【００４０】本発明の増幅回路の一態様例においては、
前記不揮発性メモリトランジスタがフローティング・ゲ
ートを有する。
前記不揮発性メモリトランジスタがフローティング・ゲ
ートを有する。
【００４１】本発明の増幅回路の一態様例においては、
前記差動入力トランジスタが不揮発性メモリトランジス
タである。
前記差動入力トランジスタが不揮発性メモリトランジス
タである。
【００４２】本発明の増幅回路の一態様例においては、
前記差動入力トランジスタである不揮発性メモリトラン
ジスタがフローティング・ゲートを有する。
前記差動入力トランジスタである不揮発性メモリトラン
ジスタがフローティング・ゲートを有する。
【００４３】本発明の増幅回路の一態様例においては、
前記差動入力トランジスタと前記電流源トランジスタが
読み出し保護用トランジスタを介して接続されている。
前記差動入力トランジスタと前記電流源トランジスタが
読み出し保護用トランジスタを介して接続されている。
【００４４】本発明の増幅回路の一態様例においては、
前記電流源トランジスタと前記読み出し保護用トランジ
スタが選択トランジスタを介して接続されている。
前記電流源トランジスタと前記読み出し保護用トランジ
スタが選択トランジスタを介して接続されている。
【００４５】本発明の増幅回路は、差動増幅回路と前記
差動増幅回路の能動負荷となるカレントミラー回路を備
えた増幅回路であって、前記差動増幅回路は、入力差動
対を構成する少なくとも２つの第１のトランジスタと第
２のトランジスタとを含み、前記第１のトランジスタ
は、第１の導電領域と第２の導電領域からなる一対の導
電領域とを備え、前記第２のトランジスタは、第３の導
電領域と第４の導電領域からなる一対の導電領域とを備
え、前記カレントミラー回路は、第３のトランジスタと
第４のトランジスタとを備え、前記第３のトランジスタ
は、第５の導電領域と第６の導電領域からなる一対の導
電領域とを備え、前記第４のトランジスタは、第７の導
電領域と第８の導電領域からなる一対の導電領域とを備
え、前記第１の導電領域と第５の導電領域は第１の配線
層を介して接続され、前記第３の導電領域と第７の導電
領域は第２の配線層を介して接続され、前記第６の導電
領域と前記第８の導電領域は、第３の配線層を介して第
１の定電圧源に接続され、前記第２の導電領域と前記第
４の導電領域は、少なくとも第４の配線層、制御電流制
限素子として機能する不揮発性メモリトランジスタ及び
第５の配線層を介して第２の定電圧源に接続され、前記
第３の導電領域に電流出力用第６の配線層が接続され、
前記第３のゲート、前記第４のゲート及び前記第５の導
電領域は第７の配線層を介して接続されている。
差動増幅回路の能動負荷となるカレントミラー回路を備
えた増幅回路であって、前記差動増幅回路は、入力差動
対を構成する少なくとも２つの第１のトランジスタと第
２のトランジスタとを含み、前記第１のトランジスタ
は、第１の導電領域と第２の導電領域からなる一対の導
電領域とを備え、前記第２のトランジスタは、第３の導
電領域と第４の導電領域からなる一対の導電領域とを備
え、前記カレントミラー回路は、第３のトランジスタと
第４のトランジスタとを備え、前記第３のトランジスタ
は、第５の導電領域と第６の導電領域からなる一対の導
電領域とを備え、前記第４のトランジスタは、第７の導
電領域と第８の導電領域からなる一対の導電領域とを備
え、前記第１の導電領域と第５の導電領域は第１の配線
層を介して接続され、前記第３の導電領域と第７の導電
領域は第２の配線層を介して接続され、前記第６の導電
領域と前記第８の導電領域は、第３の配線層を介して第
１の定電圧源に接続され、前記第２の導電領域と前記第
４の導電領域は、少なくとも第４の配線層、制御電流制
限素子として機能する不揮発性メモリトランジスタ及び
第５の配線層を介して第２の定電圧源に接続され、前記
第３の導電領域に電流出力用第６の配線層が接続され、
前記第３のゲート、前記第４のゲート及び前記第５の導
電領域は第７の配線層を介して接続されている。
【００４６】本発明の増幅回路の一態様例においては、
前記不揮発性メモリトランジスタは、少なくとも制御ゲ
ートと、電荷蓄積層と、第９の導電領域と第１０の導電
領域からなる一対の導電領域とを備えている。
前記不揮発性メモリトランジスタは、少なくとも制御ゲ
ートと、電荷蓄積層と、第９の導電領域と第１０の導電
領域からなる一対の導電領域とを備えている。
【００４７】本発明の増幅回路の一態様例においては、
前記増幅回路はさらに読み出し保護用トランジスタを備
え、前記読み出し保護用トランジスタは第１１の導電領
域と前記第１２の導電領域からなる一対の導電領域とを
備え、前記第２の導電領域と前記第４の導電領域は前記
第４の配線層を介して前記第１１の導電領域に接続さ
れ、前記第１２の導電領域は第６の配線層を介して前記
第９の導電領域に接続されている。
前記増幅回路はさらに読み出し保護用トランジスタを備
え、前記読み出し保護用トランジスタは第１１の導電領
域と前記第１２の導電領域からなる一対の導電領域とを
備え、前記第２の導電領域と前記第４の導電領域は前記
第４の配線層を介して前記第１１の導電領域に接続さ
れ、前記第１２の導電領域は第６の配線層を介して前記
第９の導電領域に接続されている。
【００４８】本発明の増幅回路の一態様例においては、
前記増幅回路は更に選択トランジスタを備え、前記選択
トランジスタは第１３の導電領域と前記第１４の導電領
域からなる一対の導電領域とを備え、前記第９の導電領
域が第７の配線層を介して前記第１３の導電領域に接続
されている。
前記増幅回路は更に選択トランジスタを備え、前記選択
トランジスタは第１３の導電領域と前記第１４の導電領
域からなる一対の導電領域とを備え、前記第９の導電領
域が第７の配線層を介して前記第１３の導電領域に接続
されている。
【００４９】本発明の増幅度可変方法は、２つの入力信
号に対して差動増幅するように接続された差動入力トラ
ンジスタと、前記差動入力トランジスタに接続された電
流源トランジスタである不揮発性メモリトランジスタ
と、前記差動入力トランジスタと前記電流源トランジス
タとの間に接続された選択トランジスタとを備えた半導
体装置の増幅度可変方法であって、前記電流源トランジ
スタのゲート電圧を所定の第１の電圧にし、前記選択ト
ランジスタの一対の導電領域のいずれかを所定の第２の
電圧にして前記電流源トランジスタの閾値を所定値にす
る。
号に対して差動増幅するように接続された差動入力トラ
ンジスタと、前記差動入力トランジスタに接続された電
流源トランジスタである不揮発性メモリトランジスタ
と、前記差動入力トランジスタと前記電流源トランジス
タとの間に接続された選択トランジスタとを備えた半導
体装置の増幅度可変方法であって、前記電流源トランジ
スタのゲート電圧を所定の第１の電圧にし、前記選択ト
ランジスタの一対の導電領域のいずれかを所定の第２の
電圧にして前記電流源トランジスタの閾値を所定値にす
る。
【００５０】本発明の増幅度可変方法の一態様例におい
ては、前記第２の電圧を段階的に変化させて前記電流源
トランジスタの電荷蓄積層における電荷の蓄積状態を段
階的に変化させる。
ては、前記第２の電圧を段階的に変化させて前記電流源
トランジスタの電荷蓄積層における電荷の蓄積状態を段
階的に変化させる。
【００５１】本発明の記憶媒体は、２つの入力信号に対
して差動増幅するように接続された差動入力トランジス
タと、前記差動入力トランジスタに接続された電流源ト
ランジスタである不揮発性メモリトランジスタと、前記
差動入力トランジスタと前記電流源トランジスタとの間
に接続された選択トランジスタとを備えた半導体装置の
増幅度可変方法の手順をコンピュータに実行させるため
のプログラムを格納した記憶媒体であって、前記プログ
ラムは、前記電流源トランジスタのゲート電圧を所定の
第１の電圧にする第１のプログラムコード手段と、前記
選択トランジスタの一対の導電領域のいずれかを所定の
第２の電圧にして前記電流源トランジスタの閾値を所定
値にする第２のプログラムコード手段とを備えている。
して差動増幅するように接続された差動入力トランジス
タと、前記差動入力トランジスタに接続された電流源ト
ランジスタである不揮発性メモリトランジスタと、前記
差動入力トランジスタと前記電流源トランジスタとの間
に接続された選択トランジスタとを備えた半導体装置の
増幅度可変方法の手順をコンピュータに実行させるため
のプログラムを格納した記憶媒体であって、前記プログ
ラムは、前記電流源トランジスタのゲート電圧を所定の
第１の電圧にする第１のプログラムコード手段と、前記
選択トランジスタの一対の導電領域のいずれかを所定の
第２の電圧にして前記電流源トランジスタの閾値を所定
値にする第２のプログラムコード手段とを備えている。
【００５２】本発明の記憶媒体の一態様例においては、
前記プログラムは更に前記第２の電圧を段階的に変化さ
せて前記電流源トランジスタの電荷蓄積層における電荷
の蓄積状態を段階的に変化させる第３のプログラムコー
ド手段とを備えている。
前記プログラムは更に前記第２の電圧を段階的に変化さ
せて前記電流源トランジスタの電荷蓄積層における電荷
の蓄積状態を段階的に変化させる第３のプログラムコー
ド手段とを備えている。
【００５３】
【発明の実施の形態】以下に、本発明の不揮発性トラン
ジスタを備えた半導体装置の実施形態を図面を参照しな
がら説明する。
ジスタを備えた半導体装置の実施形態を図面を参照しな
がら説明する。
【００５４】図１は、本発明の第１の実施形態に係るプ
ログラム可変増幅回路の要部構成図である。本実施形態
の差動増幅回路ではｎＭＯＳ入力トランジスタ１０及び
２０は入力電圧ＶIN1 、ＶIN2 に対して差動増幅するよ
うに接続されている。ｎＭＯＳ入力トランジスタ１０及
び２０は不揮発性トランジスタでも良く、また相互コン
ダクタンス可変の可変利得素子でも良い。
ログラム可変増幅回路の要部構成図である。本実施形態
の差動増幅回路ではｎＭＯＳ入力トランジスタ１０及び
２０は入力電圧ＶIN1 、ＶIN2 に対して差動増幅するよ
うに接続されている。ｎＭＯＳ入力トランジスタ１０及
び２０は不揮発性トランジスタでも良く、また相互コン
ダクタンス可変の可変利得素子でも良い。
【００５５】入力差動対を構成するｎＭＯＳ入力トラン
ジスタ１０及び２０のドレインは、差動増幅回路の能動
負荷となるカレントミラー回路を構成するｐＭＯＳトラ
ンジスタ３０及び４０に接続され、差動対のｎＭＯＳ入
力トランジスタ１０、２０の一方のドレインから電流Ｉ
OUT が出力される。また、カレントミラー回路のｐＭＯ
Ｓトランジスタ３０及び４０のソース部は共通に接続さ
れ定電圧源ＶDDに接続されている。
ジスタ１０及び２０のドレインは、差動増幅回路の能動
負荷となるカレントミラー回路を構成するｐＭＯＳトラ
ンジスタ３０及び４０に接続され、差動対のｎＭＯＳ入
力トランジスタ１０、２０の一方のドレインから電流Ｉ
OUT が出力される。また、カレントミラー回路のｐＭＯ
Ｓトランジスタ３０及び４０のソース部は共通に接続さ
れ定電圧源ＶDDに接続されている。
【００５６】また、ｎＭＯＳ入力トランジスタ１０及び
２０のソースは共通に接続され読み出し保護用ｎＭＯＳ
トランジスタ５０及び制御電流電源素子であるｎＭＯＳ
電流源トランジスタ６０を介して定電圧源ＶSSに接続さ
れている。なお、ｎＭＯＳ電流源トランジスタ６０は、
フローティング・ゲートを有する不揮発性トランジスタ
である。また、電流源トランジスタ６０と読み出し保護
用トランジスタ５０との接続部分に、ｎＭＯＳ選択トラ
ンジスタ７０が接続されている。かかる構成の回路が全
て集積化され差動増幅器を構成している。
２０のソースは共通に接続され読み出し保護用ｎＭＯＳ
トランジスタ５０及び制御電流電源素子であるｎＭＯＳ
電流源トランジスタ６０を介して定電圧源ＶSSに接続さ
れている。なお、ｎＭＯＳ電流源トランジスタ６０は、
フローティング・ゲートを有する不揮発性トランジスタ
である。また、電流源トランジスタ６０と読み出し保護
用トランジスタ５０との接続部分に、ｎＭＯＳ選択トラ
ンジスタ７０が接続されている。かかる構成の回路が全
て集積化され差動増幅器を構成している。
【００５７】ＭＯＳトランジスタは例えば特開昭６３ー
８１８５８号公報に開示されている。さらに、ｎＭＯＳ
電流源トランジスタ６０に用いるフローティング・ゲー
トを有する不揮発性トランジスタは例えば特開昭平６ー
２６８１８１号公報に開示されている。各トランジスタ
のソース、ドレインは不純物拡散層により成り、上記説
明したソース、ドレインの接続は回路が集積化された状
態では不純物拡散層同志が各不純物拡散層上に形成され
た配線層を介して接続される。これらの配線層を介して
の不純物拡散層の接続は後述する各実施形態でも同様で
あり、容易に理解できるのでそれらの図示は省略する。
なお、不純物拡散層以外の導電膜によって導電領域を構
成してもよい。
８１８５８号公報に開示されている。さらに、ｎＭＯＳ
電流源トランジスタ６０に用いるフローティング・ゲー
トを有する不揮発性トランジスタは例えば特開昭平６ー
２６８１８１号公報に開示されている。各トランジスタ
のソース、ドレインは不純物拡散層により成り、上記説
明したソース、ドレインの接続は回路が集積化された状
態では不純物拡散層同志が各不純物拡散層上に形成され
た配線層を介して接続される。これらの配線層を介して
の不純物拡散層の接続は後述する各実施形態でも同様で
あり、容易に理解できるのでそれらの図示は省略する。
なお、不純物拡散層以外の導電膜によって導電領域を構
成してもよい。
【００５８】なお、ｐＭＯＳトランジスタ３０、４０を
ｎＭＯＳ型にしてその他のトランジスタをｐＭＯＳ型に
しても良い。この場合は当然定電圧源ＶDD，ＶSSを入れ
替える。
ｎＭＯＳ型にしてその他のトランジスタをｐＭＯＳ型に
しても良い。この場合は当然定電圧源ＶDD，ＶSSを入れ
替える。
【００５９】書込み電圧発生回路７２により、ｎＭＯＳ
選択トランジスタ７０を介してｎＭＯＳ電流源トランジ
スタ６０に加えられる書き込み電圧Ｖwrt を制御して、
ｎＭＯＳ電流源トランジスタ６０の閾値電圧Ｖtfg の値
を所望の値に設定する。
選択トランジスタ７０を介してｎＭＯＳ電流源トランジ
スタ６０に加えられる書き込み電圧Ｖwrt を制御して、
ｎＭＯＳ電流源トランジスタ６０の閾値電圧Ｖtfg の値
を所望の値に設定する。
【００６０】フローティング・ゲートを有する不揮発性
トランジスタであるｎＭＯＳ電流源トランジスタ６０の
閾値電圧Ｖtfg を変化させることで、電源電流ＩCCが可
変となる。これによって、差動増幅回路の増幅度（利
得）を変化させる。
トランジスタであるｎＭＯＳ電流源トランジスタ６０の
閾値電圧Ｖtfg を変化させることで、電源電流ＩCCが可
変となる。これによって、差動増幅回路の増幅度（利
得）を変化させる。
【００６１】次に、前記構成に基づいて動作を説明す
る。この増幅回路の動作時は、バイアス電圧発生回路７
１により、読み出し保護用ｎＭＯＳトランジスタ５０の
ゲート電圧ＶBIAS2 を“Ｈ”にして、読み出し保護用ｎ
ＭＯＳトランジスタ５０をオンにする。
る。この増幅回路の動作時は、バイアス電圧発生回路７
１により、読み出し保護用ｎＭＯＳトランジスタ５０の
ゲート電圧ＶBIAS2 を“Ｈ”にして、読み出し保護用ｎ
ＭＯＳトランジスタ５０をオンにする。
【００６２】また、ｎＭＯＳ選択トランジスタ７０のゲ
ート電圧Ｓｅｌは“Ｌ”でｎＭＯＳ選択トランジスタ７
０はオフになっている。
ート電圧Ｓｅｌは“Ｌ”でｎＭＯＳ選択トランジスタ７
０はオフになっている。
【００６３】ｎＭＯＳ入力トランジスタ１０及び２０へ
の入力電圧をそれぞれＶIN1 及びＶ IN2 とし、電源電流
をＩCC、出力電流をＩOUT とすると、回路の入出力特性
は、 ＩOUT ∝（ＶIN1 −ＶIN2 ＋ＶOS）×ＩCC で概ね表される。ここで、ＶOSはｎＭＯＳ入力トランジ
スタ１０、２０の閾値電圧の差であり、差動増幅回路の
入力オフセット電圧である。
の入力電圧をそれぞれＶIN1 及びＶ IN2 とし、電源電流
をＩCC、出力電流をＩOUT とすると、回路の入出力特性
は、 ＩOUT ∝（ＶIN1 −ＶIN2 ＋ＶOS）×ＩCC で概ね表される。ここで、ＶOSはｎＭＯＳ入力トランジ
スタ１０、２０の閾値電圧の差であり、差動増幅回路の
入力オフセット電圧である。
【００６４】フローティング・ゲートを有するｎＭＯＳ
電流源トランジスタ６０のゲート電圧及び閾値電圧をそ
れぞれＶBIAS1 、Ｖtfg で表すと、電源電流ＩCCは、 ＩOUT ∝（ＶBIAS1 −Ｖtfg ）2 で表される。
電流源トランジスタ６０のゲート電圧及び閾値電圧をそ
れぞれＶBIAS1 、Ｖtfg で表すと、電源電流ＩCCは、 ＩOUT ∝（ＶBIAS1 −Ｖtfg ）2 で表される。
【００６５】フローティング・ゲートを有する電流源ト
ランジスタ６０の閾値電圧Ｖtfg を変化させることで、
前記電源電流ＩCCを可変できる。したがって、入出力特
性は、 ＩOUT ∝（ＶIN1 −ＶIN2 ＋ＶOS）×（ＶBIAS1 −Ｖ
tfg ）2 で表され、閾値電圧Ｖtfg を変化させることで、増幅度
をプログラム可変できる。
ランジスタ６０の閾値電圧Ｖtfg を変化させることで、
前記電源電流ＩCCを可変できる。したがって、入出力特
性は、 ＩOUT ∝（ＶIN1 −ＶIN2 ＋ＶOS）×（ＶBIAS1 −Ｖ
tfg ）2 で表され、閾値電圧Ｖtfg を変化させることで、増幅度
をプログラム可変できる。
【００６６】入力オフセット電圧ＶOSはゼロではない
が、例えば音声信号では人間には周波数ゼロＨｚの音は
聞こえないので、音声信号増幅回路に本発明の増幅回路
を用いる場合は入力オフセット電圧ＶOSをゼロにする必
要は必ずしもない。入力オフセット電圧ＶOSをゼロにす
る必要があれば、差動入力のｎＭＯＳトランジスタ１
０、２０をフローティング・ゲートを有するトランジス
タにすることで容易に入力オフセット電圧ＶOSはをゼロ
にできる。
が、例えば音声信号では人間には周波数ゼロＨｚの音は
聞こえないので、音声信号増幅回路に本発明の増幅回路
を用いる場合は入力オフセット電圧ＶOSをゼロにする必
要は必ずしもない。入力オフセット電圧ＶOSをゼロにす
る必要があれば、差動入力のｎＭＯＳトランジスタ１
０、２０をフローティング・ゲートを有するトランジス
タにすることで容易に入力オフセット電圧ＶOSはをゼロ
にできる。
【００６７】この場合、差動増幅回路の入出力特性は、 ＩOUT ∝（ＶIN1 −ＶIN2 ）×ＩCC となる。そのため、入力オフセット電圧ＶOSははゼロと
なり、原点のずれはなくなるため信号範囲のずれは抑え
られる。
なり、原点のずれはなくなるため信号範囲のずれは抑え
られる。
【００６８】また、この回路では、ｎＭＯＳ電流源トラ
ンジスタ６０と、差動入力トランジスタ１０、２０との
間に読み出し保護用ｎＭＯＳトランジスタ５０を挿入し
てある。この読み出し保護用ｎＭＯＳトランジスタ５０
はゲート接地で動作させることによって、フローティン
グ・ゲートを有するｎＭＯＳ電流源トランジスタ６０の
ドレイン電圧が高くなることを抑制できる。このため、
「リード・ディスターブ」と呼ばれる、読み出し動作に
よるフローティテング・ゲートを有するｎＭＯＳ電流源
トランジスタ６０の閾値変化、すなわち、増幅度の変化
を抑制することができる。これにより、記憶保持不良
（増幅度の変動）が抑制される。
ンジスタ６０と、差動入力トランジスタ１０、２０との
間に読み出し保護用ｎＭＯＳトランジスタ５０を挿入し
てある。この読み出し保護用ｎＭＯＳトランジスタ５０
はゲート接地で動作させることによって、フローティン
グ・ゲートを有するｎＭＯＳ電流源トランジスタ６０の
ドレイン電圧が高くなることを抑制できる。このため、
「リード・ディスターブ」と呼ばれる、読み出し動作に
よるフローティテング・ゲートを有するｎＭＯＳ電流源
トランジスタ６０の閾値変化、すなわち、増幅度の変化
を抑制することができる。これにより、記憶保持不良
（増幅度の変動）が抑制される。
【００６９】フローティング・ゲートを有するｎＭＯＳ
電流源トランジスタ６０の閾値電圧Ｖtfg を変化させる
時は、バイアス電圧発生回路７１により、ｎＭＯＳ電流
源トランジスタ６０のゲート電圧ＶBIAS1 を“Ｈ”にし
てトランジスタ６０をオンにし、読み出し保護用ｎＭＯ
Ｓトランジスタ５０のゲート電圧ＶBIAS2 を“Ｌ”にし
て読み出し保護用ｎＭＯＳトランジスタ５０をオフにす
る。そしてｎＭＯＳ選択トランジスタ７０のゲート電圧
Ｓｅｌを“Ｈ”にしてｎＭＯＳ電流源トランジスタ６０
に書き込み動作をさせる。そして書き込み電圧発生回路
７２により、ｎＭＯＳ電流源トランジスタ６０の書き込
み電圧Ｖwrt を制御することで、ｎＭＯＳトランジスタ
６０のフローティング・ゲート( 電荷蓄積層）に蓄積さ
れる電荷量を制御して、トランジスタ６０の閾値電圧Ｖ
tfg の値を所望の値に設定できる。なお、バイアス電圧
発生回路７１、書き込み電圧発生回路７２は例えば特開
平６ー２８２９９２号公報に開示されているプログラム
回路を用いることができる。これにより多値の書き込み
電圧を発生してフローティング・ゲートの電荷の蓄積状
態を段階的に変化させることができる。
電流源トランジスタ６０の閾値電圧Ｖtfg を変化させる
時は、バイアス電圧発生回路７１により、ｎＭＯＳ電流
源トランジスタ６０のゲート電圧ＶBIAS1 を“Ｈ”にし
てトランジスタ６０をオンにし、読み出し保護用ｎＭＯ
Ｓトランジスタ５０のゲート電圧ＶBIAS2 を“Ｌ”にし
て読み出し保護用ｎＭＯＳトランジスタ５０をオフにす
る。そしてｎＭＯＳ選択トランジスタ７０のゲート電圧
Ｓｅｌを“Ｈ”にしてｎＭＯＳ電流源トランジスタ６０
に書き込み動作をさせる。そして書き込み電圧発生回路
７２により、ｎＭＯＳ電流源トランジスタ６０の書き込
み電圧Ｖwrt を制御することで、ｎＭＯＳトランジスタ
６０のフローティング・ゲート( 電荷蓄積層）に蓄積さ
れる電荷量を制御して、トランジスタ６０の閾値電圧Ｖ
tfg の値を所望の値に設定できる。なお、バイアス電圧
発生回路７１、書き込み電圧発生回路７２は例えば特開
平６ー２８２９９２号公報に開示されているプログラム
回路を用いることができる。これにより多値の書き込み
電圧を発生してフローティング・ゲートの電荷の蓄積状
態を段階的に変化させることができる。
【００７０】以上のように、第１実施形態の構成によれ
ば、フローティング・ゲートを有する閾値電圧可変な不
揮発性トランジスタであるｎＭＯＳ電流源トランジスタ
６０を設けることにより増幅度がプログラム可変となる
ので、音声信号等の信号処理回路の基本構成要素である
差動増幅回路において、プログラム可変増幅回路を実現
できる。また、本実施形態では、読み出し動作によるフ
ローティング・ゲートを有するｎＭＯＳ電流源トランジ
スタ６０の閾値変化を抑制することができるため、増幅
度の変化を抑えることができる。
ば、フローティング・ゲートを有する閾値電圧可変な不
揮発性トランジスタであるｎＭＯＳ電流源トランジスタ
６０を設けることにより増幅度がプログラム可変となる
ので、音声信号等の信号処理回路の基本構成要素である
差動増幅回路において、プログラム可変増幅回路を実現
できる。また、本実施形態では、読み出し動作によるフ
ローティング・ゲートを有するｎＭＯＳ電流源トランジ
スタ６０の閾値変化を抑制することができるため、増幅
度の変化を抑えることができる。
【００７１】次に、本発明の第２の実施形態を図２及び
図３を用いて説明する。図２及び図３は、第１の実施形
態の差動増幅回路を用いたフィルタ回路であり音声信号
処理回路等に用いることができる。図２に回路図を示
し、図３にその機能ブロック図を示す。
図３を用いて説明する。図２及び図３は、第１の実施形
態の差動増幅回路を用いたフィルタ回路であり音声信号
処理回路等に用いることができる。図２に回路図を示
し、図３にその機能ブロック図を示す。
【００７２】図２の８０、８１、…８Ｎは図１に示した
差動増幅回路を示し、９１、９２、…９Ｎは所定の単位
時間だけ信号を遅延させるための遅延回路を示してい
る。
差動増幅回路を示し、９１、９２、…９Ｎは所定の単位
時間だけ信号を遅延させるための遅延回路を示してい
る。
【００７３】図１を参照して説明した各差動増幅回路の
ｎＭＯＳ入力トランジスタ１０への入力電圧ＶIN、フロ
ーティング・ゲートを有するｎＭＯＳ電流源トランジス
タ６０のゲート電圧ＶBIAS1 、読み出し保護用ｎＭＯＳ
トランジスタ５０のゲート電圧ＶBIAS2 、ｎＭＯＳ選択
トランジスタ７０のゲート電圧Ｓｅ１の信号線はそれぞ
れＮ個全ての差動増幅回路で共通であるが、ｎＭＯＳ電
流源トランジスタ６０への書込電圧Ｖwrt は１つの差動
増幅回路につき１本の信号となっている。
ｎＭＯＳ入力トランジスタ１０への入力電圧ＶIN、フロ
ーティング・ゲートを有するｎＭＯＳ電流源トランジス
タ６０のゲート電圧ＶBIAS1 、読み出し保護用ｎＭＯＳ
トランジスタ５０のゲート電圧ＶBIAS2 、ｎＭＯＳ選択
トランジスタ７０のゲート電圧Ｓｅ１の信号線はそれぞ
れＮ個全ての差動増幅回路で共通であるが、ｎＭＯＳ電
流源トランジスタ６０への書込電圧Ｖwrt は１つの差動
増幅回路につき１本の信号となっている。
【００７４】次に、前記構成に基づいて動作を説明す
る。動作時は、読み出し保護用ｎＭＯＳトランジスタ５
０のゲート電圧ＶBIAS2 が“Ｈ”であり、読み出し保護
用ｎＭＯＳトランジスタ５０がオンの状態になってい
る。また、ｎＭＯＳ選択トランジスタ７０のゲート電圧
Ｓｅｌは“Ｌ”であり、ｎＭＯＳ選択トランジスタ７０
はオフの状態になっている。
る。動作時は、読み出し保護用ｎＭＯＳトランジスタ５
０のゲート電圧ＶBIAS2 が“Ｈ”であり、読み出し保護
用ｎＭＯＳトランジスタ５０がオンの状態になってい
る。また、ｎＭＯＳ選択トランジスタ７０のゲート電圧
Ｓｅｌは“Ｌ”であり、ｎＭＯＳ選択トランジスタ７０
はオフの状態になっている。
【００７５】各々の差動増幅回路の増幅度を変化させる
ときは読み出し保護用ｎＭＯＳトランジスタ５０のゲー
ト電圧ＶBIAS2 を“Ｌ”にし、ｎＭＯＳ選択トランジス
タ７０のゲート電圧Ｓｅ１を“Ｈ”にして、ｎＭＯＳ電
流源トランジスタ６０に書き込み動作をさせる。その際
に、各々の差動増幅回路へ与える書き込み電圧、ｎＭＯ
Ｓ電流源トランジスタ６０の書き込み電圧Ｖwrt を制御
することで、各々の差動増幅回路の増幅度を所望の値に
設定する。
ときは読み出し保護用ｎＭＯＳトランジスタ５０のゲー
ト電圧ＶBIAS2 を“Ｌ”にし、ｎＭＯＳ選択トランジス
タ７０のゲート電圧Ｓｅ１を“Ｈ”にして、ｎＭＯＳ電
流源トランジスタ６０に書き込み動作をさせる。その際
に、各々の差動増幅回路へ与える書き込み電圧、ｎＭＯ
Ｓ電流源トランジスタ６０の書き込み電圧Ｖwrt を制御
することで、各々の差動増幅回路の増幅度を所望の値に
設定する。
【００７６】フィルタ回路の出力信号ＩOUT は、入力信
号ＶINが第１の差動増幅回路８０で増幅されて出力され
た信号ＩOUT と、第１の遅延回路９１で単位時間（△
ｔ）だけ遅延された入力信号が第２の差動増幅回路８１
で増幅されて出力された信号と、第２の遅延回路９２で
単位時間（△ｔ）だけ遅延された入力信号が（図示され
ない）差動増幅回路（８２）で増幅されて出力された信
号と、…第ｎの遅延回路９Ｎで単位時間（△ｔ）だけ遅
延された入力信号が差動増幅回路８Ｎで増幅されて出力
された信号の和となる。
号ＶINが第１の差動増幅回路８０で増幅されて出力され
た信号ＩOUT と、第１の遅延回路９１で単位時間（△
ｔ）だけ遅延された入力信号が第２の差動増幅回路８１
で増幅されて出力された信号と、第２の遅延回路９２で
単位時間（△ｔ）だけ遅延された入力信号が（図示され
ない）差動増幅回路（８２）で増幅されて出力された信
号と、…第ｎの遅延回路９Ｎで単位時間（△ｔ）だけ遅
延された入力信号が差動増幅回路８Ｎで増幅されて出力
された信号の和となる。
【００７７】この動作をわかりやすくブロック図で表し
たのが図３である。ここで、Ｉｉｎ、Ｏｕｔ、及び△ｔ
は、それぞれ入力電流、出力信号、差動増幅回路及び一
定の遅延時間を示す。信号をＺ変換して表すと、出力信
号は下記の式で表される。
たのが図３である。ここで、Ｉｉｎ、Ｏｕｔ、及び△ｔ
は、それぞれ入力電流、出力信号、差動増幅回路及び一
定の遅延時間を示す。信号をＺ変換して表すと、出力信
号は下記の式で表される。
【００７８】
【数１】
【００７９】この動作は、時間方向のみを離散化した、
いわゆる離散時間系のアナログＦＩＲ（Ｆｉｎｉｔｅ
Ｉｍｐｕｌｓｅ Ｒｅｓｐｏｎｓｅ：有限インパルス応
答）フィルタである。ＦＩＲフィルタは、基本的なフィ
ルタであり、第２の実施形態で示した回路は汎用性が高
く、信号処理全般に使用できる。
いわゆる離散時間系のアナログＦＩＲ（Ｆｉｎｉｔｅ
Ｉｍｐｕｌｓｅ Ｒｅｓｐｏｎｓｅ：有限インパルス応
答）フィルタである。ＦＩＲフィルタは、基本的なフィ
ルタであり、第２の実施形態で示した回路は汎用性が高
く、信号処理全般に使用できる。
【００８０】なお、図２の各々の差動増幅回路の増幅度
を変えることで、異なる特性のフィルタを実現すること
ができ、様々な信号処理を１つの回路で行うことができ
るため、回路の簡単化が計れる。
を変えることで、異なる特性のフィルタを実現すること
ができ、様々な信号処理を１つの回路で行うことができ
るため、回路の簡単化が計れる。
【００８１】第１、第２の実施形態では本発明の特徴で
ある閾値可変な不揮発性トランジスタによるプログラマ
ブル増幅回路を差動増幅回路に用いたが、その他の増幅
回路にも用いることができる。
ある閾値可変な不揮発性トランジスタによるプログラマ
ブル増幅回路を差動増幅回路に用いたが、その他の増幅
回路にも用いることができる。
【００８２】以下に、本発明のプログラマブル増幅回路
を高周波回路に用いた例を示す。本発明の第３実施形態
を示す図４において、閾値可変なｎＭＯＳ不揮発性トラ
ンジスタ１００のソースが定電圧源ＶSSに接続され、ド
レインがｎＭＯＳトランジスタ１０１のソースに接続さ
れる。ｎＭＯＳトランジスタ１０１のドレインが負荷抵
抗１０２の一端に接続され、負荷抵抗１０２の他端が定
電圧源ＶDDに接続される。
を高周波回路に用いた例を示す。本発明の第３実施形態
を示す図４において、閾値可変なｎＭＯＳ不揮発性トラ
ンジスタ１００のソースが定電圧源ＶSSに接続され、ド
レインがｎＭＯＳトランジスタ１０１のソースに接続さ
れる。ｎＭＯＳトランジスタ１０１のドレインが負荷抵
抗１０２の一端に接続され、負荷抵抗１０２の他端が定
電圧源ＶDDに接続される。
【００８３】閾値可変なｎＭＯＳ不揮発性トランジスタ
１００のゲートに与えられた高周波入力信号は負荷抵抗
１０２とｎＭＯＳトランジスタ１０１の接続点より取り
出される。ｎＭＯＳトランジスタ１０１はゲートに所定
の一定電圧Ｖrdが与えられて、ｎＭＯＳトランジスタ１
００のドレイン電圧が高くなることを抑制する。これに
より、ｎＭＯＳトランジスタ１００の閾値変化、すなわ
ち、増幅度の変動を抑制する。なお負荷抵抗１０２に換
えて不揮発性トランジスタを用いても良い。
１００のゲートに与えられた高周波入力信号は負荷抵抗
１０２とｎＭＯＳトランジスタ１０１の接続点より取り
出される。ｎＭＯＳトランジスタ１０１はゲートに所定
の一定電圧Ｖrdが与えられて、ｎＭＯＳトランジスタ１
００のドレイン電圧が高くなることを抑制する。これに
より、ｎＭＯＳトランジスタ１００の閾値変化、すなわ
ち、増幅度の変動を抑制する。なお負荷抵抗１０２に換
えて不揮発性トランジスタを用いても良い。
【００８４】さらに、本発明の第４実施形態を示す図５
及び図６においては、図５に示す増幅回路が、図６に示
す高周波回路の高周波（ＲＦ）増幅器２３０に用いられ
る。
及び図６においては、図５に示す増幅回路が、図６に示
す高周波回路の高周波（ＲＦ）増幅器２３０に用いられ
る。
【００８５】図５において、ｎＭＯＳ出力トランジスタ
２３１のソースが定電圧源ＶSSに接続され、ドレインが
ｐＭＯＳトランジスタ２３５のドレインに接続される。
ｐＭＯＳトランジスタ２３５のソースは定電圧源ＶDDに
接続され、ゲートがｐＭＯＳトランジスタ２３４のゲー
トに接続される。ｐＭＯＳトランジスタ２３４のソース
は定電圧源ＶDDに接続され、ドレインがゲートと共に閾
値可変な不揮発性ｎＭＯＳトランジスタ２３２のドレイ
ンに接続される。不揮発性ｐＭＯＳトランジスタ２３２
のソースは定電圧源ＶSSに接続される。ｐＭＯＳトラン
ジスタ２３４、２３５はｎＭＯＳ出力トランジスタ２３
１の能動負荷となるトランジスタ対を形成するが、これ
らのトランジスタは不揮発性トランジスタでも良い。
２３１のソースが定電圧源ＶSSに接続され、ドレインが
ｐＭＯＳトランジスタ２３５のドレインに接続される。
ｐＭＯＳトランジスタ２３５のソースは定電圧源ＶDDに
接続され、ゲートがｐＭＯＳトランジスタ２３４のゲー
トに接続される。ｐＭＯＳトランジスタ２３４のソース
は定電圧源ＶDDに接続され、ドレインがゲートと共に閾
値可変な不揮発性ｎＭＯＳトランジスタ２３２のドレイ
ンに接続される。不揮発性ｐＭＯＳトランジスタ２３２
のソースは定電圧源ＶSSに接続される。ｐＭＯＳトラン
ジスタ２３４、２３５はｎＭＯＳ出力トランジスタ２３
１の能動負荷となるトランジスタ対を形成するが、これ
らのトランジスタは不揮発性トランジスタでも良い。
【００８６】図６において、入力端子２００に与えられ
た高周波信号がアンテナ同調回路２１０、高周波同調回
路２２０、高周波増幅器２３０で周波数選択増幅され、
局部発信器同調回路２４０により同調された局部発信器
２５０の出力信号と共にミキサー２６０に与えられる。
ミキサー２６０からの中間周波出力信号が中間周波フィ
ルタ（IFT ）２７０を介して出力端子２８０より取り出
される。
た高周波信号がアンテナ同調回路２１０、高周波同調回
路２２０、高周波増幅器２３０で周波数選択増幅され、
局部発信器同調回路２４０により同調された局部発信器
２５０の出力信号と共にミキサー２６０に与えられる。
ミキサー２６０からの中間周波出力信号が中間周波フィ
ルタ（IFT ）２７０を介して出力端子２８０より取り出
される。
【００８７】アンテナ同調回路２１０から図５に示す高
周波増幅器２３０のｎＭＯＳ出力トランジスタ２３１の
ゲートに与えられた高周波信号はｎＭＯＳ出力トランジ
スタ２３１のドレインから取り出される。ここで、閾値
可変な不揮発性ｎＭＯＳトランジスタ２３２のゲートに
与えられるバイアス電圧ＶBIASを変えることにより、高
周波増幅器２３０の増幅度を変えることができる。
周波増幅器２３０のｎＭＯＳ出力トランジスタ２３１の
ゲートに与えられた高周波信号はｎＭＯＳ出力トランジ
スタ２３１のドレインから取り出される。ここで、閾値
可変な不揮発性ｎＭＯＳトランジスタ２３２のゲートに
与えられるバイアス電圧ＶBIASを変えることにより、高
周波増幅器２３０の増幅度を変えることができる。
【００８８】図４及び図５においてもｐＭＯＳ, ｎＭＯ
Ｓトランジスタを入れ替えることができる。当然この場
合も定電圧源ＶDD，ＶSSを入れ替える。
Ｓトランジスタを入れ替えることができる。当然この場
合も定電圧源ＶDD，ＶSSを入れ替える。
【００８９】以上説明したように本発明では閾値可変な
不揮発性トランジスタを用い増幅器の増幅度をプログラ
マブルにしたことが特徴の一つである。
不揮発性トランジスタを用い増幅器の増幅度をプログラ
マブルにしたことが特徴の一つである。
【００９０】なお、特開昭６３ー８１８５２号公報には
チャネル領域の一部に反転層の形成を妨げる不純物注入
領域を形成しソース・ドレイン間の電流量を制御するこ
とによりプログラム可能なＭＯＳトランジスタを開示し
ているが本発明のように増幅器の増幅度をプログラマブ
ルにすることについては述べられていない。
チャネル領域の一部に反転層の形成を妨げる不純物注入
領域を形成しソース・ドレイン間の電流量を制御するこ
とによりプログラム可能なＭＯＳトランジスタを開示し
ているが本発明のように増幅器の増幅度をプログラマブ
ルにすることについては述べられていない。
【００９１】また、特開平２ー２６０２９８号公報、特
開平６ー２６８１８１号公報には不揮発性トランジスタ
の閾値を制御することが開示されているが、いずれも多
値メモリへの応用であり、本発明のように閾値可変な不
揮発性トランジスタを用い増幅器の増幅度をプログラマ
ブルにしたことについては述べられていない。
開平６ー２６８１８１号公報には不揮発性トランジスタ
の閾値を制御することが開示されているが、いずれも多
値メモリへの応用であり、本発明のように閾値可変な不
揮発性トランジスタを用い増幅器の増幅度をプログラマ
ブルにしたことについては述べられていない。
【００９２】第１、第２実施形態ではフローティングゲ
ートを有する不揮発性トランジスタを用いたが、不揮発
性トランジスタであればＭＮＯＳ、マスクＲＯＭ, ＥＥ
ＰＲＯＭ, ＥＰＲＯＭ, ＰＲＯＭ, フラッシュ不揮発性
メモリ等のメモリセルトランジスタでも良い。
ートを有する不揮発性トランジスタを用いたが、不揮発
性トランジスタであればＭＮＯＳ、マスクＲＯＭ, ＥＥ
ＰＲＯＭ, ＥＰＲＯＭ, ＰＲＯＭ, フラッシュ不揮発性
メモリ等のメモリセルトランジスタでも良い。
【００９３】なお、上述した各実施形態の機能を実現す
るように各種のデバイスを動作させるように、各種のデ
バイスと接続された装置あるいはシステム内のコンピュ
ータに対し、各実施形態の機能を実現するためのソフト
ウェアのプログラムコードを供給し、そのシステムある
いは装置のコンピュータ（ＣＰＵあるいはＭＰＵ）に格
納されたプログラムに従って各種デバイスを動作させる
ことによって実施したものも本発明の範疇に入る。
るように各種のデバイスを動作させるように、各種のデ
バイスと接続された装置あるいはシステム内のコンピュ
ータに対し、各実施形態の機能を実現するためのソフト
ウェアのプログラムコードを供給し、そのシステムある
いは装置のコンピュータ（ＣＰＵあるいはＭＰＵ）に格
納されたプログラムに従って各種デバイスを動作させる
ことによって実施したものも本発明の範疇に入る。
【００９４】この場合、ソフトウェアのプログラムコー
ド自体が上述した実施形態の機能を実現することにな
り、そのプログラムコード自体及びそのプログラムコー
ドをコンピュータに供給するための手段、例えばプログ
ラムコードを格納した図１の記憶媒体７４は本発明を構
成する。
ド自体が上述した実施形態の機能を実現することにな
り、そのプログラムコード自体及びそのプログラムコー
ドをコンピュータに供給するための手段、例えばプログ
ラムコードを格納した図１の記憶媒体７４は本発明を構
成する。
【００９５】記憶媒体７４はバイアス電圧発生器７１、
書き込み電圧発生器７２に接続された記憶再生装置７３
により、格納されているプログラムコードが読み出さ
れ、バイアス電圧発生器７１、書き込み電圧発生器７２
を構成するコンピュータを動作させる。なお、プログラ
ムコードを記憶する記憶媒体７４としては、例えばフロ
ッピーディスク、ハードディスク、光ディスク、光磁気
ディスク、ＣＤ−ＲＯＭ、磁気テープ、不揮発性メモ
リ、ＲＯＭ等を用いることができる。
書き込み電圧発生器７２に接続された記憶再生装置７３
により、格納されているプログラムコードが読み出さ
れ、バイアス電圧発生器７１、書き込み電圧発生器７２
を構成するコンピュータを動作させる。なお、プログラ
ムコードを記憶する記憶媒体７４としては、例えばフロ
ッピーディスク、ハードディスク、光ディスク、光磁気
ディスク、ＣＤ−ＲＯＭ、磁気テープ、不揮発性メモ
リ、ＲＯＭ等を用いることができる。
【００９６】
【発明の効果】以上説明したように、本発明によれば制
御電流電源素子として機能する不揮発性トランジスタも
用いることにより、簡単な構成でプログラマブル増幅回
路が実現できる。さらに増幅部と不揮発性トランジスタ
との間に不揮発性トランジスタの閾値変化即ち増幅度の
変化を抑止するトランジスタを挿入することにより変動
が小さく高速な信号処理回路を実現できる。
御電流電源素子として機能する不揮発性トランジスタも
用いることにより、簡単な構成でプログラマブル増幅回
路が実現できる。さらに増幅部と不揮発性トランジスタ
との間に不揮発性トランジスタの閾値変化即ち増幅度の
変化を抑止するトランジスタを挿入することにより変動
が小さく高速な信号処理回路を実現できる。
【００９７】さらに本発明によれば、上記プログラマブ
ル増幅回路で差動増幅回路を構成して増幅度が可変な音
声信号などの信号処理回路を実現できる。さらに、この
プログラマブル増幅回路で構成した差動増幅回路を複数
段結合し、各々の差動増幅回路の増幅度を変えることに
より、異なる特性のフィルタを実現できる。
ル増幅回路で差動増幅回路を構成して増幅度が可変な音
声信号などの信号処理回路を実現できる。さらに、この
プログラマブル増幅回路で構成した差動増幅回路を複数
段結合し、各々の差動増幅回路の増幅度を変えることに
より、異なる特性のフィルタを実現できる。
【００９８】さらに第１、第２実施形態では閾値可変な
不揮発性トランジスタの差動増幅器への応用について開
示したが、これらに限らず、例えば従来アナログ回路で
使用されている可変抵抗器に換えて本発明の閾値可変な
不揮発性トランジスタを用いることによりアナログ回路
の集積化が容易になる。
不揮発性トランジスタの差動増幅器への応用について開
示したが、これらに限らず、例えば従来アナログ回路で
使用されている可変抵抗器に換えて本発明の閾値可変な
不揮発性トランジスタを用いることによりアナログ回路
の集積化が容易になる。
【図１】本発明の第１実施形態に係るプログラム可変増
幅回路の要部を示す構成図である。
幅回路の要部を示す構成図である。
【図２】本発明の第２の実施形態に係る差動増幅回路を
用いた音声信号処理回路図である。
用いた音声信号処理回路図である。
【図３】図２に示す音声信号処理回路の機能ブロック図
である。
である。
【図４】本発明の第３の実施形態に係る高周波増幅回路
の要部を示す構成図である。
の要部を示す構成図である。
【図５】本発明の第４の実施形態に係る高周波増幅回路
の要部を示す構成図である。
の要部を示す構成図である。
【図６】図６に示す高周波増幅回路を用いた高周波回路
のブロック図である。
のブロック図である。
【図７】従来の差動増幅回路の概略構成図である、
１，２ 入力トランジスタ ３，４ トランジスタ ５ 電流源トランジスタ １０，２０ ｎＭＯＳ出力トランジスタ ３０，４０ ｐＭＯＳトランジスタ ５０ 読み出し保護用ｎＭＯＳトランジスタ ６０ ｎＭＯＳ電流源トランジスタ ７０ ｎＭＯＳ選択トランジスタ ７１ バイアス電圧発生回路 ７２ 書き込み電圧発生回路 ７３ 記憶再生装置 ７４ 記憶媒体 ８０，８１，８Ｎ 差動増幅回路 ９１，９２，９Ｎ 遅延回路 １００ ｎＭＯＳトランジスタ １０１ ｎＭＯＳ不揮発性トランジスタ ２００ 入力端子 ２１０ アンテナ同調回路 ２２０ 高周波同調回路 ２３０ 高周波増幅器 ２３１ ｎＭＯＳ出力トランジスタ ２３２ 不揮発性ｎＭＯＳトランジスタ ２３４，２３５ ｐＭＯＳトランジスタ ２４０ 局部発振器同調回路 ２５０ 局部発振器 ２６０ ミキサー ２７０ 中間周波フィルタ ２８０ 出力端子
Claims (42)
- 【請求項１】 第１の差動増幅回路、第１のカレントミ
ラー回路と第１の制御電流電源回路とを備えた半導体装
置であって、 前記第１の差動増幅回路は、入力差動対を構成する少な
くとも２つの第１のトランジスタと第２のトランジスタ
とを含み、 前記第１のトランジスタは、第１のゲートと、第１の導
電領域と第２の導電領域からなる一対の導電領域とを備
え、 前記第２のトランジスタは、第２のゲートと、第３の導
電領域と第４の導電領域からなる一対の導電領域とを備
え、 前記第１のカレントミラー回路は、第３のトランジスタ
と第４のトランジスタとを備え、 前記第３のトランジスタは、第３のゲートと、第５の導
電領域と第６の導電領域からなる一対の導電領域とを備
え、 前記第４のトランジスタは、第４のゲートと、第７の導
電領域と第８の導電領域からなる一対の導電領域とを備
え、 前記第１の導電領域と第５の導電領域は第１の配線層を
介して接続され、 前記第３の導電領域と第７の導電領域は第２の配線層を
介して接続され、 前記第６の導電領域と前記第８の導電領域は、第３の配
線層を介して第１の定電圧源に接続され、 前記第２の導電領域と前記第４の導電領域は、少なくと
も第４の配線層、前記第１の制御電流電源回路及び第５
の配線層を介して第２の定電圧源に接続され、 前記第３のゲート、前記第４のゲート及び前記第５の導
電領域は、第６の配線層を介して接続され、 前記第１の制御電流電源回路は、第１の不揮発性メモリ
トランジスタを含み、 前記第１の不揮発性メモリトランジスタは、少なくとも
第１の制御ゲートと、第１の電荷蓄積層と、第９の導電
領域と第１０の導電領域からなる一対の導電領域とを備
えることを特徴とする半導体装置。 - 【請求項２】 前記第９の導電領域が前記第４の配線層
を介して前記第２、第４の導電領域に接続され、 前記第１０の導電領域が前記第５の配線層を介して前記
第２の定電圧源に接続されることを特徴とする請求項１
に記載の半導体装置。 - 【請求項３】 少なくとも前記第１、第２の導電領域の
一方がソース、他方が、ドレインとして機能し、 少なくとも前記第３、第４の導電領域の一方がソース、
他方が、ドレインとして機能し、 少なくとも前記第５、第６の導電領域の一方がソース、
他方が、ドレインとして機能し、 少なくとも前記第７、第８の導電領域の一方がソース、
他方が、ドレインとして機能し、 少なくとも前記第９、第１０の導電領域の一方がソー
ス、他方が、ドレインとして機能することを特徴とする
請求項１に記載の半導体装置。 - 【請求項４】 第２の差動増幅回路、第２のカレントミ
ラー回路と第２の制御電流電源回路とを更に備え、 前記第２の差動増幅回路は、入力差動対を構成する少な
くとも２つの第５のトランジスタと第６のトランジスタ
とを含み、 前記第５のトランジスタは、第５のゲートと、第１１の
導電領域と第１２の導電領域からなる一対の導電領域と
を備え、 前記第６のトランジスタは、第６のゲートと、第１３の
導電領域と第１４の導電領域からなる一対の導電領域と
を備え、 前記第２のカレントミラー回路は、第７のトランジスタ
と第８のトランジスタとを備え、 前記第７のトランジスタは、第７のゲートと、第１５の
導電領域と第１６の導電領域からなる一対の導電領域と
を備え、 前記第８のトランジスタは、第８のゲートと、第１７の
導電領域と第１８の導電領域からなる一対の導電領域と
を備え、 前記第２の差動増幅回路と前記第２のカレントミラー回
路の接続は、 前記第１１の導電領域と第１５の導電領域は、第６の配
線層を介して接続され、 前記第１３の導電領域と第１７の導電領域は、第７の配
線層を介して接続され、 前記第１６の導電領域と前記第１８の導電領域は、第８
の配線層を介して第３の定電圧源に接続され、 前記第１２の導電領域と前記第１４の導電領域は、少な
くとも第９の配線層、前記第２の制御電流電源回路及び
第１０の配線層を介して第４の定電圧源に接続され、 前記第３のゲート、前記第４のゲート及び前記第５の導
電領域は第１１の配線層を介して接続され、 前記第１のゲートと前記５のゲートが、遅延回路を介し
て接続されることを特徴とする請求項１に記載の半導体
装置。 - 【請求項５】 前記第９の導電領域が前記第４の配線層
を介して前記第２、第４の導電領域に接続され、 前記第１０の導電領域が前記第５の配線層を介して前記
第２の定電圧源に接続され、 前記第２の制御電流電源回路は、第２の不揮発性メモリ
トランジスタを含み、 前記第２の不揮発性メモリトランジスタは、少なくとも
第２の制御ゲートと、第２の電荷蓄積層と、第１９の導
電領域と第２０の導電領域からなる一対の導電領域とを
備えることを特徴とする請求項４に記載の半導体装置。 - 【請求項６】 少なくとも前記第９の配線層を介して、
前記第１９の導電領域が、前記１２の導電領域及び前記
第１４の導電領域と接続され、 少なくとも前記第１０の配線層を介して、前記第２０の
導電領域が、前記第４の定電圧源に接続されることを特
徴とする請求項５に記載の半導体装置。 - 【請求項７】 少なくとも前記第１、２のゲートのどち
らか一方が、遅延回路と接続されることを特徴とする請
求項１に記載の半導体装置。 - 【請求項８】 前記第２の配線層と前記第７の配線層
は、第１１の配線層を介して接続されることを特徴とす
る請求項４〜６のいずれか１項に記載の半導体装置。 - 【請求項９】 前記第１の不揮発性メモリトランジスタ
の閾値を、可変可能にする閾値可変手段とを更に備える
ことを特徴とする請求項１〜８のいずれか１項に記載の
半導体装置。 - 【請求項１０】 少なくとも差動増幅回路、第１の制御
電流電源回路とを備えた半導体装置であって、 前記差動増幅回路は、少なくとも１つのトランジスタを
備え、 前記トランジスタは、ゲートと一対の第１の導電領域と
を備え、 前記第１の導電領域の一方の導電領域は、少なくとも第
１の配線層、前記制御電流電源回路及び第２の配線層を
介して定電圧源に接続され、 前記制御電流電源回路は、不揮発性メモリトランジスタ
を備え、 前記不揮発性メモリトランジスタは、制御ゲートと、電
荷蓄積層と、一対の第２の導電領域とを備え、 前記不揮発性メモリトランジスタの閾値を可変可能にす
る閾値可変手段を備えることを特徴とする半導体装置。 - 【請求項１１】 前記第１、第２のトランジスタの少な
くとも一方のトランジスタが、不揮発性メモリトランジ
スタであることを特徴とする請求項１〜９のいずれか１
項に記載の半導体装置。 - 【請求項１２】 前記第１、第２、第５、第６のトラン
ジスタの少なくとも１つのトランジスタが、不揮発性メ
モリトランジスタであることを特徴とする請求項４〜６
及び８のいずれか１項に記載の半導体装置。 - 【請求項１３】 前記トランジスタが、不揮発性メモリ
トランジスタであることを特徴とする請求項１０に記載
の半導体装置。 - 【請求項１４】 入力信号に対して差動増幅するように
接続された差動入力トランジスタ対と、 前記差動入力トランジスタ対に接続された電流源とを有
し、 前記電流源は、不揮発性メモリトランジスタを備えたこ
とを特徴とする半導体装置。 - 【請求項１５】 前記差動入力トランジスタ対の少なく
とも一方のトランジスタが不揮発性メモリトランジスタ
であることを特徴とする請求項１４に記載の半導体装
置。 - 【請求項１６】 前記差動入力トランジスタ対と前記不
揮発性メモリトランジスタとの間に接続され、前記不揮
発性メモリトランジスタのドレイン電圧上昇を抑制する
第１のトランジスタを備えることを特徴とする請求項１
４又は１５に記載の半導体装置。 - 【請求項１７】 第２のトランジスタを介して前記不揮
発性メモリトランジスタと前記第１のトランジスタが接
続されることを特徴とする請求項１６に記載の半導体装
置。 - 【請求項１８】 前記第１の不揮発性メモリトランジス
タの閾値を可変可能にする閾値可変手段とを備えること
を特徴とする請求項１に記載の半導体装置。 - 【請求項１９】 前記第１の制御ゲート、前記第１、第
２の導電領域の各々に所定の電圧を印加する電圧印加手
段を有し、 前記電圧印加手段は、前記電荷蓄積層における電荷の蓄
積状態を段階的に変化させる電荷蓄積可変手段を更に備
えることを特徴とする請求項１に記載の半導体装置。 - 【請求項２０】 増幅回路と、前記増幅回路の増幅度を
可変する可変増幅手段を有し、 前記可変増幅手段がメモリトランジスタを備え、 前記メモリトランジスタは、制御ゲートと、電荷蓄積層
と、ソースとドレインとを備え、 前記制御ゲート、前記ソースと前記ドレインの各々に所
定の電圧を印加する電圧印加手段を備えており、 前記電圧印加手段は、前記電荷蓄積層における電荷の蓄
積状態を段階的に変化させる電荷蓄積可変手段とを更に
備えたことを特徴とする半導体装置。 - 【請求項２１】 メモリトランジスタを備えた可変抵抗
器を有し、 前記メモリトランジスタは、制御ゲートと、電荷蓄積層
と、ソースとドレインを備え、 前記制御ゲート、前記ソースと前記ドレインの各々に所
定の電圧を印加する電圧印加手段を備えており、 前記電圧印加手段は、前記電荷蓄積層における電荷の蓄
積状態を段階的に変化させる電荷蓄積可変手段とを更に
備えたことを特徴とする半導体装置。 - 【請求項２２】 前記メモリトランジスタは、ＭＮＯＳ
型、マスクＲＯＭ型、ＥＥＰＲＯＭ型、ＥＰＲＯＭ型、
ＰＲＯＭ型、フラッシュ不揮発性メモリの内の少なくと
もいずれか一つであることを特徴とする請求項２０又は
２１に記載の半導体装置。 - 【請求項２３】 読み出し保護用トランジスタを備え、 前記読み出し保護用トランジスタは、第９のゲートと、
第２１の導電領域と第２２の導電領域からなる一対の導
電領域とを備え、 少なくとも前記第４の配線層を介して前記２の導電領域
と第４の導電領域と前記２１の導電領域が接続されてお
り、 少なくとも第１２の配線を介して前記第９の導電領域と
前記第２２の導電領域が接続されることを特徴とする請
求項１に記載の半導体装置。 - 【請求項２４】 読み出し保護用トランジスタと、選択
トランジスタとを備え、 前記読み出し保護用トランジスタは、第９のゲートと、
第２１の導電領域と第２２の導電領域からなる一対の導
電領域とを備えており、 前記選択トランジスタは、第１０のゲートと、第２３の
導電領域と第２４の導電領域からなる一対の導電領域と
を備え、 前記第４の配線層を介して前記２の導電領域及び前記第
４の導電領域と前記２１の導電領域が接続され、 第１２の配線層を介して前記第２２の導電領域と前記第
２３の導電領域が接続され、 第１３の配線層を介して前記第９の導電領域と前記第２
４の導電領域が接続されることを特徴とする請求項１に
記載の半導体装置。 - 【請求項２５】 不揮発性メモリトランジスタを含む増
幅回路を備えた半導体装置であって、 前記不揮発性メモリトランジスタは、制御ゲートと、電
荷蓄積層と、第１の導電領域と第２の導電領域からなる
一対の導電領域とを備えることを特徴とする半導体装
置。 - 【請求項２６】 保護用トランジスタを有し、 前記保護用トランジスタは、ゲートと、第３の導電領域
と第４の導電領域からなる一対の導電領域とを備え、 前記第１の導電領域と前記第４の導電領域は第１の配線
層を介して接続され、 前記第２の導電領域は少なくとも第２の配線層を介して
第１の定電圧源に接続され、 前記第３の導電領域は少なくとも第３の配線層を介して
第２の定電圧源に接続されることを特徴とする請求項２
５に記載の半導体装置。 - 【請求項２７】 増幅回路とカレントミラー回路を備え
た半導体装置であって、 前記増幅回路は、不揮発性メモリトランジスタと第１の
トランジスタを含み、 前記不揮発性メモリトランジスタは、制御ゲートと、電
荷蓄積層と、第１の導電領域と第２の導電領域からなる
一対の導電領域とを備え、 前記第１のトランジスタは、第１のゲートと、第３の導
電領域と第４の導電領域からなる一対の導電領域とを備
え、 前記カレントミラー回路は、第２のトランジスタと第３
のトランジスタとを備え、 前記第２のトランジスタは、第２のゲートと、第５の導
電領域と第６の導電領域からなる一対の導電領域とを備
え、 前記第３のトランジスタは、第３のゲートと、第７の導
電領域と第８の導電領域からなる一対の導電領域とを備
え、 前記第１の導電領域と前記第５の導電領域は第１の配線
層を介して接続され、 前記第３の導電領域と前記第７の導電領域は第２の配線
層を介して接続され、 前記第６の導電領域と前記第８の導電領域は少なくとも
第３の配線層を介して第１の定電圧源に接続され、 前記第２の導電領域と前記第４の導電領域は少なくとも
第４の配線層を介して第２の定電圧源に接続され、 前記第３のゲート、前記第４のゲート及び前記第５の導
電領域は第５の配線層を介して接続されることを特徴と
する半導体装置。 - 【請求項２８】 同調回路を更に備え、前記同調回路の
出力端と前記第１のゲートが少なくとも第５の配線層を
介して接続され、前記増幅回路が高周波増幅回路として
機能することを特徴とする請求項２７に記載の半導体装
置。 - 【請求項２９】 ２つの入力信号に対して差動増幅する
ように接続された差動入力トランジスタと、前記トラン
ジスタに接続された電流源トランジスタとからなる差動
増幅回路を備えた増幅回路において、 前記電流源トランジスタが不揮発性メモリトランジスタ
であることを特徴とする増幅回路。 - 【請求項３０】 前記不揮発性メモリトランジスタがフ
ローティング・ゲートを有することを特徴とする請求項
２９に記載の増幅回路。 - 【請求項３１】 前記差動入力トランジスタが不揮発性
メモリトランジスタであることを特徴とする請求項２９
に記載の増幅回路。 - 【請求項３２】 前記差動入力トランジスタである不揮
発性メモリトランジスタがフローティング・ゲートを有
することを特徴とする請求項３１に記載の増幅回路。 - 【請求項３３】 前記差動入力トランジスタと前記電流
源トランジスタが読み出し保護用トランジスタを介して
接続されることを特徴とする請求項２９に記載の増幅回
路。 - 【請求項３４】 前記電流源トランジスタと前記読み出
し保護用トランジスタが選択トランジスタを介して接続
されることを特徴とする請求項３３に記載の増幅回路。 - 【請求項３５】 差動増幅回路と前記差動増幅回路の能
動負荷となるカレントミラー回路を備えた増幅回路であ
って、 前記差動増幅回路は、入力差動対を構成する少なくとも
２つの第１のトランジスタと第２のトランジスタとを含
み、 前記第１のトランジスタは、第１の導電領域と第２の導
電領域からなる一対の導電領域とを備え、 前記第２のトランジスタは、第３の導電領域と第４の導
電領域からなる一対の導電領域とを備え、 前記カレントミラー回路は、第３のトランジスタと第４
のトランジスタとを備え、 前記第３のトランジスタは、第５の導電領域と第６の導
電領域からなる一対の導電領域とを備え、 前記第４のトランジスタは、第７の導電領域と第８の導
電領域からなる一対の導電領域とを備え、 前記第１の導電領域と第５の導電領域は第１の配線層を
介して接続され、 前記第３の導電領域と第７の導電領域は第２の配線層を
介して接続され、 前記第６の導電領域と前記第８の導電領域は、第３の配
線層を介して第１の定電圧源に接続され、 前記第２の導電領域と前記第４の導電領域は、少なくと
も第４の配線層、制御電流制限素子として機能する不揮
発性メモリトランジスタ及び第５の配線層を介して第２
の定電圧源に接続され、 前記第３の導電領域に電流出力用第６の配線層が接続さ
れ、 前記第３のゲート、前記第４のゲート及び前記第５の導
電領域は第７の配線層を介して接続されることを特徴と
する増幅回路。 - 【請求項３６】 前記不揮発性メモリトランジスタは、
少なくとも制御ゲートと、電荷蓄積層と、第９の導電領
域と第１０の導電領域からなる一対の導電領域とを備え
ることを特徴とする請求項３５に記載の増幅回路。 - 【請求項３７】 前記増幅回路はさらに読み出し保護用
トランジスタを備え、 前記読み出し保護用トランジスタは第１１の導電領域と
前記第１２の導電領域からなる一対の導電領域とを備
え、 前記第２の導電領域と前記第４の導電領域は前記第４の
配線層を介して前記第１１の導電領域に接続され、 前記第１２の導電領域は第６の配線層を介して前記第９
の導電領域に接続されることを特徴とする請求項３６に
記載の増幅回路。 - 【請求項３８】 前記増幅回路は更に選択トランジスタ
を備え、 前記選択トランジスタは第１３の導電領域と前記第１４
の導電領域からなる一対の導電領域とを備え、 前記第９の導電領域が第７の配線層を介して前記第１３
の導電領域に接続されることを特徴とする請求項３６に
記載の増幅回路。 - 【請求項３９】 ２つの入力信号に対して差動増幅する
ように接続された差動入力トランジスタと、前記差動入
力トランジスタに接続された電流源トランジスタである
不揮発性メモリトランジスタと、前記差動入力トランジ
スタと前記電流源トランジスタとの間に接続された選択
トランジスタとを備えた半導体装置の増幅度可変方法で
あって、 前記電流源トランジスタのゲート電圧を所定の第１の電
圧にし、 前記選択トランジスタの一対の導電領域のいずれかを所
定の第２の電圧にして前記電流源トランジスタの閾値を
所定値にする増幅度可変方法。 - 【請求項４０】 前記第２の電圧を段階的に変化させて
前記電流源トランジスタの電荷蓄積層における電荷の蓄
積状態を段階的に変化させることを特徴とする請求項３
９に記載の増幅度可変方法。 - 【請求項４１】 ２つの入力信号に対して差動増幅する
ように接続された差動入力トランジスタと、前記差動入
力トランジスタに接続された電流源トランジスタである
不揮発性メモリトランジスタと、前記差動入力トランジ
スタと前記電流源トランジスタとの間に接続された選択
トランジスタとを備えた半導体装置の増幅度可変方法の
手順をコンピュータに実行させるためのプログラムを格
納した記憶媒体であって、 前記プログラムは、 前記電流源トランジスタのゲート電圧を所定の第１の電
圧にする第１のプログラムコード手段と、 前記選択トランジスタの一対の導電領域のいずれかを所
定の第２の電圧にして前記電流源トランジスタの閾値を
所定値にする第２のプログラムコード手段とを備えたこ
とを特徴とする記憶媒体。 - 【請求項４２】 前記プログラムは更に前記第２の電圧
を段階的に変化させて前記電流源トランジスタの電荷蓄
積層における電荷の蓄積状態を段階的に変化させる第３
のプログラムコード手段とを備えたことを特徴とする請
求項４１に記載の記憶媒体。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2078698A JPH1131932A (ja) | 1997-05-13 | 1998-02-02 | メモリトランジスタを備えた半導体装置ならびに増幅回路及び増幅度可変方法ならびに記憶媒体 |
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Applications Claiming Priority (3)
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| JP9-137745 | 1997-05-13 | ||
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| JP2078698A JPH1131932A (ja) | 1997-05-13 | 1998-02-02 | メモリトランジスタを備えた半導体装置ならびに増幅回路及び増幅度可変方法ならびに記憶媒体 |
Publications (1)
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Family
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Family Applications (1)
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|---|---|---|---|
| JP2078698A Pending JPH1131932A (ja) | 1997-05-13 | 1998-02-02 | メモリトランジスタを備えた半導体装置ならびに増幅回路及び増幅度可変方法ならびに記憶媒体 |
Country Status (3)
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