JPH09260962A - インバータ回路及び増幅器 - Google Patents
インバータ回路及び増幅器Info
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- JPH09260962A JPH09260962A JP8062536A JP6253696A JPH09260962A JP H09260962 A JPH09260962 A JP H09260962A JP 8062536 A JP8062536 A JP 8062536A JP 6253696 A JP6253696 A JP 6253696A JP H09260962 A JPH09260962 A JP H09260962A
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00369—Modifications for compensating variations of temperature, supply voltage or other physical parameters
- H03K19/00384—Modifications for compensating variations of temperature, supply voltage or other physical parameters in field effect transistor circuits
Abstract
(57)【要約】 （修正有）
【課題】 周波数特性を改善用抵抗は、製造ばらつきが
発生し、周波数特性が悪くなり、また、消費電力が増大
するという問題を解決する。 【解決手段】 増幅器として用いるインバータ部分Ｉｎ
１と、直列接続される、ゲイン制御のためのインバータ
部分Ｉｎ２とからなる。インバータ部分Ｉｎ２は、イン
バータ部分Ｉｎ１と相似、すなわち例えば、Ｐ型ＭＯＳ
電界効果型トランジスタＭＯＳＰ１とサイズ比（チャネ
ル幅／チャネル長）が１／ＡのＰ型ＭＯＳ電界効果型ト
ランジスタＭＯＳＰ２と、Ｎ型ＭＯＳ電界効果型トラン
ジスタＭＯＳＮ１とサイズ比（チャネル幅／チャネル
長）が１／ＡのＮ型ＭＯＳ電界効果型トランジスタＭＯ
ＳＮ２からなり、入出力端を短絡している。ここで正定
数Ａを通常のインバータのＤＣゲインに比べ小さく設定
すれば、上記構成のインバータのＤＣゲインは製造プロ
セスのばらつきの影響を受けずにほぼＡとすることがで
きる。
発生し、周波数特性が悪くなり、また、消費電力が増大
するという問題を解決する。 【解決手段】 増幅器として用いるインバータ部分Ｉｎ
１と、直列接続される、ゲイン制御のためのインバータ
部分Ｉｎ２とからなる。インバータ部分Ｉｎ２は、イン
バータ部分Ｉｎ１と相似、すなわち例えば、Ｐ型ＭＯＳ
電界効果型トランジスタＭＯＳＰ１とサイズ比（チャネ
ル幅／チャネル長）が１／ＡのＰ型ＭＯＳ電界効果型ト
ランジスタＭＯＳＰ２と、Ｎ型ＭＯＳ電界効果型トラン
ジスタＭＯＳＮ１とサイズ比（チャネル幅／チャネル
長）が１／ＡのＮ型ＭＯＳ電界効果型トランジスタＭＯ
ＳＮ２からなり、入出力端を短絡している。ここで正定
数Ａを通常のインバータのＤＣゲインに比べ小さく設定
すれば、上記構成のインバータのＤＣゲインは製造プロ
セスのばらつきの影響を受けずにほぼＡとすることがで
きる。
Description
【０００１】
【発明の属する技術分野】本発明は、ＣＭＯＳ電界効果
型トランジスタを用いたインバータ回路及び増幅器に関
するものである。
型トランジスタを用いたインバータ回路及び増幅器に関
するものである。
【０００２】
【従来の技術】図４に示すようなＣＭＯＳＦＥＴを用い
たインバータ回路は、アナログ信号処理回路およびアナ
ログ演算回路の基本として、近年さまざまな応用が考え
られている。例えば、特開平６−２１５１６４号公報で
は乗算回路に応用した技術がのべられている。また、
“IEEE J.Solid-State Circuits,p.1552-p.1559,vol.2
9,NO.12,1994”では、赤外線通信用受信器応用した技術
が述べられている。他にも、アナログ電圧のサンプルホ
ールド回路、スケーラ回路、加算回路、フィルター回
路、などへの応用が考えられている。
たインバータ回路は、アナログ信号処理回路およびアナ
ログ演算回路の基本として、近年さまざまな応用が考え
られている。例えば、特開平６−２１５１６４号公報で
は乗算回路に応用した技術がのべられている。また、
“IEEE J.Solid-State Circuits,p.1552-p.1559,vol.2
9,NO.12,1994”では、赤外線通信用受信器応用した技術
が述べられている。他にも、アナログ電圧のサンプルホ
ールド回路、スケーラ回路、加算回路、フィルター回
路、などへの応用が考えられている。
【０００３】図４に示したような従来のインバータＩｎ
のＤＣゲインＧは、
のＤＣゲインＧは、
【０００４】
【数１】
【０００５】で与えられる。
【０００６】ここで、
【０００７】
【数２】
【０００８】であり、ｇmP、ｇmNはそれぞれ、Ｐ型電界
効果型トランジスタＭＯＳＰ、Ｎ型電界効果型トランジ
スタＭＯＳＮのトランスコンダクダンス、ｇdP、ｇdNは
それぞれ、Ｐ型電界効果型トランジスタＭＯＳＰ、Ｎ型
電界効果型トランジスタＭＯＳＮのドレインコンダクタ
ンス、ＶthP、ＶthNはそれぞれ、Ｐ型電界効果型トラン
ジスタＭＯＳＰ、Ｎ型電界効果型トランジスタＭＯＳＮ
のしきい値電圧、λP、λNはそれぞれ、Ｐ型電界効果型
トランジスタＭＯＳＰ、Ｎ型電界効果型トランジスタＭ
ＯＳＮのチャネル長変換係数を表わす。
効果型トランジスタＭＯＳＰ、Ｎ型電界効果型トランジ
スタＭＯＳＮのトランスコンダクダンス、ｇdP、ｇdNは
それぞれ、Ｐ型電界効果型トランジスタＭＯＳＰ、Ｎ型
電界効果型トランジスタＭＯＳＮのドレインコンダクタ
ンス、ＶthP、ＶthNはそれぞれ、Ｐ型電界効果型トラン
ジスタＭＯＳＰ、Ｎ型電界効果型トランジスタＭＯＳＮ
のしきい値電圧、λP、λNはそれぞれ、Ｐ型電界効果型
トランジスタＭＯＳＰ、Ｎ型電界効果型トランジスタＭ
ＯＳＮのチャネル長変換係数を表わす。
【０００９】このインバータのＤＣゲインＧの値は一般
に１０ないし３０程度である。このようなインバータを
複数個直列に接続した増幅回路に負帰還をかけて用いる
場合、周波数特性を改善するためインバータのゲインを
小さくすることが必要になる。
に１０ないし３０程度である。このようなインバータを
複数個直列に接続した増幅回路に負帰還をかけて用いる
場合、周波数特性を改善するためインバータのゲインを
小さくすることが必要になる。
【００１０】従来、図５に示すようにインバータＩｎの
出力端子に抵抗Ｒ１、Ｒ２を接続することにより、出力
抵抗を小さくしてゲインを減らす方法が用いられてい
た。図５のインバータのＤＣゲインは、
出力端子に抵抗Ｒ１、Ｒ２を接続することにより、出力
抵抗を小さくしてゲインを減らす方法が用いられてい
た。図５のインバータのＤＣゲインは、
【００１１】
【数３】
【００１２】で与えられる。ここで、ｉはＰ型電界効果
型トランジスタＭＯＳＰのドレイン・ソース間を流れる
電流である。
型トランジスタＭＯＳＰのドレイン・ソース間を流れる
電流である。
【００１３】
【発明が解決しようとする課題】しかし、上記従来技術
は抵抗値の製造ばらつきによるゲインのばらつきが発生
し、面積の増大に伴う寄生容量の増大により周波数特性
が悪くなり、また、消費電力が増大するという問題があ
る。すなわち、図５の回路を集積回路内に作る場合、 ・抵抗Ｒ１、Ｒ２の値の精度が悪いためＧが設計値から
ずれる。 ・ｇmN、ｇmP、ｇdN、ｇdPは製造プロセスのばらつきに
より変動するため、ＤＣゲインＧが設計値からずれる。 ・抵抗Ｒ１、Ｒ２は面積が大きく、大きな寄生容量を伴
い、周波数特性の悪化を招く。 ・抵抗Ｒ１、Ｒ２を流れる電流のため消費電力が増加す
る。 などの、問題があった。
は抵抗値の製造ばらつきによるゲインのばらつきが発生
し、面積の増大に伴う寄生容量の増大により周波数特性
が悪くなり、また、消費電力が増大するという問題があ
る。すなわち、図５の回路を集積回路内に作る場合、 ・抵抗Ｒ１、Ｒ２の値の精度が悪いためＧが設計値から
ずれる。 ・ｇmN、ｇmP、ｇdN、ｇdPは製造プロセスのばらつきに
より変動するため、ＤＣゲインＧが設計値からずれる。 ・抵抗Ｒ１、Ｒ２は面積が大きく、大きな寄生容量を伴
い、周波数特性の悪化を招く。 ・抵抗Ｒ１、Ｒ２を流れる電流のため消費電力が増加す
る。 などの、問題があった。
【００１４】本発明は、上記抵抗の変わりにＣＭＯＳ電
界効果型トランジスタを用いることにより、製造上制御
が簡単な電界効果型トランジスタのゲート長とゲート幅
を制御し、製造ばらつきの影響を抑え、寄生容量を下
げ、消費電力を減らすことを可能とするものである。
界効果型トランジスタを用いることにより、製造上制御
が簡単な電界効果型トランジスタのゲート長とゲート幅
を制御し、製造ばらつきの影響を抑え、寄生容量を下
げ、消費電力を減らすことを可能とするものである。
【００１５】
【課題を解決するための手段】請求項１のインバータ回
路は、増幅器として用いるインバータ部分と、該インバ
ータ部分に直列接続され、前記インバータ部分のＣＭＯ
Ｓ電界効果型トランジスタと相似なサイズのＣＭＯＳ電
界効果型トランジスタからなり、入出力端を短絡した、
前記インバータ部分のゲイン制御のためのインバータ部
分と、を有してなることを特徴とする。
路は、増幅器として用いるインバータ部分と、該インバ
ータ部分に直列接続され、前記インバータ部分のＣＭＯ
Ｓ電界効果型トランジスタと相似なサイズのＣＭＯＳ電
界効果型トランジスタからなり、入出力端を短絡した、
前記インバータ部分のゲイン制御のためのインバータ部
分と、を有してなることを特徴とする。
【００１６】請求項２のインバータ回路は、請求項１の
増幅器として用いるインバータ部分、及び該インバータ
部分のゲイン制御のためのインバータ部分の、それぞれ
ＭＯＳ電界効果型トランジスタを、それぞれ単位サイズ
のＰ型、Ｎ型電界効果型トランジスタを組み合わせて構
成してなることを特徴とする。
増幅器として用いるインバータ部分、及び該インバータ
部分のゲイン制御のためのインバータ部分の、それぞれ
ＭＯＳ電界効果型トランジスタを、それぞれ単位サイズ
のＰ型、Ｎ型電界効果型トランジスタを組み合わせて構
成してなることを特徴とする。
【００１７】請求項３のインバータ回路は、ＣＭＯＳ電
界効果型トランジスタからなるインバータを複数Ｍ個並
列に接続した、増幅器として用いるインバータ部分と、
該インバータ部分に直列に接続され、前記インバータ部
分のＣＭＯＳ電界効果型トランジスタと相似なサイズの
ＣＭＯＳ電界効果型トランジスタからなり、入出力端を
短絡したインバータを複数Ｎ個並列に接続した、前記イ
ンバータ部分のゲイン制御のためのインバータ部分と、
を有してなることを特徴とする。
界効果型トランジスタからなるインバータを複数Ｍ個並
列に接続した、増幅器として用いるインバータ部分と、
該インバータ部分に直列に接続され、前記インバータ部
分のＣＭＯＳ電界効果型トランジスタと相似なサイズの
ＣＭＯＳ電界効果型トランジスタからなり、入出力端を
短絡したインバータを複数Ｎ個並列に接続した、前記イ
ンバータ部分のゲイン制御のためのインバータ部分と、
を有してなることを特徴とする。
【００１８】請求項４のインバータ回路は、請求項３の
増幅器として用いるインバータ部分、及び該インバータ
部分のゲイン制御のためのインバータ部分の、それぞれ
ＭＯＳ電界効果型トランジスタを、それぞれ単位サイズ
のＰ型、Ｎ型電界効果型トランジスタを組み合わせて構
成してなることを特徴とする。
増幅器として用いるインバータ部分、及び該インバータ
部分のゲイン制御のためのインバータ部分の、それぞれ
ＭＯＳ電界効果型トランジスタを、それぞれ単位サイズ
のＰ型、Ｎ型電界効果型トランジスタを組み合わせて構
成してなることを特徴とする。
【００１９】請求項５の増幅器は、インバータ回路を複
数個直列に接続した増幅器において、それらインバータ
回路のうち少なくとも一つは、請求項１、２、または３
に記載のインバータ回路であることを特徴とする。
数個直列に接続した増幅器において、それらインバータ
回路のうち少なくとも一つは、請求項１、２、または３
に記載のインバータ回路であることを特徴とする。
【００２０】請求項６の増幅器は、請求項５に記載の増
幅器において、インバータ回路を奇数個直列に接続して
反転増幅器として構成することを特徴とする。
幅器において、インバータ回路を奇数個直列に接続して
反転増幅器として構成することを特徴とする。
【００２１】
（実施例１）図１を用いて、インバータ回路の第１実施
例を詳細に説明する。
例を詳細に説明する。
【００２２】図示のように、増幅器として用いるインバ
ータ部分Ｉｎ１と、該インバータ部分Ｉｎ１に直列接続
される、前記インバータ部分Ｉｎ１のゲイン制御のため
のインバータ部分Ｉｎ２とからなる。インバータ部分Ｉ
ｎ２は、インバータ部分Ｉｎ１と相似である。すなわ
ち、Ｐ型ＭＯＳ電界効果型トランジスタＭＯＳＰ２のサ
イズ比（チャネル幅／チャネル長）がＰ型ＭＯＳ電界効
果型トランジスタＭＯＳＰ１のサイズ比の１／Ａ倍であ
り、Ｎ型ＭＯＳ電界効果型トランジスタＭＯＳＮ２のサ
イズ比（チャンネル幅／チャンネル長）もＮ型ＭＯＳ電
界効果型トランジスタＭＯＳＮ１のサイズ比の１／Ａ倍
である。そして、追加されるゲイン制御のためのインバ
ータ部分Ｉｎ２において、その入出力端を短絡する。言
い換えれば、インバータ部分Ｉｎ２のＰ型ＭＯＳ電界効
果型トランジスタＭＯＳＰ２とＮ型ＭＯＳ電界効果型ト
ランジスタＭＯＳＮ２は、それぞれゲートとソースを接
続することにより、インバータ部分の入出力端を短絡
し、小信号動作において、図４の抵抗Ｒ１とＲ２と同等
な抵抗を構成している。なおここで、インバータ部分Ｉ
ｎ１、Ｉｎ２はそれぞれ１個のインバータをからなるも
のを例示している。
ータ部分Ｉｎ１と、該インバータ部分Ｉｎ１に直列接続
される、前記インバータ部分Ｉｎ１のゲイン制御のため
のインバータ部分Ｉｎ２とからなる。インバータ部分Ｉ
ｎ２は、インバータ部分Ｉｎ１と相似である。すなわ
ち、Ｐ型ＭＯＳ電界効果型トランジスタＭＯＳＰ２のサ
イズ比（チャネル幅／チャネル長）がＰ型ＭＯＳ電界効
果型トランジスタＭＯＳＰ１のサイズ比の１／Ａ倍であ
り、Ｎ型ＭＯＳ電界効果型トランジスタＭＯＳＮ２のサ
イズ比（チャンネル幅／チャンネル長）もＮ型ＭＯＳ電
界効果型トランジスタＭＯＳＮ１のサイズ比の１／Ａ倍
である。そして、追加されるゲイン制御のためのインバ
ータ部分Ｉｎ２において、その入出力端を短絡する。言
い換えれば、インバータ部分Ｉｎ２のＰ型ＭＯＳ電界効
果型トランジスタＭＯＳＰ２とＮ型ＭＯＳ電界効果型ト
ランジスタＭＯＳＮ２は、それぞれゲートとソースを接
続することにより、インバータ部分の入出力端を短絡
し、小信号動作において、図４の抵抗Ｒ１とＲ２と同等
な抵抗を構成している。なおここで、インバータ部分Ｉ
ｎ１、Ｉｎ２はそれぞれ１個のインバータをからなるも
のを例示している。
【００２３】正定数Ａが通常のインバータのＤＣゲイン
に比べ小さいとき、上記構成のインバータ回路のＤＣゲ
インは製造プロセスのばらつきの影響を受けずにほぼＡ
になる。また、抵抗を用いてゲインを制御した場合と比
較して、回路に必要な面積の削減、寄生容量の滅少、消
費電力の削減が達成できる。
に比べ小さいとき、上記構成のインバータ回路のＤＣゲ
インは製造プロセスのばらつきの影響を受けずにほぼＡ
になる。また、抵抗を用いてゲインを制御した場合と比
較して、回路に必要な面積の削減、寄生容量の滅少、消
費電力の削減が達成できる。
【００２４】図１の回路で構成されるインバータ回路の
ＤＣゲインＧは、
ＤＣゲインＧは、
【００２５】
【数４】
【００２６】で与えられる。
【００２７】そして、電界効果型トランジスタＭＯＮＰ
１、ＭＯＳＰ２及びＭＯＮＮ１、ＭＯＳＮ２それぞれの
ゲート長Ｌとゲート巾Ｗの比を、Ａを正定数として、
１、ＭＯＳＰ２及びＭＯＮＮ１、ＭＯＳＮ２それぞれの
ゲート長Ｌとゲート巾Ｗの比を、Ａを正定数として、
【００２８】
【数５】
【００２９】
【数６】
【００３０】を満たすように取ると、 ｇmP1＝ＡｇmP2、ｇmN1＝ＡｇmN2 ｇdP1＝ＡｇdP2、ｇdN1＝ＡｇdN2 が成り立つため、
【００３１】
【数７】
【００３２】となる。
【００３３】ここで、Ｇ１は図１の回路からゲイン制御
用のインバータ部分Ｉｎ２、Ｐ型電界効果型トランジス
タＭＯＳＰ２、Ｎ１型電界効果型トランジスタＭＯＳＮ
２をはずしたインバータのＤＣゲインであり、
用のインバータ部分Ｉｎ２、Ｐ型電界効果型トランジス
タＭＯＳＰ２、Ｎ１型電界効果型トランジスタＭＯＳＮ
２をはずしたインバータのＤＣゲインであり、
【００３４】
【数８】
【００３５】で与えられる。
【００３６】したがって、Ａ≪Ｇ１であれば、Ｇ≒Ａが
成立する。例えば、Ｇ１＝２０、Ａ＝１．５であれば、
Ｇ＝１．３３となる。
成立する。例えば、Ｇ１＝２０、Ａ＝１．５であれば、
Ｇ＝１．３３となる。
【００３７】なお、増幅器として用いるインバータ部分
Ｉｎ１、及び該インバータ部分のゲイン制御のためのイ
ンバータ部分Ｉｎ２の、それぞれＭＯＳ電界効果型トラ
ンジスタＭＯＳＰ１とＭＯＳＰ２、及びＭＯＳＮ１とＭ
ＯＳＮ２とを、それぞれ単位サイズのＰ型、Ｎ型電界効
果型トランジスタを組み合わせて構成してもよい。この
場合、サイズ比は１／Ａ≒１で、ゲインＧ１≒１とな
る。
Ｉｎ１、及び該インバータ部分のゲイン制御のためのイ
ンバータ部分Ｉｎ２の、それぞれＭＯＳ電界効果型トラ
ンジスタＭＯＳＰ１とＭＯＳＰ２、及びＭＯＳＮ１とＭ
ＯＳＮ２とを、それぞれ単位サイズのＰ型、Ｎ型電界効
果型トランジスタを組み合わせて構成してもよい。この
場合、サイズ比は１／Ａ≒１で、ゲインＧ１≒１とな
る。
【００３８】このように、通常一般にインバータのＤＣ
ゲインＧの値は１０ないし３０程度であるが、本例によ
ればインバータ（例えば図１のインバータ部分Ｉｎ１）
にゲイン制御用インバータ（例えば図１のインバータ部
分Ｉｎ２）を接続することにより、製造プロセスのばら
つきの影響を受けずに、インバータの実質的なＤＣゲイ
ンＧの値を小さくすることができる。
ゲインＧの値は１０ないし３０程度であるが、本例によ
ればインバータ（例えば図１のインバータ部分Ｉｎ１）
にゲイン制御用インバータ（例えば図１のインバータ部
分Ｉｎ２）を接続することにより、製造プロセスのばら
つきの影響を受けずに、インバータの実質的なＤＣゲイ
ンＧの値を小さくすることができる。
【００３９】（実施例２）第１実施例では、電界効果型
トランジスタのサイズが変化しても、チャネル長変換係
数、しきい値電圧などの物性バラメターは変化しないと
いう近似に基づいた等式： ｇmP1＝ＡｇmP2、ｇmN1＝ＡｇmN2 ｇdP1＝ＡｄmP2、ｇdN1＝ＡｇdN2 を、仮定した。実際にはこれらの物性バラメターは、電
界効果型トランジスタのサイズにより若干変化する。こ
のため、実施例１の回路のゲインを正確に予測すること
は困難である。実施例２はより正確な予測が可能な解決
手段を提供するものである。
トランジスタのサイズが変化しても、チャネル長変換係
数、しきい値電圧などの物性バラメターは変化しないと
いう近似に基づいた等式： ｇmP1＝ＡｇmP2、ｇmN1＝ＡｇmN2 ｇdP1＝ＡｄmP2、ｇdN1＝ＡｇdN2 を、仮定した。実際にはこれらの物性バラメターは、電
界効果型トランジスタのサイズにより若干変化する。こ
のため、実施例１の回路のゲインを正確に予測すること
は困難である。実施例２はより正確な予測が可能な解決
手段を提供するものである。
【００４０】以下、図２を用いて詳細に説明する。
【００４１】図２のインバータ回路は、インバータを複
数Ｍ個並列に接続した増幅器として用いるインバータ部
分ＩｎＭと、インバータを複数Ｎ個並列に接続したゲイ
ン制御のためのインバータ部分ＩｎＮとからなり、それ
らインバータ部分の各インバータはそれぞれ単一サイ
ズ、または相似なサイズのインバータより構成される。
数Ｍ個並列に接続した増幅器として用いるインバータ部
分ＩｎＭと、インバータを複数Ｎ個並列に接続したゲイ
ン制御のためのインバータ部分ＩｎＮとからなり、それ
らインバータ部分の各インバータはそれぞれ単一サイ
ズ、または相似なサイズのインバータより構成される。
【００４２】図２に図示の例は各インバータをそれぞれ
単一のインバータで構成した場合であり、Ｐ型電界効果
型トランジスタＭＯＳＰ１ないしＭＯＮＰＭ、ＭＯＳＰ
Ｒ１ないしＭＯＳＰＲＮのサイズはすべて等しく、いわ
ゆる単位サイズのＰ型トランジスタにより構成されてお
り、
単一のインバータで構成した場合であり、Ｐ型電界効果
型トランジスタＭＯＳＰ１ないしＭＯＮＰＭ、ＭＯＳＰ
Ｒ１ないしＭＯＳＰＲＮのサイズはすべて等しく、いわ
ゆる単位サイズのＰ型トランジスタにより構成されてお
り、
【００４３】
【数９】
【００４４】を満たす。
【００４５】また、Ｎ型電界効果型トランジスタＭＯＳ
Ｎ１ないしＭＯＮＮＭ、ＭＯＳＮＲ１ないしＭＯＳＮＲ
ＮのＦＥＴも同様であり、
Ｎ１ないしＭＯＮＮＭ、ＭＯＳＮＲ１ないしＭＯＳＮＲ
ＮのＦＥＴも同様であり、
【００４６】
【数１０】
【００４７】を満たす。
【００４８】このとき、図２の回路のインバータ回路の
ＤＣゲインＧは、
ＤＣゲインＧは、
【００４９】
【数１１】
【００５０】となる。
【００５１】ここで、増幅器として用いるインバータ部
分ＩｎＭは単一のインバータをＭ個並列に接続しただけ
であるので、該インバータ部分ＩｎＭのゲインは式８と
同様であり、
分ＩｎＭは単一のインバータをＭ個並列に接続しただけ
であるので、該インバータ部分ＩｎＭのゲインは式８と
同様であり、
【００５２】
【数１２】
【００５３】で表される。
【００５４】したがって、Ｍ／Ｎ≪Ｇ１であればＧ≒Ｍ
／Ｎとなる。Ｇ１は製造プロセスのばらつきの影響を受
けて変動するが、Ｍ／Ｎは製造プロセスのばらつきの影
響を受けない。したがって、ＤＣゲインＧの値は、製造
プロセスのばらつきの影響をほとんど受けず、かつ、
Ｍ，Ｎの値によりインバータの実質的なＤＣゲインＧの
値を容易に小さくすることができる。上記Ｍ、Ｎの値は
任意であるが、例えばＭ＝５、Ｎ＝２とすれば、Ｇ≒
２．５となる。
／Ｎとなる。Ｇ１は製造プロセスのばらつきの影響を受
けて変動するが、Ｍ／Ｎは製造プロセスのばらつきの影
響を受けない。したがって、ＤＣゲインＧの値は、製造
プロセスのばらつきの影響をほとんど受けず、かつ、
Ｍ，Ｎの値によりインバータの実質的なＤＣゲインＧの
値を容易に小さくすることができる。上記Ｍ、Ｎの値は
任意であるが、例えばＭ＝５、Ｎ＝２とすれば、Ｇ≒
２．５となる。
【００５５】上記は各インバータ部分のインバータとし
て単一サイズのインバータを用いたものであるが、増副
器として用いるＭ個の並列インバータのそれぞれと、ゲ
イン制御に用いるＮ個の並列インバータのそれぞれとが
相似なサイズである場合は次のようになる。
て単一サイズのインバータを用いたものであるが、増副
器として用いるＭ個の並列インバータのそれぞれと、ゲ
イン制御に用いるＮ個の並列インバータのそれぞれとが
相似なサイズである場合は次のようになる。
【００５６】相似比をＡとする。すなわち、 ＷPi／ＬPi＝Ａ（ＷPRj／ＬPRj） （１≦ｉ≦Ｍ，１
≦ｊ≦Ｎ） ＷNi／ＬNi＝Ａ（ＷNRj／ＬNRj） （１≦ｉ≦Ｍ，１
≦ｊ≦Ｎ） とする。ここで、ＷPi，ＬPiはそれぞれＭＯＳＰｉのチ
ャンネル幅とチャンネル長、ＷPRj，ＬPRjはそれぞれＭ
ＯＳＰＲｊのチャンネル幅とチャンネル長、ＷNi，ＬNi
はそれぞれＭＯＳＮｉのチャンネル幅とチャンネル長、
ＷNRj，ＬNRjはそれぞれＭＯＳＮＲｊのチャンネル幅と
チャンネル長を表す。このとき、図２における回路のＤ
ＣゲインＧは、
≦ｊ≦Ｎ） ＷNi／ＬNi＝Ａ（ＷNRj／ＬNRj） （１≦ｉ≦Ｍ，１
≦ｊ≦Ｎ） とする。ここで、ＷPi，ＬPiはそれぞれＭＯＳＰｉのチ
ャンネル幅とチャンネル長、ＷPRj，ＬPRjはそれぞれＭ
ＯＳＰＲｊのチャンネル幅とチャンネル長、ＷNi，ＬNi
はそれぞれＭＯＳＮｉのチャンネル幅とチャンネル長、
ＷNRj，ＬNRjはそれぞれＭＯＳＮＲｊのチャンネル幅と
チャンネル長を表す。このとき、図２における回路のＤ
ＣゲインＧは、
【００５７】
【数１３】
【００５８】となり、ＡＭ／Ｎ≪Ｇ１であればＧ≒ＡＭ
／Ｎとなる。
／Ｎとなる。
【００５９】このように、相似なインバータを複数個組
合わせることにより、相似比Ａのインバータ対を一組だ
けでゲイン制御しようとした前記実施例では、加工上の
制約から実現が困難であったようなゲイン値への制御
も、適当なＭ，Ｎを選ぶことにより容易に実現できる。
一例として例えば、Ａ＝２、Ｍ＝２、Ｎ＝１とすれば、
Ｇ≒４となる。
合わせることにより、相似比Ａのインバータ対を一組だ
けでゲイン制御しようとした前記実施例では、加工上の
制約から実現が困難であったようなゲイン値への制御
も、適当なＭ，Ｎを選ぶことにより容易に実現できる。
一例として例えば、Ａ＝２、Ｍ＝２、Ｎ＝１とすれば、
Ｇ≒４となる。
【００６０】図３はインバータ回路を複数個直列に接続
した増幅器であり、具体例としてここではインバータ回
路を奇数個（図ではＩＮ１，ＩＮ２，ＩＮ３の３個）を
直列接続した反転増幅器を示している。ここで、インバ
ータ回路ＩＮ１，ＩＮ２，ＩＮ３のうち、少なくとも一
つは実施例１、２等で説明したゲイン制御部分を有する
インバータ回路である。
した増幅器であり、具体例としてここではインバータ回
路を奇数個（図ではＩＮ１，ＩＮ２，ＩＮ３の３個）を
直列接続した反転増幅器を示している。ここで、インバ
ータ回路ＩＮ１，ＩＮ２，ＩＮ３のうち、少なくとも一
つは実施例１、２等で説明したゲイン制御部分を有する
インバータ回路である。
【００６１】このような、増幅器は、図示のように反転
増幅器として負帰環をかけて信号処理回路に用いられる
が、全体のゲインは直列接続したインバータ回路（図３
の例では３個）のゲインの積となるため大きくなり、負
帰還をかけたとき位相余裕が少なくなり、動作が不安定
になったり、発振をおこす場合がある。このとき、増幅
器の複数個（Ｘ個）のインバータ回路のうち、１ないし
Ｘ個のインバータ回路を、本発明のゲイン制御部分をも
つインバータ回路に置き換えることにより、安定な帰還
がかかる範囲で最大のゲインを持つよう全体のゲインを
制御することが可能である。これにより、特にインバー
タ回路を奇数直列に接続した反転増幅器において問題と
なる周波数特性を効果的に改善できる。これは、実施例
１、実施例２に区別なく、両者における上記作用は全く
同様である。
増幅器として負帰環をかけて信号処理回路に用いられる
が、全体のゲインは直列接続したインバータ回路（図３
の例では３個）のゲインの積となるため大きくなり、負
帰還をかけたとき位相余裕が少なくなり、動作が不安定
になったり、発振をおこす場合がある。このとき、増幅
器の複数個（Ｘ個）のインバータ回路のうち、１ないし
Ｘ個のインバータ回路を、本発明のゲイン制御部分をも
つインバータ回路に置き換えることにより、安定な帰還
がかかる範囲で最大のゲインを持つよう全体のゲインを
制御することが可能である。これにより、特にインバー
タ回路を奇数直列に接続した反転増幅器において問題と
なる周波数特性を効果的に改善できる。これは、実施例
１、実施例２に区別なく、両者における上記作用は全く
同様である。
【００６２】なお本発明は、相似なインバータの組のか
わりに、厳密には相似ではないがほぼ相似なインバータ
を用いた回路にも適用できる。この場合、増幅器として
のゲインを精確に予測することは多少困難になるが、プ
ロセスばらつきに対する変動の少なさ、消費電力の削
減、回路の占有面積の縮小、寄生容量の削減といった効
果は同様に期待できる。
わりに、厳密には相似ではないがほぼ相似なインバータ
を用いた回路にも適用できる。この場合、増幅器として
のゲインを精確に予測することは多少困難になるが、プ
ロセスばらつきに対する変動の少なさ、消費電力の削
減、回路の占有面積の縮小、寄生容量の削減といった効
果は同様に期待できる。
【００６３】
【発明の効果】以上のように本発明によれば、ＬＳＩ製
造プロセスのばらつきによらず、きわめて設計値に近い
ＤＣゲインをもったインバータを集積回路のなかに作る
ことができ、また、回路の占有面積の縮小、寄生容量の
削減、消費電力の削減ができる。
造プロセスのばらつきによらず、きわめて設計値に近い
ＤＣゲインをもったインバータを集積回路のなかに作る
ことができ、また、回路の占有面積の縮小、寄生容量の
削減、消費電力の削減ができる。
【図１】本発明のインバータ回路の実施例を示す回路図
である。
である。
【図２】本発明のインバータ回路の他の実施例を示す回
路図である。
路図である。
【図３】本発明の増幅器の実施例を示す回路図である。
【図４】従来例の実施例を示す回路図である。
【図５】他の従来例を示す回路図である。
ＭＯＳＰ Ｐ型電界効果型トランジスタ ＭＯＳＮ Ｎ型電界効果型トランジスタ Ｉｎ１、Ｉｎ２、ＩｎＭ、ＩｎＮ インバータ部分 ＩＮＶ１、ＩＮＶ２、ＩＮＶ３ インバータ回路
Claims (6)
- 【請求項１】 増幅器として用いるインバータ部分と、
該インバータ部分に直列接続され、前記インバータ部分
のＣＭＯＳ電界効果型トランジスタと相似なサイズのＣ
ＭＯＳ電界効果型トランジスタからなり、入出力端を短
絡した、前記インバータ部分のゲイン制御のためのイン
バータ部分と、を有してなることを特徴とするインバー
タ回路。 - 【請求項２】 前記増幅器として用いるインバータ部
分、及び該インバータ部分のゲイン制御のためのインバ
ータ部分の、それぞれＭＯＳ電界効果型トランジスタ
を、それぞれ単位サイズのＰ型、Ｎ型電界効果型トラン
ジスタを組み合わせて構成してなることを特徴とする請
求項１に記載のインバータ回路。 - 【請求項３】 ＣＭＯＳ電界効果型トランジスタからな
るインバータを複数Ｍ個並列に接続した、増幅器として
用いるインバータ部分と、該インバータ部分に直列に接
続され、前記インバータ部分のＣＭＯＳ電界効果型トラ
ンジスタと相似なサイズのＣＭＯＳ電界効果型トランジ
スタからなり入出力端を短絡したインバータを複数Ｎ個
並列に接続した、前記インバータ部分のゲイン制御のた
めのインバータ部分と、を有してなることを特徴とする
インバータ回路。 - 【請求項４】 前記増幅器として用いるインバータ部
分、及び該インバータ部分のゲイン制御のためのインバ
ータ部分の、それぞれＭＯＳ電界効果型トランジスタ
を、それぞれ単位サイズのＰ型、Ｎ型電界効果型トラン
ジスタを組み合わせて構成してなることを特徴とする請
求項３に記載のインバータ回路。 - 【請求項５】 インバータ回路を複数個直列に接続した
増幅器において、それらインバータ回路のうち少なくと
も一つは、請求項１、２、または３に記載のインバータ
回路であることを特徴とする増幅器。 - 【請求項６】 前記インバータ回路を奇数個直列に接続
して反転増幅器を構成することを特徴とする請求項５に
記載の増幅器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8062536A JPH09260962A (ja) | 1996-03-19 | 1996-03-19 | インバータ回路及び増幅器 |
| EP97104420A EP0797303A3 (en) | 1996-03-19 | 1997-03-14 | Inverter circuit and amplifier |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8062536A JPH09260962A (ja) | 1996-03-19 | 1996-03-19 | インバータ回路及び増幅器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09260962A true JPH09260962A (ja) | 1997-10-03 |
Family
ID=13203043
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8062536A Pending JPH09260962A (ja) | 1996-03-19 | 1996-03-19 | インバータ回路及び増幅器 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0797303A3 (ja) |
| JP (1) | JPH09260962A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006157780A (ja) * | 2004-12-01 | 2006-06-15 | Sony Corp | 増幅回路装置 |
| JP2007104367A (ja) * | 2005-10-05 | 2007-04-19 | National Institute Of Advanced Industrial & Technology | 絶縁ゲート電界効果トランジスタを用いた多入力ｃｍｏｓ増幅器と、それを用いた高利得多入力ｃｍｏｓ増幅器、高安定多入力ｃｍｏｓ増幅器、高利得高安定多入力ｃｍｏｓ増幅器、多入力ｃｍｏｓ差動増幅器 |
| JP2009231864A (ja) * | 2008-03-19 | 2009-10-08 | Citizen Holdings Co Ltd | 可変ゲインアンプ |
| WO2013179890A1 (ja) * | 2012-05-28 | 2013-12-05 | ソニー株式会社 | 単相差動変換回路、バラン、スイッチ、および通信装置 |
| US8994000B2 (en) | 2005-07-29 | 2015-03-31 | Osram Opto Semiconductors Gmbh | Optoelectronic semiconductor chip |
| JP2016213863A (ja) * | 1998-03-27 | 2016-12-15 | 株式会社半導体エネルギー研究所 | 半導体装置 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10013553B4 (de) * | 1999-03-15 | 2005-03-03 | Advantest Corp. | Verzögerungsvorrichtung |
| JP4425367B2 (ja) | 1999-03-15 | 2010-03-03 | 株式会社アドバンテスト | 遅延デバイス |
| FI20150334A (fi) | 2015-01-14 | 2016-07-15 | Artto Mikael Aurola | Paranneltu puolijohdekokoonpano |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4532467A (en) * | 1983-03-14 | 1985-07-30 | Vitafin N.V. | CMOS Circuits with parameter adapted voltage regulator |
| JPH04292006A (ja) * | 1991-03-20 | 1992-10-16 | Fujitsu Ltd | フラットゲイン増幅器 |
| US5666080A (en) * | 1993-06-17 | 1997-09-09 | Yozan, Inc. | Computational circuit |
| JPH0794957A (ja) * | 1993-09-20 | 1995-04-07 | Takayama:Kk | 線形特性補償回路 |
| JPH07273630A (ja) * | 1994-04-01 | 1995-10-20 | Youzan:Kk | インバータ回路 |
-
1996
- 1996-03-19 JP JP8062536A patent/JPH09260962A/ja active Pending
-
1997
- 1997-03-14 EP EP97104420A patent/EP0797303A3/en not_active Withdrawn
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016213863A (ja) * | 1998-03-27 | 2016-12-15 | 株式会社半導体エネルギー研究所 | 半導体装置 |
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| US8994000B2 (en) | 2005-07-29 | 2015-03-31 | Osram Opto Semiconductors Gmbh | Optoelectronic semiconductor chip |
| JP2007104367A (ja) * | 2005-10-05 | 2007-04-19 | National Institute Of Advanced Industrial & Technology | 絶縁ゲート電界効果トランジスタを用いた多入力ｃｍｏｓ増幅器と、それを用いた高利得多入力ｃｍｏｓ増幅器、高安定多入力ｃｍｏｓ増幅器、高利得高安定多入力ｃｍｏｓ増幅器、多入力ｃｍｏｓ差動増幅器 |
| JP4686758B2 (ja) * | 2005-10-05 | 2011-05-25 | 独立行政法人産業技術総合研究所 | 絶縁ゲート電界効果トランジスタを用いた多入力ｃｍｏｓ増幅器と、それを用いた高利得多入力ｃｍｏｓ増幅器、高安定多入力ｃｍｏｓ増幅器、高利得高安定多入力ｃｍｏｓ増幅器、多入力ｃｍｏｓ差動増幅器 |
| JP2009231864A (ja) * | 2008-03-19 | 2009-10-08 | Citizen Holdings Co Ltd | 可変ゲインアンプ |
| WO2013179890A1 (ja) * | 2012-05-28 | 2013-12-05 | ソニー株式会社 | 単相差動変換回路、バラン、スイッチ、および通信装置 |
| US9621139B2 (en) | 2012-05-28 | 2017-04-11 | Sony Corporation | Single phase differential conversion circuit, balun, switch, and communication device |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0797303A2 (en) | 1997-09-24 |
| EP0797303A3 (en) | 1998-01-07 |
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