WO2013179890A1 - 単相差動変換回路、バラン、スイッチ、および通信装置 - Google Patents

単相差動変換回路、バラン、スイッチ、および通信装置 Download PDF

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transistor
transistors
signal
switch
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直人 吉川
山本　憲
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Definitions

  • the present disclosure relates to a single-phase differential conversion circuit and balun that convert a single-phase signal into a differential signal, a switch that controls transmission and interruption of the signal, and a communication device.
  • differential circuits that handle differential signals are often used.
  • the differential signal is less susceptible to, for example, noise (in-phase noise) than the single-phase signal, or the signal range can be doubled. Therefore, the differential circuit is often used, for example, when dealing with an analog signal having a relatively small amplitude.
  • Patent Document 1 discloses a balun circuit (single-phase differential conversion circuit) having a differential pair composed of two field effect transistors (FETs).
  • a high frequency switch when one circuit among a plurality of circuits is selected as an operation target, or one signal is selected as a processing target from a plurality of signals, a high frequency switch (RF switch) is often used.
  • RF switch RF switch
  • an antenna is connected to the transmission circuit when transmitting a signal, and the antenna and the reception circuit are connected when receiving a signal.
  • a high frequency switch is used.
  • a high frequency switch is used to switch the attenuators according to the signal strength.
  • Patent Documents 2 to 4 disclose a high-frequency switch that includes a switching transistor and a resistance element connected to the gate of the switching transistor, and applies a control voltage to the switching transistor via the resistor.
  • the high-frequency switch transmits an input signal without loss and while suppressing distortion in the on state, while sufficiently blocking the input signal in the off state.
  • the high-frequency switch transmits an input signal without loss and while suppressing distortion in the on state, while sufficiently blocking the input signal in the off state.
  • a signal having a large amplitude is input in the off state, it is desired to sufficiently block the signal.
  • a single-phase differential conversion circuit includes one or more first transistors, one or more second transistors, a first resistance element, a first output terminal, and a second output terminal.
  • the one or more first transistors are of the first conductivity type having a gate connected to the input terminal, a source connected to the first voltage source, and a drain connected to the output node.
  • the one or more second transistors are of the second conductivity type having a gate connected to the input terminal, a source connected to the second voltage source, and a drain connected to the output node.
  • the first resistance element is inserted and connected between the input terminal and the output node.
  • the first output terminal is connected to the input terminal.
  • the second output terminal is directly or indirectly connected to the output node.
  • the balun according to the embodiment of the present technology includes one or more first transistors, one or more second transistors, a first resistance element, a first output terminal, and a second output terminal. It has.
  • the one or more first transistors are of the first conductivity type having a gate connected to the input terminal, a source connected to the first voltage source, and a drain connected to the output node.
  • the one or more second transistors are of the second conductivity type having a gate connected to the input terminal, a source connected to the second voltage source, and a drain connected to the output node.
  • the first resistance element is inserted and connected between the input terminal and the output node.
  • the first output terminal is connected to the input terminal.
  • the second output terminal is directly or indirectly connected to the output node.
  • the switch in an embodiment of the present technology includes one or a plurality of switching transistors and a nonlinear circuit.
  • the one or more switching transistors have a control terminal.
  • the nonlinear circuit is connected to each of the control terminals.
  • a first communication device includes the single-phase differential conversion circuit.
  • a second communication device includes the switch.
  • a third communication device includes the single-phase differential conversion circuit and the switch.
  • an input signal that is a single-phase signal supplied to the input terminal is converted into a differential signal, Output from the first output terminal and the second output terminal.
  • the first output terminal is connected to the input terminal, and the second output terminal is directly or indirectly connected to the output node.
  • the on / off state of one or more switching transistors is controlled by the voltage of the control terminal. This voltage is supplied via a non-linear circuit.
  • the first output terminal is connected to the input terminal, and the second output terminal is output. Since it is connected directly or indirectly to the node, the noise can be kept low.
  • the nonlinear circuit is connected to the control terminal of the one or more switching transistors, a signal with a large amplitude is generated in the off state. Even when input, the signal can be sufficiently blocked.
  • FIG. 3 is a block diagram illustrating a configuration example of a receiving device according to the first embodiment of the present disclosure.
  • FIG. 2 is a circuit diagram illustrating a configuration example of an RF switch illustrated in FIG. 1.
  • FIG. 3 is an explanatory diagram for explaining a characteristic example of the RF switch shown in FIG. 2.
  • FIG. 3 is a timing waveform diagram illustrating an operation example of the RF switch illustrated in FIG. 2.
  • FIG. 6 is a timing waveform diagram illustrating another operation example of the RF switch illustrated in FIG. 2.
  • FIG. 3 is a characteristic diagram illustrating a characteristic example of the RF switch illustrated in FIG. 2.
  • FIG. 3 is a circuit diagram when an RF switch shown in FIG. 2 is turned off.
  • FIG. 1 is a circuit diagram illustrating a configuration example of a receiving device according to the first embodiment of the present disclosure.
  • FIG. 2 is a circuit diagram illustrating a configuration example of an RF switch illustrated in FIG. 1.
  • FIG. 3 is an explanatory diagram
  • FIG. 6 is another characteristic diagram illustrating a characteristic example of the RF switch illustrated in FIG. 2. It is a circuit diagram showing the example of 1 structure of RF switch concerning a comparative example.
  • FIG. 9 is a timing waveform diagram illustrating an operation example of the RF switch illustrated in FIG. 8.
  • FIG. 9 is a timing waveform diagram illustrating another operation example of the RF switch illustrated in FIG. 8.
  • It is a characteristic view showing the characteristic of the receiver which concerns on 1st Embodiment and a comparative example.
  • It is a circuit diagram showing the example of 1 structure of RF switch concerning the modification of 1st Embodiment.
  • FIG. 15 is a timing waveform diagram illustrating an operation example of the RF switch illustrated in FIG. 14. It is a circuit diagram showing the example of 1 structure of RF switch concerning other modifications of a 1st embodiment. It is a circuit diagram showing the example of 1 structure of RF switch concerning other modifications of a 1st embodiment. It is a circuit diagram showing the example of 1 structure of RF switch concerning other modifications of a 1st embodiment.
  • FIG. 15 is a timing waveform diagram illustrating an operation example of the RF switch illustrated in FIG. 14. It is a circuit diagram showing the example of 1 structure of RF switch concerning other modifications of a 1st embodiment. It is a circuit diagram showing the example of 1 structure of RF switch concerning other modifications of a 1st embodiment.
  • FIG. 21 is a circuit diagram illustrating a configuration example of a balun illustrated in FIG. 20.
  • FIG. 22 is a circuit diagram illustrating a configuration example of a CMOS amplifier illustrated in FIG. 21. It is explanatory drawing for demonstrating the characteristic of the CMOS amplifier shown in FIG. It is a characteristic view showing the characteristic of the noise figure of the balun shown in FIG.
  • FIG. 30 is a timing waveform chart illustrating an operation example of the reception apparatus illustrated in FIG. 29.
  • FIG. 1 is a front view, a side view, a top view, and a bottom view showing an external configuration of a mobile phone to which a receiving apparatus according to an embodiment is applied.
  • FIG. 1 illustrates a configuration example of a receiving device 1 according to the first embodiment.
  • the receiving device 1 is a receiving device used for wireless communication.
  • switch and communication apparatus which concern on embodiment of this indication are embodied by this Embodiment, it demonstrates together.
  • the receiving apparatus 1 includes an attenuating unit 20, a driving unit 11, a low noise amplification circuit 12, a local oscillation unit 13, a mixer 14, a filter 15, an IF amplifier 16, and a demodulation circuit 17.
  • the attenuating unit 20 attenuates the signal Srf supplied from the antenna 9 by an attenuation amount corresponding to the signal amplitude (signal strength) and outputs the signal Srf2.
  • the attenuating unit 20 includes three attenuators (6 dB attenuator 21, 12 dB attenuator 22, and 18 dB attenuator 23) and four RF switches 301 to 304.
  • the 6 dB attenuator 21 attenuates the signal Srf by 6 [dB]
  • the 12 dB attenuator 22 attenuates the signal Srf by 12 [dB]
  • the 18 dB attenuator 23 attenuates the signal Srf by 18 [dB]. It is one that attenuates.
  • the RF switch 301 is turned on / off based on the switch control signal Csw1, the signal Srf is supplied to the input terminal, and the output terminal is connected to the output terminal of the attenuation unit 20.
  • the RF switch 302 is turned on / off based on the switch control signal Csw2 and has an input terminal connected to the output terminal of the 6 dB attenuator 21 and an output terminal connected to the output terminal of the attenuating unit 20.
  • the RF switch 303 is turned on / off based on the switch control signal Csw3, and has an input terminal connected to the output terminal of the 12 dB attenuator 22 and an output terminal connected to the output terminal of the attenuating unit 20.
  • the RF switch 304 is turned on / off based on the switch control signal Csw4.
  • the input terminal is connected to the output terminal of the 18 dB attenuator 23, and the output terminal is connected to the output terminal of the attenuation unit 20. That is, in the attenuation unit 20, the output terminals of the four RF switches 301 to 304 are connected to each other.
  • the drive unit 11 generates switch control signals Csw1 to Csw4 based on the control signal supplied from the demodulation circuit 17, and drives the four RF switches 301 to 304 of the attenuation unit 20, respectively.
  • the attenuation unit 20 adjusts the amount of attenuation with respect to the signal Srf supplied from the antenna 9 based on the switch control signals Csw1 to Csw4 supplied from the drive unit 11, and outputs the attenuated signal as the signal Srf2. .
  • the receiving apparatus 1 can supply a signal having an appropriate amplitude to a circuit subsequent to the attenuating unit 20 regardless of the signal amplitude of the signal Srf.
  • FIG. 2 shows a configuration example of the RF switch 30.
  • the switch control signal Csw is supplied to the terminal Tc, the signal Srf or the signal that attenuates the signal Srf is supplied to the terminal Tin, and the terminal Tout is connected to the output terminal of the attenuation unit 20.
  • the RF switch 30 has two transistors N1 and P2.
  • the transistor N1 is an N-type MOS (Metal Oxide Semiconductor) transistor, the gate is connected to the transistor P2, one of the drain and the source is connected to the terminal Tin, and the other is connected to the terminal Tout.
  • the transistor N1 functions as a switching transistor that electrically connects or disconnects the terminal Tin and the terminal Tout in the RF switch 30.
  • the transistor P2 is a P-type MOS transistor, the gate is connected to the terminal Tc, one of the drain and the source is connected to the terminal Tc, and the other is connected to the gate of the transistor N1. That is, in the transistor P2, the gate and the drain or the source are connected to each other (so-called diode connection).
  • the transistor P2 functions as a non-linear element whose impedance changes non-linearly as will be described later.
  • the switch control signal Csw when the voltage of the switch control signal Csw is high, the switch control signal Csw (high level voltage) is supplied to the gate of the transistor N1 via the transistor P2. As a result, the RF switch 30 is turned on. When the voltage of the switch control signal Csw is low level, the switch control signal Csw (low level voltage) is supplied to the gate of the transistor N1 via the transistor P2. As a result, the RF switch 30 is turned off. At this time, as described later, the characteristics of the switch are enhanced by utilizing the fact that the impedance of the transistor P2 becomes nonlinear.
  • the low noise amplifier circuit 12 is a circuit that amplifies the signal Srf2 while suppressing the generation of noise, and outputs the amplified signal Srf3.
  • the signal-to-noise ratio (S / N ratio) of the receiving device 1 as a whole can be increased. Can be received.
  • the local oscillation circuit 13 is an oscillation circuit that generates a signal Slo having the same frequency as a carrier wave of wireless communication, and is configured by a frequency synthesizer using a PLL (Phase Locked Loop), for example.
  • PLL Phase Locked Loop
  • the mixer 14 multiplies the output signal Srf3 of the low-noise amplifier circuit 12 and the signal Slo and down-converts to extract the signal component superimposed on the carrier wave and output it as a signal Ssig.
  • the filter 15 is a bandpass filter that generates a signal Ssig2 by removing an unnecessary frequency component generated when the signal Srf3 and the signal Slo are multiplied in the mixer 14 from the signal Ssig.
  • the IF amplifier 16 is a variable gain amplifier that amplifies the signal Ssig2 supplied from the filter 15 and outputs the amplified signal Ssig3. Specifically, the IF amplifier 16 operates to adjust the gain according to the amplitude of the signal Ssig2 supplied from the filter 15 so that the amplitude of the signal Ssig3 becomes a predetermined amplitude. Thereby, even when the differential amplitude of the signal Ssig2 is small, the amplitude of the output signal Ssig3 can be set to a sufficient amplitude for the operation of the demodulation circuit 17 at the next stage.
  • the demodulation circuit 17 performs demodulation processing based on the signal Ssig3 supplied from the IF amplifier 16.
  • the demodulation circuit 17 also has a function of supplying a control signal to the drive unit 11 and controlling the attenuation amount in the attenuation unit 20.
  • the transistor N1 corresponds to a specific example of “switching transistor” in the present disclosure.
  • the gate of the transistor N1 corresponds to a specific example of “control terminal” in the present disclosure.
  • the transistor P2 corresponds to a specific example of “nonlinear circuit” in the present disclosure.
  • the attenuating unit 20 attenuates the signal Srf supplied from the antenna 9 according to the signal amplitude (signal strength), and outputs the signal Srf2.
  • the drive unit 11 generates switch control signals Csw1 to Csw4 based on the control signal supplied from the demodulation circuit 17, and drives the four RF switches 301 to 304 of the attenuation unit 20, respectively.
  • the low noise amplifier circuit 12 amplifies the signal Srf2 while suppressing the generation of noise, and outputs the amplified signal Srf3.
  • the local oscillation circuit 13 generates a signal Slo having the same frequency as the carrier wave for wireless communication.
  • the mixer 14 multiplies the output signal Srf3 of the low noise amplifier circuit 12 and the signal Slo and downconverts to generate the signal Ssig.
  • the filter 15 removes an unnecessary frequency component generated when the signal Srf3 and the signal Slo are multiplied in the mixer 14 from the signal Ssig, and generates a signal Ssig2.
  • the IF amplifier 16 amplifies the signal Ssig2 supplied from the filter 15 and outputs the amplified signal Ssig3.
  • the demodulation circuit 17 performs demodulation processing based on the signal Ssig3 supplied from the IF amplifier 16, supplies a control signal to the drive unit 11, and controls the attenuation amount in the attenuation unit 20.
  • FIG. 3 shows the operation of the RF switch 30.
  • transistor P2 is shown as impedance Z.
  • Capacitors C1 and C2 are parasitic capacitances configured by a so-called overlap capacitance between the gate and the source and between the gate and the drain in the transistor N1.
  • the drive unit 11 supplies a high level voltage (voltage VDD) as the switch control signal Csw to the RF switch 30, the RF switch 30 supplies the voltage VDD to the gate of the transistor N1 via the impedance Z. As a result, the transistor N1 is turned on.
  • the drive unit 11 supplies a low level voltage (voltage VSS, 0 V in this example) to the RF switch 30 as the switch control signal Csw
  • VSS voltage
  • the voltage VSS is similarly applied to the transistor N1 via the impedance Z.
  • the transistor N1 is turned off.
  • FIG. 4 is a timing waveform diagram of the RF switch 301 in case C1, and shows the waveform of the input voltage Vin at the terminal Tin, the waveform of the gate voltage Vg, and the waveform of the output voltage Vout at the terminal Tout.
  • the drive unit 11 outputs a high level voltage (voltage VDD) as the switch control signal Csw1, and outputs a low level voltage (voltage VSS) as the switch control signals Csw2 to Csw4.
  • the impedance Z of the transistor P2 is high in the RF switch 301, the high frequency components of the input voltage Vin and the output voltage Vout are transmitted to the gate of the transistor N1 via the capacitors C1 and C2, as shown in FIG. That is, the waveform of the gate voltage Vg is in-phase with the waveform of the input voltage Vin or the like. Therefore, when the input voltage Vin or the like is increased, the gate voltage Vg is also increased, so that the possibility that the gate-source voltage Vgs of the transistor N1 is decreased can be reduced. Thereby, in the RF switch 301, a possibility that linearity may fall can be reduced.
  • FIG. 5 is a timing waveform diagram of the RF switch 301 in the case C2, and shows the waveform of the input voltage Vin, the waveform of the gate voltage Vg, and the waveform of the output voltage Vout.
  • the drive unit 11 outputs a high level voltage (voltage VDD) as the switch control signal Csw4, and outputs a low level voltage (voltage VSS) as the switch control signals Csw1 to Csw3.
  • the input voltage Vin having a large amplitude is input to the RF switch 301 as shown in FIG.
  • the waveform of the output voltage Vout is a waveform obtained by attenuating the input voltage Vin by 18 [dB]. This is because in the case C2, the RF switch 301 to the RF switch 303 are in the off state and the RF switch 304 is in the on state.
  • the gate voltage Vg of the transistor N1 is at a low level, and the high-frequency component of the input voltage Vin is mainly transmitted to the gate of the transistor N1 through the capacitor C1, as in the case C1.
  • this high frequency component is filtered due to the parasitic capacitance of the transistor P2.
  • the gate voltage Vg is substantially a DC voltage as shown in FIG. This DC voltage depends on the amplitude of the input voltage Vin, as shown below.
  • FIG. 6 shows the relationship between the signal level (input signal level P) of the signal Srf supplied from the antenna 9 and the gate voltage Vg.
  • the gate voltage Vg decreases as the amplitude of the signal Srf increases.
  • the gate voltage Vg of the transistor N1 in the RF switch 301 decreases as the amplitude of the input voltage Vin of the RF switch 301 increases.
  • the reason why the gate voltage Vg decreases as the amplitude of the input voltage Vin increases is considered to be as follows. That is, if it is assumed that there is no filtering effect due to the parasitic capacitance of the transistor P2, the waveform of the gate voltage Vg2 of the transistor N1 under the assumption is assumed to be a waveform as shown by a broken line in FIG. That is, the high-frequency component of the input voltage Vin is transmitted to the gate of the transistor N1 through the capacitor C1, but when the gate voltage Vg2 is higher than the predetermined voltage V1, the transistor P2 is turned on and clamped.
  • FIG. 7A and 7B show the impedance of the transistor P2
  • FIG. 7A shows the RF switch 30 in the off state
  • FIG. 7B shows the resistance of the transistor P2 in the state of FIG. 7A.
  • the resistance value of the transistor P2 decreases as the gate voltage Vg increases, and has a non-linear characteristic.
  • the drive unit 11 outputs a low level voltage (voltage VSS) as the switch control signal Csw (FIG. 7A)
  • the gate voltage Vg becomes equal to or higher than the voltage V1
  • This voltage V1 corresponds to the threshold voltage Vth of the transistor P2.
  • the gate voltage Vg2 is not higher than the voltage V1 and is clamped by the voltage V1.
  • the maximum voltage of the gate voltage Vg2 is the voltage V1 while the minimum voltage decreases as the amplitude of the input voltage Vin increases.
  • the gate voltage Vg decreases as the amplitude of the input voltage Vin increases. Therefore, as described later in comparison with the comparative example, the amplitude of the input voltage Vin increases.
  • the interruption characteristic in the case of being large can be enhanced. Thereby, the receiver 1 using the RF switch 30 can improve the quality of communication.
  • the receiver 1R is configured using an RF switch 30R provided with a resistance element instead of the transistor P2.
  • Other configurations are the same as those of the present embodiment (FIG. 1).
  • FIG. 8 shows a configuration example of the RF switch 30R (301R to 304R).
  • the RF switch 30R has a resistance element RR.
  • This resistance element RR has a high resistance value, and is provided in place of the transistor P2 according to the present embodiment.
  • FIG. 9 is a timing waveform diagram of the RF switch 301R in the case C1, and shows the waveform of the input voltage Vin at the terminal Tin, the waveform of the gate voltage Vg, and the waveform of the output voltage Vout at the terminal Tout.
  • the RF switch 301R operates in substantially the same manner as in the present embodiment (FIG. 4).
  • FIG. 10 shows a timing waveform diagram of the RF switch 301R in the case C2, and shows a waveform of the input voltage Vin at the terminal Tin, a waveform of the gate voltage Vg, and a waveform of the output voltage Vout at the terminal Tout.
  • the waveform of the output voltage Vout is a waveform obtained by attenuating the input voltage Vin by 18 [dB].
  • the signal may transiently leak to the output side (output voltage Vout) (part W1 in FIG. 10). That is, in the RF switch 301R, the high frequency component of the input voltage Vin is mainly transmitted to the gate of the transistor N1 via the capacitor C1, and the gate voltage Vg fluctuates in phase with the input signal Vin (FIG. 10).
  • the gate-source voltage Vgs of the transistor N1 decreases, and the input voltage Vin leaks to the output side. There is a fear. In such a case, as shown below, the quality of communication may be reduced.
  • FIG. 11 shows the characteristics of intermodulation distortion in the receiving apparatus 1 according to this embodiment and the receiving apparatus 1R according to this comparative example.
  • This example shows a simulation result in case C2 for the fundamental wave and the third harmonic distortion (IM3) at the input end of the low noise amplifier circuit 12 in the receiving apparatuses 1 and 1R.
  • IM3 third harmonic distortion
  • the third harmonic distortion increases from the desired characteristics and the fundamental wave is also high. This is because the input signal Vin leaks to the output side via the RF switch 301R as shown in FIG. In such a case, since the resistance to interference by interference waves is reduced, the quality of communication is impaired.
  • the receiving apparatus 1 even in a region where the input signal level P is large, the fundamental wave and the third-order harmonic distortion are not increased, and a desired characteristic is realized. Therefore, it is possible to increase resistance to interference caused by jamming waves and improve communication quality.
  • control signal is supplied to the gate of the transistor N1 through the nonlinear element, so that the switching characteristics can be improved even when the amplitude of the input signal is large.
  • the circuit configuration can be simplified.
  • a P-type MOS transistor (transistor P2) is used as the nonlinear element, but the present invention is not limited to this. Instead, for example, as shown in FIG. 12A, an N-type MOS transistor (transistor N2) may be used.
  • transistor N2 In the RF switch 30A, in the transistor N2, one of the drain and the source and the gate are connected to the gate of the transistor N1, and the other of the drain and the source is connected to the terminal Tc.
  • a diode D2 may be used in the RF switch 30B. In the RF switch 30B, the diode D2 has an anode connected to the terminal Tc and a cathode connected to the gate of the transistor N1.
  • the nonlinear element (transistor P2) is connected to the gate of the transistor N1, but the present invention is not limited to this.
  • a non-linear element may be connected to the back gate of the transistor N1.
  • a resistance element R2 is provided between the gate of the transistor N1 and the terminal Tc, and the transistor N3 is connected to the back gate of the transistor N1.
  • the transistor N3 is an N-type MOS transistor, and one of the drain and the source and the gate are connected to the back gate of the transistor N1, and the voltage VSS (for example, 0 V) is supplied to the other of the drain and the source.
  • VSS for example, 0 V
  • the resistor element R2 is connected to the gate of the transistor N1, and the transistor P3 is connected to the back gate of the transistor N1.
  • the transistor P3 is a P-type MOS transistor, and a voltage VSS (for example, 0 V) is supplied to one of the drain and the source and the gate, and the other of the drain and the source is connected to the back gate of the transistor N1.
  • VSS for example, 0 V
  • the transistor P2 is connected to the gate of the transistor N1 as in FIG. 2
  • the transistor N3 is connected to the back gate of the transistor N1 as in FIG. 13A. In this way, an RF switch can be configured by combining FIGS. 2, 12A, 12B, 13A to 13C, and the like.
  • the N-type MOS transistor (transistor N1) is used as the switching transistor.
  • transistor N1 the N-type MOS transistor
  • the present invention is not limited to this.
  • a P-type MOS transistor may be used instead. Below, this modification is demonstrated in detail.
  • FIG. 14 shows a configuration example of the RF switch 40 (401 to 404) according to this modification.
  • the RF switch 40 has two transistors P1 and N4.
  • the transistor P1 is a P-type MOS transistor, the gate is connected to the transistor N4, one of the drain and the source is connected to the terminal Tin, and the other is connected to the terminal Tout.
  • the transistor N4 is an N-type MOS transistor, and one of the drain and the source and the gate are connected to the terminal Tc, and the other is connected to the gate of the transistor P1.
  • FIG. 15 is a timing waveform diagram of the RF switch 401 in case C2, and shows the waveform of the input voltage Vin at the terminal Tin, the waveform of the gate voltage Vg, and the waveform of the output voltage Vout at the terminal Tout.
  • the voltage V2 is a voltage corresponding to the voltage V1 in the above embodiment.
  • the drive unit 11 outputs a high level voltage (voltage VDD) as the switch control signal Csw4, and outputs a low level voltage (voltage VSS) as the switch control signals Csw1 to Csw3.
  • the high-frequency component of the input voltage Vin is mainly transmitted to the gate of the transistor P1 via the capacitor C1, but is filtered due to the parasitic capacitance of the transistor N4. As shown, the voltage is almost DC. This DC voltage increases as the amplitude of the input voltage Vin increases. This is because, in this modification, the resistance value of the transistor N4 is lower as the gate voltage Vg is lower than in FIG. 7B.
  • the gate voltage Vg is increased as the amplitude of the input voltage Vin is increased in the off state, so that the cutoff characteristic when the amplitude of the input voltage Vin is large can be improved.
  • the transistor P2 is used as the nonlinear element.
  • the present invention is not limited to this, and instead, for example, as shown in FIG. 17, the nonlinear element is switched by switching a plurality of resistance elements. May be realized.
  • the RF switch 50A includes a transistor N1, four resistance elements R51 to R54, four transistors N51 to N54, and a control unit 55.
  • the four resistance elements R51 to R54 are connected in series in this order between the gate of the transistor N1 and the terminal T1.
  • the four transistors N51 to N54 are N-type MOS transistors, and their gates are connected to the control unit 55.
  • the transistor N51 has a drain connected to one end of the resistor element R51 and a source connected to the other end of the resistor element R51.
  • the transistor N52 has a drain connected to one end of the resistor element R52 and a source connected to the other end of the resistor element R52.
  • the transistor N53 has a drain connected to one end of the resistor element R53 and a source connected to the other end of the resistor element R53.
  • the transistor N54 has a drain connected to one end of the resistor element R54 and a source connected to the other end of the resistor element R54.
  • the control unit 55 applies a control voltage to each of the gates of the transistors N51 to N54 based on the gate voltage Vg of the transistor N1, so that the impedance of the circuit network between the gate of the transistor N1 and the terminal Tc is, for example, as shown in FIG. Control is performed so as to achieve the characteristics shown.
  • the resistance elements R51 to R54 are used.
  • the present invention is not limited to this.
  • the diodes D51 to D54 may be used as shown in FIG. 18, or as shown in FIG. As described above, the capacitive elements C51 to C54 may be used.
  • MOSFET MOS transistor
  • JFET junction transistor
  • MESFET metal semiconductor type
  • FET field effect transistor
  • FET field effect transistor
  • RF switch 30 was applied to the receiver 1, it is not limited to this, For example, it replaces with this, for example in the communication apparatus provided with the transmitter and the receiver and the transmitter. You may apply.
  • a receiving apparatus is configured using a balun (single-phase differential conversion circuit). Note that the single-phase differential conversion circuit, the balun, and the communication device according to the embodiment of the present disclosure are embodied by the present embodiment, and will be described together.
  • FIG. 20 illustrates a configuration example of the receiving device 2 according to the second embodiment.
  • the receiving device 2 includes a balun 110, an RF amplifier 111, a local oscillator 112, a mixer 113, a filter 114, an IF amplifier 115, and a demodulation circuit 116.
  • the balun 110 is a single-phase differential conversion circuit that converts the signal Srf (single-phase signal) supplied from the antenna 9 into a differential signal and outputs it as a signal Srf101. Although not shown, the balun 110 is supplied with power by a power source different from other circuit blocks.
  • FIG. 21 shows a configuration example of the balun 110.
  • the balun 110 converts the signal Srf (single phase signal) into a differential signal Srf101 composed of signals Sop and Son.
  • the balun 110 includes transistors P110 and N120, a resistance element R1, transistors N130 and P140, and capacitance elements C110 and C120.
  • the transistor P110 is a P-type MOS (Metal Oxide Semiconductor) transistor, the signal Srf is supplied to the gate, the drain is connected to the drain of the transistor N120, and the power supply voltage VDD is supplied to the source.
  • the transistor N120 is an N-type MOS transistor, the signal Srf is supplied to the gate, the drain is connected to the drain of the transistor P110, and the power supply voltage VSS is supplied to the source.
  • the resistor element R1 has one end connected to the gates of the transistors P110 and N120 and the other end connected to the drains of the transistors P110 and N120.
  • the transistors P110 and N120 and the resistor element R1 constitute a so-called CMOS (Complementary MOS) type inverter amplifier (CMOS amplifier 121).
  • CMOS Complementary MOS
  • the resistor element R1 is inserted as a feedback resistor in the CMOS amplifier 121, thereby setting the operating points of the gates of the transistor P110 and the transistor N120.
  • the resistance element R1 also has a function of performing impedance matching between the input impedance of the balun 110 and the impedance of the antenna 9.
  • the transistor N130 is an N-type MOS transistor, the power supply voltage VDD is supplied to the gate and drain, and the source is connected to the drains of the transistors P110 and N120.
  • the transistor P140 is a P-type MOS transistor. The gate and the drain of the transistor P140 are connected to each other and the power supply voltage VSS is supplied. The source of the transistor P140 is connected to the drains of the transistors P110 and N120.
  • the gates and drains of the transistors N130 and P140 are connected to each other (so-called diode connection), and these function as a load (load unit 122) of the CMOS amplifier 121 described above.
  • the capacitor element C110 has one end connected to the drains of the transistors P110 and N120 and the other end connected to one end of the capacitor element C120.
  • One end of the capacitive element C120 is connected to the other end of the capacitive element C110, and the other end is supplied with the power supply voltage VSS.
  • the capacitive elements C110 and C120 form a so-called capacitive attenuator 123.
  • the capacitance attenuator 123 attenuates the amplitude of the signal input to one end of the capacitive element C110 at a ratio corresponding to the capacitance value ratio of the capacitive elements C110 and C120, and outputs the attenuated signal.
  • a signal Son is output from the other end of the capacitive element C110.
  • the balun 110 outputs the input signal Srf (single phase signal) as it is as the signal Sop, and also outputs the signal output from the CMOS amplifier 121 and attenuated by the capacitance attenuator 123 as the signal Son. To do.
  • the channel width of the transistor P110 is larger than the channel width of the transistor P140
  • the channel width of the transistor N120 is equal to the channel width of the transistor N130. It is set larger than the width.
  • the gain of the CMOS amplifier composed of the transistors P110 and N120 and the resistance element R1 and the circuit composed of the loads of the transistors N130 and P140 can be made larger than 1.
  • the capacitive elements C110 and C120 Therefore, the differential between the signal Sop and the signal Son can be adjusted.
  • the RF amplifier 111 is a variable gain amplifier that amplifies the signal Srf101 supplied from the balun 110 and outputs the amplified signal Srf102. Specifically, the RF amplifier 111 operates to adjust the gain according to the differential amplitude of the signal Srf101 supplied from the balun 110 so that the differential amplitude of the signal Srf102 becomes a predetermined amplitude. Thereby, for example, when the differential amplitude of the signal Srf101 supplied from the balun 110 is large, the influence of the so-called interference wave can be suppressed by suppressing the differential amplitude of the signal Srf102 to a predetermined amplitude. Further, the RF amplifier 111 is configured to suppress the generation of noise, and thereby, the noise figure (NF; Noise Figure) of the entire receiving apparatus 2 can be suppressed.
  • NF Noise Figure
  • the local oscillation unit 112 is an oscillation circuit that generates a signal Slo having the same frequency as a carrier wave for wireless communication, and is configured by a frequency synthesizer using a PLL (Phase Locked Loop), for example.
  • PLL Phase Locked Loop
  • the mixer 113 multiplies the output signal Srf102 of the RF amplifier 111 and the signal Slo and downconverts to extract a signal component superimposed on the carrier wave and output it as a signal Ssig.
  • the filter 114 is a bandpass filter that generates a signal Ssig2 by removing an unnecessary frequency component generated when the signal Srf102 and the signal Slo are multiplied in the mixer 113 from the signal Ssig.
  • the IF amplifier 115 is a variable gain amplifier that amplifies the signal Ssig2 supplied from the filter 114 and outputs the amplified signal Ssig3. Specifically, like the RF amplifier 111, the IF amplifier 115 adjusts the gain according to the differential amplitude of the signal Ssig2 supplied from the filter 114 so that the amplitude of the signal Ssig3 becomes a predetermined amplitude. To work. Thereby, even when the differential amplitude of the signal Ssig2 is small, the amplitude of the output signal Ssig3 can be set to a sufficient amplitude for the operation of the demodulation circuit 116 at the next stage.
  • the demodulation circuit 116 performs a demodulation process based on the signal Ssig3 supplied from the IF amplifier 115.
  • the transistor P110 corresponds to a specific example of “first transistor” in the present disclosure
  • the transistor N120 corresponds to a specific example of “second transistor” in the present disclosure
  • the resistance element R1 corresponds to a specific example of “first resistance element” in the present disclosure
  • the transistor N130 corresponds to a specific example of “third transistor” in the present disclosure
  • the transistor P140 corresponds to a specific example of “fourth transistor” in the present disclosure.
  • the capacitance attenuator 123 corresponds to a specific example of “attenuation unit” in the present disclosure.
  • the capacitive element C110 corresponds to a specific example of “first capacitive element” in the present disclosure
  • the capacitive element C120 corresponds to a specific example of “second capacitive element” in the present disclosure.
  • the balun 110 converts the signal Srf (single phase signal) supplied from the antenna 9 into a differential signal and outputs it as a signal Srf101.
  • the RF amplifier 111 amplifies the signal Srf101 supplied from the balun 110 and outputs it as a signal Srf102.
  • the local oscillating unit 112 generates a signal Slo having the same frequency as the carrier wave for wireless communication.
  • the mixer 113 multiplies the signal Srf102 and the signal Slo and downconverts to generate the signal Sig.
  • the filter 114 removes unnecessary frequency components generated when the signal Srf102 and the signal Slo are multiplied in the mixer 113 from the signal Ssig, and generates a signal Ssig2.
  • the IF amplifier 115 amplifies the signal Ssig2 supplied from the filter 114 and outputs the amplified signal Ssig3.
  • the demodulation circuit 116 performs demodulation processing based on the signal Ssig3 supplied from the IF amplifier 115.
  • balun 110 suppresses the influence on the differential signal Srf101 due to noise generated in the circuit when the signal Srf is subjected to single-phase differential conversion. This will be described in detail below.
  • FIG. 22A shows a configuration of the CMOS amplifier 121 in the balun 110
  • FIG. 22B shows a small signal equivalent circuit of the CMOS amplifier 121 together with a signal source 129.
  • the signal source 129 has a signal source impedance Rs and an AC signal source Vs. This signal source impedance Rs corresponds to the impedance of the antenna 9, for example.
  • the gain G1 of the CMOS amplifier 121 and the output impedance Zout of the CMOS amplifier 121 are each expressed by the following equations.
  • gm1 represents the sum (gm (P110) + gm (N120)) of the transconductance gm (P110) of the transistor P110 and the transconductance gm (N120) of the transistor N120, as described above.
  • input conversion noises vnp and vnn in the output signals Outp and Outn of the CMOS amplifier 121 are respectively expressed by the following equations.
  • CMOS amplifier 121 noise generated in the circuit can be reduced. Thereby, also in the balun 110 including the CMOS amplifier 121, noise can be suppressed low.
  • FIG. 23 shows an example of the simulation result for the noise figure in the balun 110.
  • a waveform W1 shows a noise figure in the differential signal (signal Sop ⁇ signal Son), and a waveform W2 shows a noise figure in the signal Son.
  • the differential signal (waveform W1) of the signal Srf101 can realize a lower noise figure than the single-phase signal (waveform W2). This indicates that in the differential signal, noises superimposed on the signal Sop and the signal Son in common cancel each other.
  • the noise is canceled by the CMOS amplifier 121, so that the noise in the output signal Srf101 can be kept low.
  • the balun 110 is configured to include the CMOS amplifier 121, it is easily affected by noise of the power supply voltage VDD and noise of the power supply voltage VSS, and noise caused by these power supply noises is superimposed on the output signal Srf101. There is a fear. Therefore, as described above, the balun 110 is configured to be supplied with power by a power source different from other circuit blocks. As a result, it is possible to reduce the possibility that noise caused by power supply noise caused by the operation of another circuit block appears in the output signal Srf101.
  • the circuit configuration can be simplified. That is, in general, in a receiving apparatus, a low noise amplifier circuit (LNA; Low Noise Amplifier) is provided at the first stage of the receiving device in order to lower the noise figure in the entire receiving device.
  • LNA Low Noise Amplifier
  • the balun 110 converts a single-phase signal into a differential signal with low noise, and the next-stage RF amplifier 111 amplifies the differential signal. Since it can be omitted, the circuit configuration can be simplified.
  • balun 110 can improve the distortion characteristics by providing the load unit 122 in addition to the CMOS amplifier 121. The details will be described below.
  • the gain G2 of the amplifier including the CMOS amplifier 121 and the load unit 122 is expressed by the following equation.
  • gm2 represents the sum (gm (N130) + gm (P140)) of the transconductance gm (N130) of the transistor N130 and the transconductance gm (P140) of the transistor P140, as described above.
  • Equation (6) when gm1 ⁇ Rs >> 1, gm2 ⁇ Rs >> 1, and R1 >> Rs, the gain G2 is approximately the same as gm1 / gm2. Thereby, the distortion component produced by transconductance gm1 can be canceled by transconductance gm2. In other words, the distortion component generated in the CMOS amplifier 121 can be canceled by the load unit 122.
  • FIG. 24 shows an example of a simulation result regarding the input / output voltage characteristics of the balun 110.
  • FIG. 24 shows the differential characteristics of the signals Sop and Son and the differential characteristic of the difference between the signal Sop and the signal Son (Sop ⁇ Son) when the input voltage Vin is applied.
  • FIG. 24 also shows a differential characteristic of the signal SonR in the configuration corresponding to the signal Son in the balun 110 and omitting the load unit 122.
  • the differential characteristic of the signal Son can be broadened in the range of the input voltage Vin where the differential characteristic becomes flat as compared with the differential characteristic of the signal SonR shown for comparison. This means that a flatter characteristic can be realized by using the load unit 122 as a load of the CMOS amplifier 121.
  • the differential signal (Sop-Son) of the signal Srf101 can also widen the range of the input voltage Vin in which the differential characteristic becomes flat.
  • the input linear range can be widened, and thereby distortion can be reduced.
  • the balun 110 can improve the differential property between the signal Sop and the signal Son by providing the capacitance attenuator 123. The details will be described below.
  • the balun 110 is provided with a capacitance attenuator 123 so that the amplitude of the signal Son can be adjusted.
  • the gain G2 of the amplifier including the CMOS amplifier 121 and the load unit 122 is set to 1 or more, and the amplitude of the signal Son is set to a desired value by adjusting the gain of the entire balun 110 including the attenuation amount in the capacitance attenuator 123. The value can be designed.
  • FIG. 24 shows the characteristics when this adjustment is performed.
  • the signal Sop and the signal Son have substantially the same differential value (value on the vertical axis) at the portion where the differential characteristic becomes flat.
  • the amplitude of the output signal Sop is substantially equal to the signal Son.
  • the balun 110 is provided with the capacitance attenuator 123 so that the amplitude of the signal Son can be adjusted, the amplitudes of the signal Sop and the signal Son can be made substantially equal to increase the differential property. Can do. In particular, even when it is desired to increase the gain G2 from the viewpoint of various characteristics of the balun 110, it is possible to ensure the differential by setting the amount of attenuation larger by the capacity attenuator 123 accordingly.
  • the capacitance attenuator is provided, the differential of the balun output signal can be enhanced.
  • FIG. 25 shows a configuration example of the balun 110B according to this modification.
  • the balun 110B includes a CMOS amplifier 121B, a load unit 122B, and a capacitance attenuator 123B.
  • the CMOS amplifier 121B includes, for example, a transistor P117 for selecting the transistor P111.
  • the transistor P117 is a P-type MOS transistor, the control signal CTL1 is supplied to the gate, the drain is connected to the source of the transistor P111, and the power supply voltage VDD is supplied to the source. Then, by setting the control signal CTL1 to a low level voltage, the transistor P117 is turned on, and the transistor P111 is selected. The same applies to the other transistors P112, P113, and N121 to N123.
  • the load unit 122B includes a plurality of transistors N130 (three transistors N131 to N133 in this example) in the load unit 122 according to the above-described embodiment, and these can be selected by the control signal CTL3.
  • the transistor P140 are provided (in this example, three transistors P141 to P143), which can be selected by a control signal CTL4.
  • the load unit 122B includes, for example, a transistor P137 for selecting the transistor N131.
  • the transistor P137 is a P-type MOS transistor.
  • a control signal CTL3 is supplied to the gate, a drain is connected to the drain of the transistor N131 via the resistance element R137, and a power supply voltage VDD is supplied to the source.
  • the transistor P137 is turned on, and the transistor N131 and the resistor element R137 are selected as loads of the CMOS amplifier 121B.
  • the control signal CTL3 to a low level voltage
  • the transistor P137 is turned on, and the transistor N131 and the resistor element R137 are selected as loads of the CMOS amplifier 121B.
  • the other transistors N132, N133, P141 to P143, and R147 to R149 are selected as loads of the CMOS amplifier 121B.
  • the capacity attenuator 123B is configured by providing a plurality of capacity elements C120 (in this example, three capacity elements C121 to C123) in the capacity attenuator 123 according to the above-described embodiment, and these can be selected by the control signal CTL5.
  • the capacitor attenuator 123B includes, for example, a transistor N117 for selecting the capacitor C121.
  • the transistor N117 is an N-type transistor, and has a gate supplied with a control signal CTL5, a drain connected to the other end of the capacitor C121, and a source supplied with the power supply voltage VSS. Then, by setting the control signal CTL5 to a high level voltage, the transistor N117 is turned on, and the capacitive element C121 is selected. The same applies to the other capacitive elements C122 and C123.
  • the transistor P117 and the like correspond to a specific example of “first switch” in the present disclosure
  • the transistor N127 and the like correspond to a specific example of “second switch” in the present disclosure
  • the transistor P137 and the like correspond to a specific example of “third switch” in the present disclosure
  • the transistor N147 and the like correspond to a specific example of “fourth switch” in the present disclosure
  • the transistor N117 and the like correspond to a specific example of “fifth switch” in the present disclosure.
  • the resistance element R137 and the like correspond to a specific example of “second resistance element” in the present disclosure
  • the resistance element R147 and the like correspond to a specific example of “third resistance element” in the present disclosure.
  • the balun 110B can adjust the gain G1 of the CMOS amplifier 121B by the control signals CTL1 and CTL2, can adjust the distortion characteristics, for example, by the control signals CTL3 and CTL4, and the difference by the control signal CTL5.
  • the mobility can be adjusted.
  • the present modification is not limited to the configuration shown in FIG. 25.
  • only the CMOS amplifier 121 may be replaced with the CMOS amplifier 121B (FIG. 25).
  • Only the load unit 122 may be replaced with the load unit 122B (FIG. 25), or only the capacity attenuator 123 may be replaced with the capacity attenuator 123B (FIG. 25).
  • the load section 122B is provided with the resistance elements R137 to R139 and R147 to R149.
  • the present invention is not limited to this, and the resistance element R137 and the like are omitted as shown in FIG.
  • the drain and the drain of the transistor P137 may be directly connected.
  • only a plurality of transistors N120 three transistors N121 to N123
  • a plurality of transistors P110 three transistors P111 to P113
  • Only may be selectable.
  • the balun 110 is supplied with power by a power source different from other circuit blocks. More specifically, for example, as shown in FIG. 28, power is supplied to the balun 110.
  • a power supply circuit 118E may be provided.
  • the receiving device 2 is configured to always perform the receiving operation.
  • the present invention is not limited to this.
  • the receiving operation is stopped in a no-signal state and the receiving operation is intermittently performed. You may do it. This will be described in detail below.
  • FIG. 29 illustrates a configuration example of the receiving device 2F according to the present modification.
  • the receiving device 2F includes a timer circuit 119, a local oscillation unit 112F, and a power supply circuit 118F.
  • the timer circuit 119 generates a control signal Cp1 for controlling the intermittent operation of the receiving device 2F based on a control signal Cp supplied from a controller (not shown) of the receiving device 2F.
  • the control signal Cp is a logic signal that becomes a high level in the no-signal state.
  • the local oscillating unit 112F generates the signal Slo based on the control signal Cp1 or stops generating the signal Slo.
  • the power supply circuit 118F supplies power to the balun 110 based on the control signal Cp1.
  • FIG. 30A and 30B are timing waveform diagrams of the receiving apparatus 2F.
  • FIG. 30A shows the signal Srf
  • FIG. 30B shows the waveform of the control signal Cp
  • FIG. 30C shows the internal clock signal Clk of the timer circuit 119.
  • (D) shows the waveform of the control signal Cp1.
  • the supply of the signal Srf from the antenna 9 is stopped, and a no-signal state is established (FIG. 30A).
  • the controller of the receiving device 2F detects this no-signal state based on the demodulation result of the demodulation circuit 116, and changes the control signal Cp from the low level to the high level at the timing t1 (FIG. 30B).
  • the timer circuit 119 outputs the internal clock signal Clk as the control signal Cp1 during the period when the control signal Cp is at a high level (period t1 to t2) (FIGS. 30C and 30D).
  • the local oscillating unit 112F generates the signal Slo during a period when the control signal Cp1 is at a high level, and stops generating the signal Slo during a period when the control signal Cp1 is at a low level.
  • the power supply circuit 118F supplies power to the balun 110 during a period when the control signal Cp1 is at a high level, and stops supplying power to the balun 110 during a period when the control signal Cp1 is at a low level. Thereby, the receiving device 2F performs a receiving operation intermittently.
  • the reception device 2F receives the signal Srf based on the signal Srf during the period when the control signal Cp1 is at the high level (period t3 to t4). Perform the action.
  • the controller of the receiving device 2F detects that the supply of the signal Srf has been resumed based on the demodulation result of the demodulation circuit 116, and changes the control signal Cp from the high level to the low level at timing t4.
  • the power consumption of the receiving device 2F can be reduced by intermittently performing the receiving operation in the no-signal state.
  • the balun 110 is applied to a wireless communication receiving device.
  • the balun 110 is not limited to this.
  • the receiving device 7 includes a photodetector 70, a TIA (Trans Impedance Amplifier) 71, a single-phase differential conversion circuit 72, an amplifier 73, a CDR (Clock and Data Recovery) 74, and a processing unit 75.
  • the photodetector 70 detects an optical signal supplied by an optical fiber or the like and converts it into a current signal.
  • the TIA 71 converts a current signal into a voltage signal.
  • the single-phase differential conversion circuit 72 converts the single-phase voltage signal supplied from the TIA 71 into a differential signal.
  • the balun 70 in the above embodiment can be applied.
  • the amplifier 73 amplifies the supplied voltage signal.
  • the CDR 74 generates a clock signal and a data signal based on the voltage signal amplified by the amplifier 73.
  • the processing unit 75 performs predetermined processing based on the clock signal and data signal supplied from the CDR 74.
  • the balun 110 is applied to the receiving device.
  • the balun 110 is not limited to this, and may be applied to, for example, the transmitting device instead.
  • a receiving apparatus is configured using both the attenuator 20 (RF switch 30) according to the first embodiment and the balun 110 according to the second embodiment.
  • FIG. 32 illustrates a configuration example of the receiving device 3 according to the third embodiment.
  • the receiving device 3 includes an attenuator 20, a drive unit 11, a balun 110, and an RF amplifier 111.
  • the receiving device 3 uses the low-noise amplifier circuit 12 as the balun 110 and the RF amplifier 111 (FIG. 20) according to the second embodiment in the receiving device 1 (FIG. 1) according to the first embodiment. It is a replacement.
  • the attenuator 20 (RF switch 30) according to the first embodiment and the balun 110 according to the second embodiment are combined.
  • the present invention is not limited to this. Instead, for example, the modified examples 1-1 to 1-5 of the first embodiment may be applied to this configuration, or the modified examples 2-1 to 2- of the second embodiment may be applied. 5 may be applied.
  • FIG. 33 shows an appearance of a mobile phone to which the receiving device of the above-described embodiment and the like is applied.
  • this mobile phone is obtained by connecting an upper housing 710 and a lower housing 720 with a connecting portion (hinge portion) 730, and includes a display 740, a sub-display 750, a picture light 760, and a camera 770. Yes.
  • This mobile phone is equipped with the receiving device according to the above-described embodiment and the like.
  • the receiving apparatus can be applied to electronic devices in various fields such as a notebook personal computer, a portable game machine, and a digital camera having a communication function in addition to such a cellular phone.
  • the receiving device according to the above-described embodiment or the like can be applied to electronic devices in all fields having a communication function.
  • the channel lengths of the first to fourth transistors are equal to each other,
  • the channel width of the one or more first transistors is larger than the channel width of the one or more fourth transistors,
  • Each of the one or more third transistors further includes a drain connected to the first voltage source, Each of the one or more fourth transistors further includes a drain connected to the second voltage source.
  • the single-phase differential conversion circuit according to any one of (2) to (4).
  • Each of the one or more fourth transistors further includes a drain connected to the first terminal of the corresponding third resistor element.
  • the single unit according to any one of (2) to (4), Phase differential conversion circuit.
  • the single-phase differential conversion circuit according to any one of (1) to (6), further including an attenuation unit that is inserted and connected between the output node and the second output terminal.
  • the attenuation part is A first capacitive element having a first terminal connected to the output node and a second terminal connected to the second output terminal; (7) including one or a plurality of second capacitors having a first terminal connected to the second output terminal and a second terminal connected to the second voltage source.
  • (10) Provided corresponding to the one or more third transistors, each connected to a first terminal connected to the first voltage source and a drain of the corresponding third transistor.
  • One or more third switches having a second terminal; A second terminal connected to the first terminal connected to the second voltage source and a drain connected to the drain of the corresponding fourth transistor.
  • the single-phase differential conversion circuit according to (5) further including one or a plurality of fourth switches each having a terminal.
  • One or more third switches having a second terminal connected to the two terminals;
  • one or more first transistors of the first conductivity type having a gate connected to the input terminal, a source connected to the first voltage source, and a drain connected to the output node;
  • One or more second transistors of the second conductivity type having a gate connected to the input terminal, a source connected to a second voltage source, and a drain connected to the output node;
  • a first resistance element inserted and connected between the input terminal and the output node;
  • a second output terminal connected directly or indirectly to the output node.
  • one or more switching transistors having a control terminal; And a non-linear circuit connected to each of the control terminals.
  • the one or more switching transistors include an N-type fifth transistor, The switch according to (14), wherein the impedance of the nonlinear circuit connected to the control terminal of the fifth transistor is lower as the voltage at the control terminal is higher.
  • the one or more switching transistors include a P-type sixth transistor, The switch according to (14) or (15), wherein the impedance of the nonlinear circuit connected to the control terminal of the sixth transistor is higher as the voltage at the control terminal is lower.
  • the seventh transistor has a gate, a drain, and a source, The switch according to (17), wherein one of the drain and the source and the gate are connected to each other.
  • the seventh transistor is a P-type transistor, The switch according to (18), wherein the control terminal is connected to the other of the drain and the source of the seventh transistor.
  • the seventh transistor is an N-type transistor, The switch according to (18), wherein the control terminal is connected to one of a drain and a source of the seventh transistor.
  • Each switching transistor is turned on / off based on a voltage applied to a terminal not connected to the control terminal among the drain and the source of the seventh transistor according to (19) or (20) switch.
  • the single-phase differential conversion circuit is One or more first transistors of a first conductivity type having a gate connected to the input terminal, a source connected to the first voltage source, and a drain connected to the output node; One or more second transistors of the second conductivity type having a gate connected to the input terminal, a source connected to a second voltage source, and a drain connected to the output node; A first resistance element inserted and connected between the input terminal and the output node; A first output terminal connected to the input terminal; And a second output terminal inserted or connected directly or indirectly to the output node.
  • the communication device is a receiving device, The communication device according to any one of (26) to (28), wherein the input terminal is connected to an antenna.
  • the communication device is a receiving device, The communication device according to any one of (26) to (29), wherein the processing circuit controls the single-phase differential conversion circuit so that the reception device intermittently receives a signal in a no-signal state.
  • (31) one or more switches;
  • the switch is One or more switching transistors having a control terminal; And a non-linear circuit connected to each of the control terminals.
  • (32) comprises a plurality of switches; Each switch has a first terminal and a second terminal, The communication device according to (31), wherein the first terminal or the second terminal is connected to each other.
  • the switch part is One or more switches;
  • a controller that controls the one or more switches, The switch is One or more switching transistors having a control terminal;
  • the single-phase differential conversion circuit is One or more first transistors of a first conductivity type having a gate connected to the input terminal, a source connected to the first voltage source, and a drain connected to the output node;
  • One or more second transistors of the second conductivity type having a gate connected to the input terminal, a source connected to a second voltage source, and a drain connected to the output node;
  • a first resistance element inserted and connected between the input terminal and the output node;
  • And a second output terminal connected directly or indirectly to the output node.

Abstract

　入力端子に接続されたゲートと、第１の電圧源に接続されるソースと、出力ノードに接続されたドレインとを有する第１導電型の１または複数の第１のトランジスタと、入力端子に接続されたゲートと、第２の電圧源に接続されるソースと、出力ノードに接続されたドレインとを有する第２導電型の１または複数の第２のトランジスタと、入力端子と出力ノードとの間に挿入接続された第１の抵抗素子と、入力端子に接続された第１の出力端子と、出力ノードに直接または間接的に挿入接続された第２の出力端子とを備える。

Description

単相差動変換回路、バラン、スイッチ、および通信装置
　本開示は、単相信号を差動信号に変換する単相差動変換回路およびバラン、信号の伝達および遮断を制御するスイッチ、ならびに通信装置に関する。
　信号処理においては、差動信号を扱う差動回路がしばしば用いられる。差動信号は、単相信号に比べて、例えばノイズ（同相ノイズ）の影響を受けにくく、あるいは、信号レンジを２倍に広げることができる。よって、差動回路は、例えば、比較的小さい振幅を有するアナログ信号を扱う場合にしばしば用いられる。
　このような差動回路に単相信号が供給される場合には、単相差動変換回路を設け、単相信号から差動信号に変換してから差動回路に供給する必要がある。例えば、特許文献１には、２つの電界効果トランジスタ（ＦＥＴ）により構成された差動対を有するバラン（Balun）回路（単相差動変換回路）が開示されている。
　また、通信装置において、複数の回路のうちの１つの回路を動作対象として選択し、あるいは複数の信号から１つの信号を処理対象として選択する際、しばしば高周波スイッチ（ＲＦスイッチ）が用いられる。具体的には、例えば、送信回路および受信回路を有する無線通信装置では、信号を送信する際にはアンテナを送信回路と接続し、信号を受信する際にはそのアンテナと受信回路を接続するために、高周波スイッチが用いられる。また、例えば、複数の減衰器を備えた受信回路では、信号強度に応じて減衰器を切り換えるために、高周波スイッチが用いられる。
　このような高周波スイッチについて、様々な技術が開示されている。例えば、特許文献２～４には、スイッチングトランジスタと、そのスイッチングトランジスタのゲートに接続された抵抗素子とを備え、その抵抗を介してスイッチングトランジスタに制御電圧を印加する高周波スイッチが開示されている。
特開２０００－２６９７８３号公報 特開２００８－３４４０６号公報 特開２００８－３５１５３号公報 特開２０１０－２１２８０１号公報
　信号処理においては、しばしば、回路で発生する雑音を低く抑えることが求められる。特に、比較的小さい振幅を有するアナログ信号を扱う場合には、信号雑音比（Ｓ／Ｎ比）を高めることが重要になるため、雑音を低く抑えることが望ましい。
　したがって、雑音を低く抑えることができる単相差動変換回路、バラン、および通信装置を提供することが望ましい。
　また、高周波スイッチは、一般に、オン状態では、入力信号を損失なくかつ歪みを抑えつつ伝え、一方オフ状態では、入力された信号を十分に遮断することが望まれる。特に、オフ状態において大きい振幅の信号が入力された場合には、その信号を十分に遮断することが望まれる。
　したがって、オフ状態において大きい振幅の信号が入力された場合に、その信号を十分に遮断することができるスイッチおよび通信装置を提供することが望ましい。
　本技術の一実施形態における単相差動変換回路は、１または複数の第１のトランジスタと、１または複数の第２のトランジスタと、第１の抵抗素子と、第１の出力端子と、第２の出力端子とを備えている。１または複数の第１のトランジスタは、入力端子に接続されたゲートと、第１の電圧源に接続されるソースと、出力ノードに接続されたドレインとを有する第１導電型のものである。１または複数の第２のトランジスタは、入力端子に接続されたゲートと、第２の電圧源に接続されるソースと、出力ノードに接続されたドレインとを有する第２導電型のものである。第１の抵抗素子は、入力端子と出力ノードとの間に挿入接続されたものである。第１の出力端子は、入力端子に接続されたものである。第２の出力端子は、出力ノードに直接または間接的に接続されたものである。
　本技術の一実施形態におけるバランは、１または複数の第１のトランジスタと、１または複数の第２のトランジスタと、第１の抵抗素子と、第１の出力端子と、第２の出力端子とを備えている。１または複数の第１のトランジスタは、入力端子に接続されたゲートと、第１の電圧源に接続されるソースと、出力ノードに接続されたドレインとを有する第１導電型のものである。１または複数の第２のトランジスタは、入力端子に接続されたゲートと、第２の電圧源に接続されるソースと、出力ノードに接続されたドレインとを有する第２導電型のものである。第１の抵抗素子は、入力端子と出力ノードとの間に挿入接続されたものである。第１の出力端子は、入力端子に接続されたものである。第２の出力端子は、出力ノードに直接または間接的に接続されたものである。
　本技術の一実施形態におけるスイッチは、１または複数のスイッチングトランジスタと、非線形回路とを備えている。１または複数のスイッチングトランジスタは制御端子を有するものである。非線形回路は、制御端子のそれぞれに接続されたものである。
　本技術の一実施形態における第１の通信装置は、上記単相差動変換回路を備えたものである。
　本技術の一実施形態における第２の通信装置は、上記スイッチを備えたものである。
　本技術の一実施形態における第３の通信装置は、上記単相差動変換回路および上記スイッチを備えたものである。
　本技術の一実施形態における単相差動変換回路、バラン、第１の通信装置、および第３の通信装置では、入力端子に供給された単相信号である入力信号が差動信号に変換され、第１の出力端子および第２の出力端子から出力される。この第１の出力端子は入力端子に接続されており、第２の出力端子は、出力ノードに直接または間接的に接続されている。
　本技術の一実施形態におけるスイッチ、第２の通信装置、および第３の通信装置では、１または複数のスイッチングトランジスタのオンオフ状態が制御端子の電圧により制御される。この電圧は、非線形回路を介して供給される。
　本技術の一実施形態における単相差動変換回路、バラン、第１の通信装置、および第３の通信装置によれば、第１の出力端子を入力端子に接続し、第２の出力端子を出力ノードに直接または間接的に接続したので、雑音を低く抑えることができる。
　本技術の一実施形態におけるスイッチ、第２の通信装置、および第３の通信装置によれば、１または複数のスイッチングトランジスタの制御端子に非線形回路を接続したので、オフ状態において大きい振幅の信号が入力された場合でも、その信号を十分に遮断することができる。
本開示の第１の実施の形態に係る受信装置の一構成例を表すブロック図である。 図１に示したＲＦスイッチの一構成例を表す回路図である。 図２に示したＲＦスイッチの一特性例を説明するための説明図である。 図２に示したＲＦスイッチの一動作例を表すタイミング波形図である。 図２に示したＲＦスイッチの他の動作例を表すタイミング波形図である。 図２に示したＲＦスイッチの一特性例を表す特性図である。 図２に示したＲＦスイッチをオフ状態にする際の回路図である。 図２に示したＲＦスイッチの一特性例を表す他の特性図である。 比較例に係るＲＦスイッチの一構成例を表す回路図である。 図８に示したＲＦスイッチの一動作例を表すタイミング波形図である。 図８に示したＲＦスイッチの他の動作例を表すタイミング波形図である。 第１の実施の形態および比較例に係る受信装置の特性を表す特性図である。 第１の実施の形態の変形例に係るＲＦスイッチの一構成例を表す回路図である。 第１の実施の形態の他の変形例に係るＲＦスイッチの一構成例を表す回路図である。 第１の実施の形態の他の変形例に係るＲＦスイッチの一構成例を表す回路図である。 第１の実施の形態の他の変形例に係るＲＦスイッチの一構成例を表す回路図である。 第１の実施の形態の他の変形例に係るＲＦスイッチの一構成例を表す回路図である。 第１の実施の形態の他の変形例に係るＲＦスイッチの一構成例を表す回路図である。 図１４に示したＲＦスイッチの一動作例を表すタイミング波形図である。 第１の実施の形態の他の変形例に係るＲＦスイッチの一構成例を表す回路図である。 第１の実施の形態の他の変形例に係るＲＦスイッチの一構成例を表す回路図である。 第１の実施の形態の他の変形例に係るＲＦスイッチの一構成例を表す回路図である。 第１の実施の形態の他の変形例に係るＲＦスイッチの一構成例を表す回路図である。 本開示の第２の実施の形態に係る受信装置の一構成例を表すブロック図である。 図２０に示したバランの一構成例を表す回路図である。 図２１に示したＣＭＯＳアンプの一構成例を表す回路図である。 図２１に示したＣＭＯＳアンプの特性を説明するための説明図である。 図２０に示したバランの雑音指数の特性を表す特性図である。 図２０に示したバランの歪み特性を表す特性図である。 第２の実施の形態の変形例に係るバランの一構成例を表すブロック図である。 第２の実施の形態の他の変形例に係るバランの一構成例を表すブロック図である。 第２の実施の形態の他の変形例に係るバランの一構成例を表すブロック図である。 第２の実施の形態の他の変形例に係る受信装置の一構成例を表すブロック図である。 第２の実施の形態の他の変形例に係る受信装置の一構成例を表すブロック図である。 図２９に示した受信装置の一動作例を表すタイミング波形図である。 第２の実施の形態の変形例に係る受信装置の一構成例を表すブロック図である。 本開示の第３の実施の形態に係る受信装置の一構成例を表すブロック図である。 実施の形態に係る受信装置を適用した携帯電話の外観構成を表す正面図、側面図、上面図および下面図である。
　以下、本開示の実施の形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．第１の実施の形態（ＲＦスイッチ）
２．第２の実施の形態（バラン）
３．第３の実施の形態（ＲＦスイッチおよびバランを備えた例）
４．適用例
＜１．第１の実施の形態＞
［構成例］
　図１は、第１の実施の形態に係る受信装置１の一構成例を表すものである。受信装置１は、無線通信に用いられる受信装置である。なお、本開示の実施の形態に係るスイッチおよび通信装置は、本実施の形態により具現化されるので、併せて説明する。
　受信装置１は、減衰部２０と、駆動部１１と、低雑音増幅回路１２と、局部発振部１３と、ミキサ１４と、フィルタ１５と、ＩＦアンプ１６と、復調回路１７とを備えている。
　減衰部２０は、アンテナ９から供給された信号Ｓrfを、その信号振幅（信号強度）に応じた減衰量で減衰し、信号Ｓrf2として出力するものである。減衰部２０は、３つの減衰器（６ｄＢ減衰器２１、１２ｄＢ減衰器２２、１８ｄＢ減衰器２３）と、４つのＲＦスイッチ３０１～３０４を有している。
　６ｄＢ減衰器２１は信号Ｓrfを６［ｄＢ］分減衰するものであり、１２ｄＢ減衰器２２は信号Ｓrfを１２［ｄＢ］分減衰するものであり、１８ｄＢ減衰器２３は信号Ｓrfを１８［ｄＢ］分減衰するものである。
　ＲＦスイッチ３０１は、スイッチ制御信号Ｃsw1に基づいてオンオフするものであり、入力端子に信号Ｓrfが供給され、出力端子は減衰部２０の出力端子に接続されている。ＲＦスイッチ３０２は、スイッチ制御信号Ｃsw2に基づいてオンオフするものであり、入力端子が６ｄＢ減衰器２１の出力端子に接続され、出力端子は減衰部２０の出力端子に接続されている。ＲＦスイッチ３０３は、スイッチ制御信号Ｃsw3に基づいてオンオフするものであり、入力端子が１２ｄＢ減衰器２２の出力端子に接続され、出力端子は減衰部２０の出力端子に接続されている。ＲＦスイッチ３０４は、スイッチ制御信号Ｃsw4に基づいてオンオフするものであり、入力端子が１８ｄＢ減衰器２３の出力端子に接続され、出力端子は減衰部２０の出力端子に接続されている。すなわち、減衰部２０では、４つのＲＦスイッチ３０１～３０４の出力端子が、互いに接続されている。
　駆動部１１は、復調回路１７から供給される制御信号に基づいてスイッチ制御信号Ｃsw1～Ｃsw4を生成し、減衰部２０の４つのＲＦスイッチ３０１～３０４をそれぞれ駆動するものである。
　この構成により、減衰部２０は、駆動部１１から供給されるスイッチ制御信号Ｃsw1～Ｃsw4に基づいて、アンテナ９から供給される信号Ｓrfに対する減衰量を調整し、減衰した信号を信号Ｓrf2として出力する。これにより、受信装置１では、信号Ｓrfの信号振幅に係らず、減衰部２０の後段の回路に適切な振幅の信号を供給できるようになっている。
　次に、ＲＦスイッチ３０１～３０４の構成例について説明する。なお、以後、４つのＲＦスイッチ３０１～３０４のうちの任意の１つをさす場合には、単にＲＦスイッチ３０を用いるものとし、同様に、４つのスイッチ制御信号Ｃsw1～Ｃsw4のうちの任意の１つをさす場合には、単にスイッチ制御信号Ｃswを用いるものとする。
　図２は、ＲＦスイッチ３０の一構成例を表すものである。ＲＦスイッチ３０は、端子Ｔｃにスイッチ制御信号Ｃswが供給され、端子Ｔinに信号Ｓrfもしくは信号Ｓrfを減衰した信号が供給され、端子Ｔoutは減衰部２０の出力端子に接続されている。ＲＦスイッチ３０は、２つのトランジスタＮ１，Ｐ２を有している。
　トランジスタＮ１は、Ｎ型のＭＯＳ（Metal Oxide Semiconductor）トランジスタであり、ゲートはトランジスタＰ２と接続され、ドレインおよびソースのうちの一方は端子Ｔinに接続され、他方は端子Ｔoutに接続されている。このトランジスタＮ１は、ＲＦスイッチ３０において、端子Ｔinと端子Ｔoutとを電気的に接続または遮断する、スイッチングトランジスタとして機能するものである。トランジスタＰ２は、Ｐ型のＭＯＳトランジスタであり、ゲートが端子Ｔｃに接続され、ドレインおよびソースのうちの一方が端子Ｔｃに接続され、他方がトランジスタＮ１のゲートに接続されている。すなわち、トランジスタＰ２は、ゲートとドレインまたはソースとが互いに接続（いわゆるダイオード接続）されている。このトランジスタＰ２は、後述するように、インピーダンスが非線形に変化する非線形素子として機能するものである。
　この構成により、ＲＦスイッチ３０では、スイッチ制御信号Ｃswの電圧が高レベルの場合には、トランジスタＰ２を介してスイッチ制御信号Ｃsw（高レベル電圧）がトランジスタＮ１のゲートに供給される。これにより、ＲＦスイッチ３０はオン状態になる。また、スイッチ制御信号Ｃswの電圧が低レベルの場合には、トランジスタＰ２を介してスイッチ制御信号Ｃsw（低レベル電圧）がトランジスタＮ１のゲートに供給される。これにより、ＲＦスイッチ３０はオフ状態になる。その際、後述するように、トランジスタＰ２のインピーダンスが非線形になることを利用して、スイッチの特性を高めるようになっている。
　低雑音増幅回路１２は、雑音の発生を抑えつつ信号Ｓrf2を増幅し、信号Ｓrf3として出力する回路である。受信装置１では、減衰部２０の後段にこの低雑音増幅回路１２を設けることにより、受信装置１全体としての信号対雑音比（Ｓ／Ｎ比）を高くすることができ、これにより微弱な電波を受信することができるようになっている。
　局部発振回路１３は、無線通信の搬送波と同じ周波数を有する信号Ｓloを生成する発振回路であり、例えば、ＰＬＬ（Phase Locked Loop）を用いた周波数シンセサイザにより構成されるものである。
　ミキサ１４は、低雑音増幅回路１２の出力信号Ｓrf3と信号Ｓloとを乗算してダウンコンバートすることにより、搬送波に重畳されている信号成分を抽出し、信号Ｓsigとして出力するものである。
　フィルタ１５は、信号Ｓsigから、ミキサ１４において信号Ｓrf3と信号Ｓloとを乗算する際に生じる不要な周波数成分を除去することにより、信号Ｓsig2を生成するバンドパスフィルタである。
　ＩＦアンプ１６は、フィルタ１５から供給された信号Ｓsig2を増幅して信号Ｓsig3として出力する可変利得アンプである。具体的には、ＩＦアンプ１６は、フィルタ１５から供給された信号Ｓsig2の振幅に応じて利得を調整することにより、信号Ｓsig3の振幅を所定の振幅にするように動作する。これにより、信号Ｓsig2の差動振幅が小さい場合でも、出力信号Ｓsig3の振幅を、次段の復調回路１７が動作するための十分な振幅にすることができる。
　復調回路１７は、ＩＦアンプ１６から供給された信号Ｓsig3に基づいて、復調処理を行うものである。また、復調回路１７は、駆動部１１に対して制御信号を供給し、減衰部２０における減衰量を制御する機能をも有している。
　ここで、トランジスタＮ１は、本開示における「スイッチングトランジスタ」の一具体例に対応する。トランジスタＮ１のゲートは、本開示における「制御端子」の一具体例に対応する。トランジスタＰ２は、本開示における「非線形回路」の一具体例に対応する。
［動作および作用］
　続いて、本実施の形態の受信装置１の動作および作用について説明する。
（全体動作概要）
　まず、図１を参照して、受信装置１の全体動作概要を説明する。減衰部２０は、アンテナ９から供給された信号Ｓrfを、その信号振幅（信号強度）に応じて減衰し、信号Ｓrf2として出力する。駆動部１１は、復調回路１７から供給される制御信号に基づいてスイッチ制御信号Ｃsw1～Ｃsw4を生成し、減衰部２０の４つのＲＦスイッチ３０１～３０４をそれぞれ駆動する。低雑音増幅回路１２は、雑音の発生を抑えつつ信号Ｓrf2を増幅し、信号Ｓrf3として出力する。局部発振回路１３は、無線通信の搬送波と同じ周波数を有する信号Ｓloを生成する。ミキサ１４は、低雑音増幅回路１２の出力信号Ｓrf3と信号Ｓloとを乗算してダウンコンバートすることにより信号Ｓsigを生成する。フィルタ１５は、信号Ｓsigから、ミキサ１４において信号Ｓrf3と信号Ｓloとを乗算する際に生じる不要な周波数成分を除去し、信号Ｓsig2を生成する。ＩＦアンプ１６は、フィルタ１５から供給された信号Ｓsig2を増幅して信号Ｓsig3として出力する。復調回路１７は、ＩＦアンプ１６から供給された信号Ｓsig3に基づいて、復調処理を行うとともに、駆動部１１に対して制御信号を供給し、減衰部２０における減衰量を制御する。
（ＲＦスイッチ３０の動作）
　図３は、ＲＦスイッチ３０の動作を表すものである。この図では、トランジスタＰ２をインピーダンスＺとして示している。また、容量Ｃ１，Ｃ２は、トランジスタＮ１におけるゲート・ソース間、およびゲート・ドレイン間のいわゆるオーバーラップ容量などにより構成される寄生容量である。
　駆動部１１が、スイッチ制御信号Ｃswとして高レベル電圧（電圧ＶＤＤ）をＲＦスイッチ３０に供給した場合には、ＲＦスイッチ３０では、インピーダンスＺを介して、その電圧ＶＤＤがトランジスタＮ１のゲートに供給され、これにより、トランジスタＮ１はオン状態になる。
　一方、駆動部１１が、スイッチ制御信号Ｃswとして低レベル電圧（電圧ＶＳＳ、この例では０Ｖ）をＲＦスイッチ３０に供給した場合には、同様にインピーダンスＺを介して、その電圧ＶＳＳがトランジスタＮ１のゲートに供給され、これにより、トランジスタＮ１はオフ状態になる。
　次に、アンテナ９から供給される信号Ｓrfの振幅が大きい場合における、減衰部２０におけるＲＦスイッチ３０１の動作について説明する。この例では、減衰部２０が、ＲＦスイッチ３０１のみをオン状態にして、信号Ｓrfをそのまま出力する場合（ケースＣ１）と、ＲＦスイッチ３０４のみをオン状態にして、信号Ｓrfを１８［ｄＢ］減衰して出力する場合（ケースＣ２）について説明する。
　図４は、ケースＣ１におけるＲＦスイッチ３０１のタイミング波形図を表すものであり、端子Ｔinにおける入力電圧Ｖinの波形と、ゲート電圧Ｖｇの波形と、端子Ｔoutにおける出力電圧Ｖoutの波形とを示す。このケースＣ１では、駆動部１１は、スイッチ制御信号Ｃsw1として高レベル電圧（電圧ＶＤＤ）を出力するとともに、スイッチ制御信号Ｃsw2～Ｃsw4として低レベル電圧（電圧ＶＳＳ）をそれぞれ出力する。
　この例では、信号Ｓrfの振幅が大きいため、図４に示したように、ＲＦスイッチ３０１には大きな振幅の入力電圧Ｖinが入力される。このケースＣ１では、トランジスタＮ１のゲート電圧Ｖｇが高レベル（電圧ＶＤＤ）であるため、トランジスタＮ１がオン状態になり、出力電圧Ｖoutの波形は、入力電圧Ｖinの波形と同様の波形になる。
　その際、ＲＦスイッチ３０１では、トランジスタＰ２のインピーダンスＺが高いため、図４に示したように、入力電圧Ｖinおよび出力電圧Ｖoutの高周波成分が容量Ｃ１，Ｃ２を介してトランジスタＮ１のゲートに伝わる。すなわち、ゲート電圧Ｖｇの波形は、入力電圧Ｖin等の波形と同相の波形である。よって、入力電圧Ｖin等が高くなると、ゲート電圧Ｖｇも高くなるため、トランジスタＮ１のゲート・ソース間電圧Ｖgsが低くなるおそれを低減できる。これにより、ＲＦスイッチ３０１では、線形性が低下するおそれを低減することができる。
　図５は、ケースＣ２におけるＲＦスイッチ３０１のタイミング波形図を表すものであり、入力電圧Ｖinの波形と、ゲート電圧Ｖｇの波形と、出力電圧Ｖoutの波形とを示す。このケースＣ２では、駆動部１１は、スイッチ制御信号Ｃsw4として高レベル電圧（電圧ＶＤＤ）を出力するとともに、スイッチ制御信号Ｃsw1～Ｃsw3として低レベル電圧（電圧ＶＳＳ）をそれぞれ出力する。
　ケースＣ２でも、ケースＣ１と同様に、図５に示したように、ＲＦスイッチ３０１には大きな振幅の入力電圧Ｖinが入力される。一方、出力電圧Ｖoutの波形は、入力電圧Ｖinを１８［ｄＢ］分減衰させた波形となる。これは、ケースＣ２では、ＲＦスイッチ３０１～ＲＦスイッチ３０３はオフ状態であり、ＲＦスイッチ３０４がオン状態であるためである。
　ＲＦスイッチ３０１では、トランジスタＮ１のゲート電圧Ｖｇは低レベルであり、ケースＣ１と同様に、主に入力電圧Ｖinの高周波成分が容量Ｃ１を介してトランジスタＮ１のゲートに伝わる。しかしながら、この高周波成分は、トランジスタＰ２の寄生容量などに起因してフィルタリングされる。これにより、ゲート電圧Ｖｇは、図５に示したように、ほぼ直流の電圧となる。この直流電圧は、以下にしめすように、入力電圧Ｖinの振幅に依存する。
　図６は、アンテナ９から供給された信号Ｓrfの信号レベル（入力信号レベルＰ）と、ゲート電圧Ｖｇとの関係を表すものである。このように、信号Ｓrfの振幅が大きくなるほど、ゲート電圧Ｖｇは低下する。言い換えれば、ＲＦスイッチ３０１の入力電圧Ｖinの振幅が大きくなるほど、ＲＦスイッチ３０１におけるトランジスタＮ１のゲート電圧Ｖｇは低下する。
　このように、入力電圧Ｖinの振幅が大きくなるほど、ゲート電圧Ｖｇは低下するのは、以下の理由によると考えられる。すなわち、仮にトランジスタＰ２の寄生容量などに起因するフィルタリングの効果が無いと仮定すると、その仮定におけるトランジスタＮ１のゲート電圧Ｖｇ２の波形は、図５の破線で示したような波形になると考えられる。つまり、入力電圧Ｖinの高周波成分が容量Ｃ１を介してトランジスタＮ１のゲートに伝わるが、ゲート電圧Ｖｇ２が所定の電圧Ｖ１よりも高くなろうとすると、トランジスタＰ２がオン状態になりクランプされる。
　図７Ａ，７Ｂは、トランジスタＰ２のインピーダンスを表すものであり、図７Ａはオフ状態におけるＲＦスイッチ３０を示し、図７Ｂは図７Ａの状態におけるトランジスタＰ２の抵抗を示している。トランジスタＰ２の抵抗値は、図７Ｂに示したように、ゲート電圧Ｖｇが高いほど低くなり、非線形な特性を有する。そして、駆動部１１が、スイッチ制御信号Ｃswとして低レベル電圧（電圧ＶＳＳ）を出力する場合には（図７Ａ）、ゲート電圧Ｖｇが電圧Ｖ１以上になると、トランジスタＰ２がオン状態になる。この電圧Ｖ１は、トランジスタＰ２のしきい値電圧Ｖthに対応するものである。
　よって、図５に示したように、入力電圧Ｖinの高周波成分が容量Ｃ１を介してトランジスタＮ１のゲートに伝わっても、ゲート電圧Ｖｇ２は、電圧Ｖ１よりも高くならず電圧Ｖ１でクランプされる。そして、入力電圧Ｖinの振幅が大きくなると、ゲート電圧Ｖｇ２の最大電圧は電圧Ｖ１である一方、最小電圧は入力電圧Ｖinの振幅を大きくするほど低くなる。
　これにより、図５に示したゲート電圧Ｖｇ２のような波形がトランジスタＰ２の寄生容量などに起因してフィルタリングされると、図６に示したように、入力電圧Ｖinの振幅が大きくなるにつれて、ゲート電圧Ｖｇが低くなることとなる。
　このように、ＲＦスイッチ３０では、オフ状態において、入力電圧Ｖinの振幅が大きくなるほど、ゲート電圧Ｖｇが低下するようにしたので、比較例と対比して後述するように、入力電圧Ｖinの振幅が大きい場合における遮断特性を高めることができる。これにより、ＲＦスイッチ３０を用いた受信装置１は、通信の質を高めることができる。
（比較例）
　次に、比較例と対比して、本実施の形態の作用を説明する。本比較例は、トランジスタＰ２の代わりに抵抗素子を設けたＲＦスイッチ３０Ｒを用いて受信装置１Ｒを構成したものである。その他の構成は本実施の形態（図１）と同様である。
　図８は、ＲＦスイッチ３０Ｒ（３０１Ｒ～３０４Ｒ）の一構成例を表すものである。ＲＦスイッチ３０Ｒは、抵抗素子ＲＲを有している。この抵抗素子ＲＲは、抵抗値が高いものであり、本実施の形態に係るトランジスタＰ２の代わりに設けたものである。
　図９は、ケースＣ１におけるＲＦスイッチ３０１Ｒのタイミング波形図を表すものであり、端子Ｔinにおける入力電圧Ｖinの波形と、ゲート電圧Ｖｇの波形と、端子Ｔoutにおける出力電圧Ｖoutの波形とを示す。この場合には、ＲＦスイッチ３０１Ｒは、本実施の形態の場合（図４）とほぼ同様に動作する。
　図１０は、ケースＣ２におけるＲＦスイッチ３０１Ｒのタイミング波形図を表すものであり、端子Ｔinにおける入力電圧Ｖinの波形と、ゲート電圧Ｖｇの波形と、端子Ｔoutにおける出力電圧Ｖoutの波形とを示す。
　ケースＣ２では、ＲＦスイッチ３０４Ｒがオン状態になるため、出力電圧Ｖoutの波形は、入力電圧Ｖinを１８［ｄＢ］分減衰させた波形となる。その際、入力電圧Ｖinが高いときに、その信号が過渡的に出力側（出力電圧Ｖout）に漏れるおそれがある（図１０の部分Ｗ１）。すなわち、ＲＦスイッチ３０１Ｒでは、主に入力電圧Ｖinの高周波成分が容量Ｃ１を介してトランジスタＮ１のゲートに伝わり、ゲート電圧Ｖｇが入力信号Ｖinと同相で揺れる（図１０）。よって、ＲＦスイッチ３０１Ｒでは、ゲート電圧Ｖｇが高いときに、トランジスタＮ１のゲート・ソース間電圧Ｖgs（ゲート電圧Ｖｇと出力電圧Ｖoutとの間の電圧）が小さくなり、入力電圧Ｖinが出力側に漏れるおそれがある。このような場合には、以下に示すように、通信の質が低下するおそれがある。
　図１１は、本実施の形態に係る受信装置１および本比較例に係る受信装置１Ｒにおける相互変調歪みの特性を表すものである。この例は、受信装置１，１Ｒにおける低雑音増幅回路１２の入力端での基本波および３次高調波歪み（ＩＭ３）についてのケースＣ２でのシミュレーション結果を示している。
　比較例に係る受信装置１Ｒでは、入力信号レベルＰが大きい領域において、３次高調波歪みが所望の特性よりも増加するとともに、基本波も高くなっている。これは、図１０に示したように、入力信号ＶinがＲＦスイッチ３０１Ｒを介して出力側に漏れることに起因している。このような場合には、妨害波による干渉に対する耐性が低くなるため、通信の質が損なわれてしまう。
　一方、本実施の形態に係る受信装置１では、入力信号レベルＰが大きい領域でも、基本波および３次高調波歪みは高くなることがなく、所望の特性を実現している。よって、妨害波による干渉に対する耐性を高くすることができ、通信の質を高めることができる。
［効果］
　以上のように本実施の形態では、非線形素子を介してトランジスタＮ１のゲートに制御信号を供給するようにしたので、入力信号の振幅が大きい場合でもスイッチ特性を高めることができる。
　また、本実施の形態では、非線形素子としてトランジスタＰ２を用いるようにしたので、回路構成をシンプルにすることができる。
［変形例１－１］
　上記実施の形態では、非線形素子としてＰ型のＭＯＳトランジスタ（トランジスタＰ２）を用いたが、これに限定されるものではない。これに代えて、例えば、図１２Ａに示したように、Ｎ型のＭＯＳトランジスタ（トランジスタＮ２）を用いてもよい。このＲＦスイッチ３０Ａでは、トランジスタＮ２は、ドレインおよびソースのうちの一方とゲートとがトランジスタＮ１のゲートに接続され、ドレインおよびソースのうちの他方が端子Ｔｃに接続されている。また、例えば、図１２Ｂに示したように、ダイオードＤ２を用いてもよい。このＲＦスイッチ３０Ｂでは、ダイオードＤ２は、アノードが端子Ｔｃに接続され、カソードがトランジスタＮ１のゲートに接続されている。
［変形例１－２］
　上記実施の形態では、トランジスタＮ１のゲートに非線形素子（トランジスタＰ２）を接続するようにしたが、これに限定されるものではなく、これに代えて、例えば、図１３Ａ～１３Ｃに示したように、トランジスタＮ１のバックゲートに非線形素子を接続してもよい。図１３Ａに示したＲＦスイッチ３０Ｃでは、トランジスタＮ１のゲートと端子Ｔｃとの間に抵抗素子Ｒ２を設けるとともに、トランジスタＮ１のバックゲートにトランジスタＮ３を接続している。このトランジスタＮ３は、Ｎ型のＭＯＳトランジスタであり、ドレインおよびソースのうちの一方とゲートとがトランジスタＮ１のバックゲートに接続され、ドレインおよびソースのうちの他方には電圧ＶＳＳ（例えば０Ｖ）が供給されている。図１３Ｂに示したＲＦスイッチ３０Ｄでは、トランジスタＮ１のゲートに抵抗素子Ｒ２を接続するとともに、トランジスタＮ１のバックゲートにトランジスタＰ３を接続している。このトランジスタＰ３は、Ｐ型のＭＯＳトランジスタであり、ドレインおよびソースのうちの一方とゲートに電圧ＶＳＳ（例えば０Ｖ）が供給され、ドレインおよびソースのうちの他方がトランジスタＮ１のバックゲートに接続されている。図１３Ｃに示したＲＦスイッチ３０Ｅでは、トランジスタＮ１のゲートに、図２と同様にトランジスタＰ２を接続するとともに、トランジスタＮ１のバックゲートに、図１３Ａと同様にトランジスタＮ３を接続している。このように、図２，１２Ａ，１２Ｂ，１３Ａ～１３Ｃなどを組み合わせてＲＦスイッチを構成することができる。
［変形例１－３］
　上記実施の形態では、スイッチングトランジスタとしてＮ型のＭＯＳトランジスタ（トランジスタＮ１）を用いたが、これに限定されるものではなく、これに代えて、例えば、Ｐ型のＭＯＳトランジスタを用いてもよい。以下に、本変形例について詳細に説明する。
　図１４は、本変形例に係るＲＦスイッチ４０（４０１～４０４）の一構成例を表すものである。ＲＦスイッチ４０は、２つのトランジスタＰ１，Ｎ４を有している。トランジスタＰ１は、Ｐ型のＭＯＳトランジスタであり、ゲートはトランジスタＮ４と接続され、ドレインおよびソースのうちの一方は端子Ｔinに接続され、他方は端子Ｔoutに接続されている。トランジスタＮ４は、Ｎ型のＭＯＳトランジスタであり、ドレインおよびソースのうちの一方とゲートとが端子Ｔｃに接続され、他方がトランジスタＰ１のゲートに接続されている。
　この構成では、駆動部１１が、スイッチ制御信号Ｃswとして低レベル電圧（電圧ＶＳＳ）をＲＦスイッチ４０に供給した場合には、トランジスタＰ１のゲート電圧Ｖｇが電圧ＶＳＳになり、トランジスタＰ１はオン状態になる。また、駆動部１１が、スイッチ制御信号Ｃswとして高レベル電圧（電圧ＶＤＤ）をＲＦスイッチ４０に供給した場合には、トランジスタＮ１のゲート電圧Ｖｇが電圧ＶＤＤになり、トランジスタＰ１はオフ状態になる。
　図１５は、ケースＣ２におけるＲＦスイッチ４０１のタイミング波形図を表すものであり、端子Ｔinにおける入力電圧Ｖinの波形と、ゲート電圧Ｖｇの波形と、端子Ｔoutにおける出力電圧Ｖoutの波形とを示す。ここで、電圧Ｖ２は、上記実施の形態における電圧Ｖ１に対応する電圧である。このケースＣ２では、駆動部１１は、スイッチ制御信号Ｃsw4として高レベル電圧（電圧ＶＤＤ）を出力するとともに、スイッチ制御信号Ｃsw1～Ｃsw3として低レベル電圧（電圧ＶＳＳ）をそれぞれ出力する。
　ＲＦスイッチ４０１でも、主に入力電圧Ｖinの高周波成分が容量Ｃ１を介してトランジスタＰ１のゲートに伝わるが、トランジスタＮ４の寄生容量などに起因してフィルタリングされるため、ゲート電圧Ｖｇは、図１５に示したようにほぼ直流の電圧となる。この直流電圧は、入力電圧Ｖinの振幅が大きくなるほど高くなるものである。これは、本変形例では、トランジスタＮ４の抵抗値が、図７Ｂとは異なり、ゲート電圧Ｖｇが低いほど低くなるためである。
　このように、ＲＦスイッチ４０では、オフ状態において、入力電圧Ｖinの振幅が大きくなるほど、ゲート電圧Ｖｇが高くなるようにしたので、入力電圧Ｖinの振幅が大きい場合における遮断特性を高めることができる。
［変形例１－４］
　上記実施の形態では、スイッチングトランジスタとしてＮ型のＭＯＳトランジスタ（トランジスタＮ１）のみを用いたが、これに限定されるものではなく、これに代えて、例えば、図１６に示したように、スイッチングトランジスタとしてさらにＰ型のＭＯＳトランジスタ（トランジスタＰ１）をも用い、トランスミッションゲートの構成にしてもよい。このＲＦスイッチ４１は、図２，１４の構成を組み合わせたものである。
［変形例１－５］
　上記実施の形態では、非線形素子としてトランジスタＰ２を用いたが、これに限定されるものではなく、これに代えて、例えば、図１７に示したように、複数の抵抗素子を切り換えることにより非線形素子を実現してもよい。このＲＦスイッチ５０Ａは、トランジスタＮ１と、４つの抵抗素子Ｒ５１～Ｒ５４と、４つのトランジスタＮ５１～Ｎ５４と、制御部５５とを有している。４つの抵抗素子Ｒ５１～Ｒ５４は、トランジスタＮ１のゲートと端子Ｔ１との間に、この順で直列接続されている。４つのトランジスタＮ５１～Ｎ５４は、Ｎ型のＭＯＳトランジスタであり、それぞれのゲートは制御部５５に接続されている。トランジスタＮ５１は、ドレインが抵抗素子Ｒ５１の一端に接続され、ソースが抵抗素子Ｒ５１の他端に接続されている。トランジスタＮ５２は、ドレインが抵抗素子Ｒ５２の一端に接続され、ソースが抵抗素子Ｒ５２の他端に接続されている。トランジスタＮ５３は、ドレインが抵抗素子Ｒ５３の一端に接続され、ソースが抵抗素子Ｒ５３の他端に接続されている。トランジスタＮ５４は、ドレインが抵抗素子Ｒ５４の一端に接続され、ソースが抵抗素子Ｒ５４の他端に接続されている。制御部５５は、トランジスタＮ１のゲート電圧Ｖｇに基づいてトランジスタＮ５１～Ｎ５４の各ゲートにそれぞれ制御電圧を印加することにより、トランジスタＮ１のゲートと端子Ｔｃ間の回路網のインピーダンスが、例えば図７Ｂに示したような特性になるように制御するものである。なお、この例では、抵抗素子Ｒ５１～Ｒ５４を用いたが、これに限定されるものではなく、例えば、図１８に示したようにダイオードＤ５１～Ｄ５４を用いてもよいし、図１９に示したように容量素子Ｃ５１～Ｃ５４を用いてもよい。
　また、上記実施の形態では、トランジスタＮ１としてＭＯＳ型のトランジスタ（ＭＯＳＦＥＴ）を用いたが、これに限定されるものではなく、これに代えて、例えば、接合型のトランジスタ（ＪＦＥＴ）や金属半導体型のトランジスタ（ＭＥＳＦＥＴ）を用いてもよい。また、電界効果トランジスタ（ＦＥＴ）に限定されるものではなく、例えばバイポーラトランジスタを用いてもよい。
　また、上記実施の形態では、ＲＦスイッチ３０を受信装置１に適用したが、これに限定されるものではなく、これに代えて、例えば送信装置や、受信装置および送信装置を備えた通信装置に適用してもよい。
＜２．第２の実施の形態＞
［構成例］
　次に、第２の実施の形態に係る受信装置２について説明する。本実施の形態は、バラン（単相差動変換回路）を用いて受信装置を構成したものである。なお、本開示の実施の形態に係る単相差動変換回路、バラン、および通信装置は、本実施の形態により具現化されるので、併せて説明する。
　図２０は、第２の実施の形態に係る受信装置２の一構成例を表すものである。受信装置２は、バラン１１０と、ＲＦアンプ１１１と、局部発振部１１２と、ミキサ１１３と、フィルタ１１４と、ＩＦアンプ１１５と、復調回路１１６とを備えている。
　バラン１１０は、アンテナ９から供給された信号Ｓrf（単相信号）を差動信号に変換し、信号Ｓrf101として出力する単相差動変換回路である。バラン１１０は、図示しないが、その他の回路ブロックとは別の電源により電源供給されるものである。
　図２１は、バラン１１０の一構成例を表すものである。バラン１１０は、信号Ｓrf（単相信号）を、信号Ｓop，Ｓonからなる差動信号Ｓrf101に変換するものである。バラン１１０は、トランジスタＰ１１０，Ｎ１２０と、抵抗素子Ｒ１と、トランジスタＮ１３０，Ｐ１４０と、容量素子Ｃ１１０，Ｃ１２０とを有している。
　トランジスタＰ１１０は、Ｐ型のＭＯＳ（Metal Oxide Semiconductor）トランジスタであり、ゲートに信号Ｓrfが供給され、ドレインがトランジスタＮ１２０のドレインに接続され、ソースには電源電圧ＶＤＤが供給されている。トランジスタＮ１２０は、Ｎ型のＭＯＳトランジスタであり、ゲートに信号Ｓrfが供給され、ドレインがトランジスタＰ１１０のドレインに接続され、ソースには電源電圧ＶＳＳが供給されている。抵抗素子Ｒ１は、一端がトランジスタＰ１１０，Ｎ１２０のゲートに接続され、他端がトランジスタＰ１１０，Ｎ１２０のドレインに接続されている。
　すなわち、トランジスタＰ１１０，Ｎ１２０、および抵抗素子Ｒ１は、いわゆるＣＭＯＳ（Complementary MOS）型のインバータアンプ（ＣＭＯＳアンプ１２１）を構成している。抵抗素子Ｒ１は、このＣＭＯＳアンプ１２１において帰還抵抗として挿入されることにより、トランジスタＰ１１０とトランジスタＮ１２０のゲートの動作点を設定している。また、この抵抗素子Ｒ１は、バラン１１０の入力インピーダンスと、アンテナ９のインピーダンスとのインピーダンス整合を行う機能をも有している。
　トランジスタＮ１３０は、Ｎ型のＭＯＳトランジスタであり、ゲートおよびドレインに電源電圧ＶＤＤが供給され、ソースはトランジスタＰ１１０，Ｎ１２０のドレインに接続されている。トランジスタＰ１４０は、Ｐ型のＭＯＳトランジスタであり、ゲートおよびドレインが互いに接続されるとともに電源電圧ＶＳＳが供給され、ソースはトランジスタＰ１１０，Ｎ１２０のドレインに接続されている。
　すなわち、トランジスタＮ１３０，Ｐ１４０は、ゲートおよびドレインが互いに接続（いわゆるダイオード接続）されており、これらが上述したＣＭＯＳアンプ１２１の負荷（負荷部１２２）として機能するようになっている。
　容量素子Ｃ１１０は、一端がトランジスタＰ１１０，Ｎ１２０のドレインに接続され、他端が容量素子Ｃ１２０の一端に接続されている。容量素子Ｃ１２０は、一端が容量素子Ｃ１１０の他端に接続され、他端には電源電圧ＶＳＳが供給されている。
　すなわち、容量素子Ｃ１１０，Ｃ１２０は、いわゆる容量アッテネータ１２３を形成するものである。具体的には、この容量アッテネータ１２３は、容量素子Ｃ１１０，Ｃ１２０の容量値の比に対応した比率で、容量素子Ｃ１１０の一端に入力された信号の振幅を減衰して、その減衰された信号を、容量素子Ｃ１１０の他端から信号Ｓonとして出力するようになっている。
　バラン１１０は、このような回路構成により、入力された信号Ｓrf（単相信号）をそのまま信号Ｓopとして出力するとともに、ＣＭＯＳアンプ１２１から出力され、容量アッテネータ１２３によって減衰された信号を信号Ｓonとして出力する。
　この例では、トランジスタＰ１１０のトランスコンダクタンスｇｍ(P110)とトランジスタＮ１２０のトランスコンダクタンスｇｍ(N120)との和ｇｍ１（＝ｇｍ(P110)＋ｇｍ(N120)）は、トランジスタＮ１３０のトランスコンダクタンスｇｍ(N130)とトランジスタＰ１４０のトランスコンダクタンスｇｍ(P140)との和ｇｍ２（＝ｇｍ(N130)＋ｇｍ(P140)）よりも大きく設定されている。具体的には、例えば、トランジスタＰ１１０，Ｎ１２０，Ｎ１３０，Ｐ１４０のチャネル長が互いに等しい場合には、トランジスタＰ１１０のチャネル幅がトランジスタＰ１４０のチャネル幅よりも大きく、トランジスタＮ１２０のチャネル幅がトランジスタＮ１３０のチャネル幅よりも大きく設定されている。これにより、トランジスタＰ１１０，Ｎ１２０、および抵抗素子Ｒ１からなるＣＭＯＳ型のアンプと、トランジスタＮ１３０，Ｐ１４０の負荷からなる回路におけるゲインを１より大きくすることができ、後述するように、容量素子Ｃ１１０，Ｃ１２０により適度に減衰させることにより、信号Ｓopと信号Ｓonとの差動性を調整することができる。
　ＲＦアンプ１１１は、バラン１１０から供給された信号Ｓrf101を増幅して信号Ｓrf102として出力する可変利得アンプである。具体的には、ＲＦアンプ１１１は、バラン１１０から供給された信号Ｓrf101の差動振幅に応じて利得を調整することにより、信号Ｓrf102の差動振幅を所定の振幅にするように動作する。これにより、例えば、バラン１１０から供給された信号Ｓrf101の差動振幅が大きい場合に、信号Ｓrf102の差動振幅を所定の振幅に抑えることにより、いわゆる妨害波の影響を抑えることができる。さらに、ＲＦアンプ１１１は、雑音の発生を抑える構成になっており、これにより受信装置２全体の雑音指数（ＮＦ；Noise Figure）を抑えることができるようになっている。
　局部発振部１１２は、無線通信の搬送波と同じ周波数を有する信号Ｓloを生成する発振回路であり、例えば、ＰＬＬ（Phase Locked Loop）を用いた周波数シンセサイザにより構成されるものである。
　ミキサ１１３は、ＲＦアンプ１１１の出力信号Ｓrf102と信号Ｓloとを乗算してダウンコンバートすることにより、搬送波に重畳されている信号成分を抽出し、信号Ｓsigとして出力するものである。
　フィルタ１１４は、信号Ｓsigから、ミキサ１１３において信号Ｓrf102と信号Ｓloとを乗算する際に生じる不要な周波数成分を除去することにより、信号Ｓsig2を生成するバンドパスフィルタである。
　ＩＦアンプ１１５は、フィルタ１１４から供給された信号Ｓsig2を増幅して信号Ｓsig3として出力する可変利得アンプである。具体的には、ＩＦアンプ１１５は、ＲＦアンプ１１１と同様に、フィルタ１１４から供給された信号Ｓsig2の差動振幅に応じて利得を調整することにより、信号Ｓsig3の振幅を所定の振幅にするように動作する。これにより、信号Ｓsig2の差動振幅が小さい場合でも、出力信号Ｓsig3の振幅を、次段の復調回路１１６が動作するための十分な振幅にすることができる。
　復調回路１１６は、ＩＦアンプ１１５から供給された信号Ｓsig3に基づいて、復調処理を行うものである。
　ここで、トランジスタＰ１１０は、本開示における「第１のトランジスタ」の一具体例に対応し、トランジスタＮ１２０は、本開示における「第２のトランジスタ」の一具体例に対応する。抵抗素子Ｒ１は、本開示における「第１の抵抗素子」の一具体例に対応する。トランジスタＮ１３０は、本開示における「第３のトランジスタ」の一具体例に対応し、トランジスタＰ１４０は、本開示における「第４のトランジスタ」の一具体例に対応する。容量アッテネータ１２３は、本開示における「減衰部」の一具体例に対応する。容量素子Ｃ１１０は、本開示における「第１の容量素子」の一具体例に対応し、容量素子Ｃ１２０は、本開示における「第２の容量素子」の一具体例に対応する。
［動作および作用］
　続いて、本実施の形態の受信装置２の動作および作用について説明する。
（全体動作概要）
　まず、図２０を参照して、受信装置２の全体動作概要を説明する。バラン１１０は、アンテナ９から供給された信号Ｓrf（単相信号）を、差動信号に変換し、信号Ｓrf101として出力する。ＲＦアンプ１１１は、バラン１１０から供給された信号Ｓrf101を増幅して信号Ｓrf102として出力する。局部発振部１１２は、無線通信の搬送波と同じ周波数を有する信号Ｓloを生成する。ミキサ１１３は、信号Ｓrf102と信号Ｓloとを乗算してダウンコンバートすることにより信号Ｓigを生成する。フィルタ１１４は、信号Ｓsigから、ミキサ１１３において信号Ｓrf102と信号Ｓloとを乗算する際に生じる不要な周波数成分を除去し、信号Ｓsig2を生成する。ＩＦアンプ１１５は、フィルタ１１４から供給された信号Ｓsig2を増幅して信号Ｓsig3として出力する。復調回路１１６は、ＩＦアンプ１１５から供給された信号Ｓsig3に基づいて、復調処理を行う。
　次に、バラン１１０の特性について、詳細に説明する。
（バラン１１０の雑音特性について）
　バラン１１０は、信号Ｓrfを単相差動変換する際、回路内で発生する雑音による差動信号Ｓrf101への影響を抑えるようになっている。以下に、詳細に説明する。
　図２２Ａは、バラン１１０におけるＣＭＯＳアンプ１２１の構成を表すものであり、図２２ＢはそのＣＭＯＳアンプ１２１の小信号等価回路を信号源１２９とともに表すものである。ここで、ｉｎは、トランジスタＰ１１０，Ｎ１２０から生じる電流ノイズを示す。また、信号源１２９は、信号源インピーダンスＲｓと交流信号源Ｖｓとを有している。この信号源インピーダンスＲｓは、例えばアンテナ９のインピーダンスに対応している。
　ＣＭＯＳアンプ１２１のゲインＧ１、およびＣＭＯＳアンプ１２１の出力インピーダンスZoutは、それぞれ次式のように表される。
Figure JPOXMLDOC01-appb-M000001
 ここで、ｇｍ１は、上述したように、トランジスタＰ１１０のトランスコンダクタンスｇｍ(P110)とトランジスタＮ１２０のトランスコンダクタンスｇｍ(N120)との和（ｇｍ(P110)＋ｇｍ(N120)）を示す。
　また、このＣＭＯＳアンプ１２１の出力信号Ｏutp，Ｏutnにおける入力換算ノイズｖｎp，ｖｎnは、それぞれ次式のように表される。
Figure JPOXMLDOC01-appb-M000002
　よって、出力信号Ｏutp，Ｏutnの差分（差動信号）における入力換算ノイズｖｎdiffは、次式のように表される。
Figure JPOXMLDOC01-appb-M000003
　式（５）において、ｇｍ１・Ｒｓ>>１であり、かつＲ１>>Ｒｓである場合には、第１項と第２項が打ち消し合うため、ｖｎdiffを十分に小さくすることができる。
　このようにＣＭＯＳアンプ１２１では、回路で発生する雑音を小さくすることができる。これにより、このＣＭＯＳアンプ１２１を含むバラン１１０においても、雑音を低く抑えることができる。
　図２３は、バラン１１０における雑音指数についてのシミュレーション結果の一例を表すものである。波形Ｗ１は、差動信号（信号Ｓop－信号Ｓon）における雑音指数を示し、波形Ｗ２は、信号Ｓonにおける雑音指数を示す。
　図２３に示したように、信号Ｓrf101の差動信号（波形Ｗ１）では、単相信号（波形Ｗ２）に比べて、低い雑音指数を実現することができる。このことは、差動信号では、信号Ｓopと信号Ｓonとに共通に重畳される雑音が互いに打ち消し合っていることを示している。
　このように、バラン１１０では、ＣＭＯＳアンプ１２１により雑音を打ち消し合うようにしたので、出力信号Ｓrf101における雑音を低く抑えることができる。
　また、バラン１１０は、ＣＭＯＳアンプ１２１を含んで構成されるため、電源電圧ＶＤＤのノイズや、電源電圧ＶＳＳの雑音により影響を受けやすく、これらの電源雑音に起因する雑音が出力信号Ｓrf101に重畳するおそれがある。よって、上述したように、バラン１１０は、他の回路ブロックとは別の電源により電源供給を受けるように構成している。これにより、他の回路ブロックの動作に起因する電源雑音に起因する雑音が出力信号Ｓrf101に現れるおそれを低減することができる。
　また、受信装置２では、バラン１１０において生じる雑音を小さくしたので、回路構成をシンプルにすることができる。すなわち、一般に、受信装置では、受信装置全体における雑音指数を低くするために、受信装置の初段に低雑音増幅回路（ＬＮＡ；Low Noise Amplifier）を設ける。この受信装置２では、バラン１１０が低い雑音で単相信号を差動信号に変換し、次段のＲＦアンプ１１１がその差動信号を増幅するようにしたので、このような低雑音増幅回路を省くことができるため、回路構成をシンプルにすることができる。
（バラン１１０の歪み特性について）
　バラン１１０は、ＣＭＯＳアンプ１２１に加え負荷部１２２を設けることにより、歪み特性を改善することができる。以下に、その詳細を説明する。
　ＣＭＯＳアンプ１２１および負荷部１２２からなるアンプのゲインＧ２は、次式のように表される。
Figure JPOXMLDOC01-appb-M000004
 ここで、ｇｍ２は、上述したように、トランジスタＮ１３０のトランスコンダクタンスｇｍ(N130)とトランジスタＰ１４０のトランスコンダクタンスｇｍ(P140)との和（ｇｍ(N130)＋ｇｍ(P140)）を示す。
　式（６）において、ｇｍ１・Ｒｓ>>１であり、ｇｍ２・Ｒｓ>>１であり、かつＲ１>>Ｒｓである場合には、ゲインＧ２はｇｍ１／ｇｍ２と同程度になる。これにより、トランスコンダクタンスｇｍ１により生じる歪み成分を、トランスコンダクタンスｇｍ２で打ち消すことができる。言い換えれば、ＣＭＯＳアンプ１２１で生じる歪み成分を、負荷部１２２により打ち消すことができる。
　図２４は、バラン１１０の入出力電圧特性についてのシミュレーション結果の一例を表すものである。この図２４は、入力電圧Ｖinが印加されたときの、信号Ｓop，Ｓonの微分特性、および信号Ｓopと信号Ｓonとの差（Ｓop－Ｓon）の微分特性を示している。さらに、図２４は、比較のため、バラン１１０における信号Ｓonに対応するものであって、負荷部１２２を省いた構成における信号ＳonRの微分特性をも示している。
　図２４に示したように、信号Ｓonの微分特性は、比較の為に示した信号SonRの微分特性に比べて、その微分特性が平坦になる入力電圧Ｖinの範囲を広くすることができる。このことは、負荷部１２２をＣＭＯＳアンプ１２１の負荷にすることにより、より平坦な特性を実現できることを意味している。
　これにより、信号Ｓrf101の差動信号（Ｓop－Ｓon）もまた、微分特性が平坦になる入力電圧Ｖinの範囲を広くすることができる。このようにして、バラン１１０では、負荷部１２２設けることにより、入力線形範囲を広くすることができ、これにより歪みを低減することができる。
（信号Ｓopと信号Ｓonの差動性について）
　バラン１１０は、容量アッテネータ１２３を設けることにより、信号Ｓopと信号Ｓonの差動性を改善することができる。以下に、その詳細を説明する。
　バラン１１０が出力する信号Ｓopおよび信号Ｓonは、差動信号Ｓrf101を構成することから、逆位相であるのに加え、同じ振幅であることが望ましい。そこで、バラン１１０では、容量アッテネータ１２３を設け、信号Ｓonの振幅を調整できるようにしている。具体的には、ＣＭＯＳアンプ１２１および負荷部１２２からなるアンプのゲインＧ２を１以上にし、容量アッテネータ１２３での減衰量を含めたバラン１１０全体のゲインを調整することにより信号Ｓonの振幅を所望の値に設計できるようにしている。
　図２４は、この調整を行った場合における特性を示している。図２４に示したように、信号Ｓopと信号Ｓonとでは、微分特性が平坦になる部分における微分値（縦軸の値）がほぼ同じである。これにより、この平坦な範囲（入力線形範囲）において交流電圧が入力された場合には、出力される信号Ｓopの振幅と信号Ｓonの信号がほぼ等しくなる。
　このように、バラン１１０では、容量アッテネータ１２３を設け、信号Ｓonの振幅を調整することができるようにしたので、信号Ｓopと信号Ｓonの振幅をほぼ等しくすることができ、差動性を高めることができる。特に、バラン１１０の諸特性の観点からゲインＧ２を高めたい場合でも、容量アッテネータ１２３によりその分だけ減衰量を大きく設定することにより、差動性を確保することができる。
［効果］
　以上のように本実施の形態では、ＣＭＯＳアンプを用いてバランを構成したので、差動信号における雑音を低減することができる。
　また、本実施の形態では、いわゆるダイオード接続されたＭＯＳトランジスタをＣＭＯＳアンプの負荷として設けたので、歪み特性を改善することができる。
　また、本実施の形態では、容量アッテネータを設けたので、バランの出力信号の差動性を高めることができる。
［変形例２－１］
　上記実施の形態では、ＣＭＯＳアンプ１２１、負荷部１２２、および容量アッテネータ１２３の特性をあらかじめ設計により定めるようにしたが、これに限定されるものではなく、これらの特性を可変に構成してもよい。以下に、本変形例に係るバラン１１０Ｂについて、詳細に説明する。
　図２５は、本変形例に係るバラン１１０Ｂの一構成例を表すものである。バラン１１０Ｂは、ＣＭＯＳアンプ１２１Ｂと、負荷部１２２Ｂと、容量アッテネータ１２３Ｂとを有している。
　ＣＭＯＳアンプ１２１Ｂは、上記実施の形態に係るＣＭＯＳアンプ１２１において、トランジスタＰ１１０を複数設け（この例では３つのトランジスタＰ１１１～Ｐ１１３）、これらを制御信号ＣＴＬ１により選択可能に構成するとともに、同様にトランジスタＮ１２０を複数設け（この例では３つのトランジスタＮ１２１～Ｎ１２３）、これらを制御信号ＣＴＬ２により選択可能に構成したものである。具体的には、ＣＭＯＳアンプ１２１Ｂは、例えば、トランジスタＰ１１１を選択するためのトランジスタＰ１１７を有している。このトランジスタＰ１１７はＰ型のＭＯＳトランジスタであり、ゲートに制御信号ＣＴＬ１が供給され、ドレインがトランジスタＰ１１１のソースに接続され、ソースに電源電圧ＶＤＤが供給されている。そして、制御信号ＣＴＬ１を低レベル電圧にすることにより、トランジスタＰ１１７がオン状態になり、トランジスタＰ１１１が選択されるようになっている。他のトランジスタＰ１１２，Ｐ１１３，Ｎ１２１～Ｎ１２３についても同様である。
　負荷部１２２Ｂは、上記実施の形態に係る負荷部１２２において、トランジスタＮ１３０を複数設け（この例では３つのトランジスタＮ１３１～Ｎ１３３）、これらを制御信号ＣＴＬ３により選択可能に構成するとともに、同様にトランジスタＰ１４０を複数設け（この例では３つのトランジスタＰ１４１～Ｐ１４３）、これらを制御信号ＣＴＬ４により選択可能に構成したものである。具体的には、負荷部１２２Ｂは、例えば、トランジスタＮ１３１を選択するためのトランジスタＰ１３７を有している。このトランジスタＰ１３７はＰ型のＭＯＳトランジスタであり、ゲートに制御信号ＣＴＬ３が供給され、ドレインが抵抗素子Ｒ１３７を介してトランジスタＮ１３１のドレインに接続され、ソースに電源電圧ＶＤＤが供給されている。そして、制御信号ＣＴＬ３を低レベル電圧にすることにより、トランジスタＰ１３７がオン状態になり、トランジスタＮ１３１および抵抗素子Ｒ１３７がＣＭＯＳアンプ１２１Ｂの負荷として選択されるようになっている。他のトランジスタＮ１３２，Ｎ１３３，Ｐ１４１～Ｐ１４３およびＲ１４７～Ｒ１４９についても同様である。
　容量アッテネータ１２３Ｂは、上記実施の形態に係る容量アッテネータ１２３において、容量素子Ｃ１２０を複数設け（この例では３つの容量素子Ｃ１２１～Ｃ１２３）、これらを制御信号ＣＴＬ５により選択可能に構成したものである。具体的には、容量アッテネータ１２３Ｂは、例えば、容量素子Ｃ１２１を選択するためのトランジスタＮ１１７を有している。このトランジスタＮ１１７は、Ｎ型のトランジスタであり、ゲートに制御信号ＣＴＬ５が供給され、ドレインが容量素子Ｃ１２１の他端に接続され、ソースに電源電圧ＶＳＳが供給されている。そして、制御信号ＣＴＬ５を高レベル電圧にすることにより、トランジスタＮ１１７がオン状態になり、容量素子Ｃ１２１が選択されるようになっている。他の容量素子Ｃ１２２，Ｃ１２３についても同様である。
　ここで、トランジスタＰ１１７等は、本開示における「第１のスイッチ」の一具体例に対応し、トランジスタＮ１２７等は、本開示における「第２のスイッチ」の一具体例に対応する。トランジスタＰ１３７等は、本開示における「第３のスイッチ」の一具体例に対応し、トランジスタＮ１４７等は、本開示における「第４のスイッチ」の一具体例に対応する。トランジスタＮ１１７等は、本開示における「第５のスイッチ」の一具体例に対応する。抵抗素子Ｒ１３７等は、本開示における「第２の抵抗素子」の一具体例に対応し、抵抗素子Ｒ１４７等は、本開示における「第３の抵抗素子」の一具体例に対応する。
　バラン１１０Ｂは、このような構成により、制御信号ＣＴＬ１，ＣＴＬ２によりＣＭＯＳアンプ１２１ＢのゲインＧ１を調整することができ、制御信号ＣＴＬ３，ＣＴＬ４により例えば歪み特性を調整することができ、制御信号ＣＴＬ５により差動性を調整することができる。
　なお、本変形例は、図２５に示した構成に限定されるものではなく、例えば、図２１に示したバラン１１０において、ＣＭＯＳアンプ１２１だけをＣＭＯＳアンプ１２１Ｂ（図２５）に置き換えてもよいし、負荷部１２２だけを負荷部１２２Ｂ（図２５）に置き換えてもよいし、容量アッテネータ１２３だけを容量アッテネータ１２３Ｂ（図２５）に置き換えてもよい。また、負荷部１２２Ｂでは、抵抗素子Ｒ１３７～Ｒ１３９およびＲ１４７～Ｒ１４９を設けたが、これに限定されるものではなく、図２６に示したように、この抵抗素子Ｒ１３７等を省き、例えばトランジスタＮ１３１のドレインとトランジスタＰ１３７のドレインとを直接接続してもよい。また、ＣＭＯＳアンプ１２１Ｂにおいて、図２７に示したように、複数のトランジスタＮ１２０（３つのトランジスタＮ１２１～Ｎ１２３）のみを選択可能に構成してもよいし、複数のトランジスタＰ１１０（３つのトランジスタＰ１１１～Ｐ１１３）のみを選択可能に構成してもよい。
［変形例２－２］
　上記実施の形態では、バラン１１０は、その他の回路ブロックとは別の電源により電源供給されるものとしたが、より具体的には、例えば、図２８に示したようにバラン１１０に電源を供給するための電源回路１１８Ｅを備えてもよい。
［変形例２－３］
　また、上記実施の形態では、受信装置２は常に受信動作を行うように構成したが、これに限定されるものではなく、例えば、無信号状態では受信動作を止め、間欠的に受信動作を行うようにしてもよい。以下に詳細に説明する。
　図２９は、本変形例に係る受信装置２Ｆの一構成例を表すものである。受信装置２Ｆは、タイマ回路１１９と、局部発振部１１２Ｆと、電源回路１１８Ｆとを備えている。タイマ回路１１９は、受信装置２Ｆのコントローラ（図示せず）から供給された制御信号Ｃｐに基づいて、受信装置２Ｆの間欠動作を制御するための制御信号Ｃｐ１を生成するものである。この制御信号Ｃｐは、無信号状態において高レベルになる論理信号である。局部発振部１１２Ｆは、制御信号Ｃｐ１に基づいて、信号Ｓloを生成し、あるいはその生成を停止するものである。電源回路１１８Ｆは、制御信号Ｃｐ１に基づいて、バラン１１０への電源供給を行うものである。
　図３０は、受信装置２Ｆのタイミング波形図を表すものであり、（Ａ）は信号Ｓrfを示し、（Ｂ）は制御信号Ｃｐの波形を示し、（Ｃ）はタイマ回路１１９の内部クロック信号Ｃlkの波形を示し、（Ｄ）は制御信号Ｃｐ１の波形を示す。
　まず、タイミングｔ０において、アンテナ９からの信号Ｓrfの供給が停止し、無信号状態になる（図３０（Ａ））。受信装置２Ｆのコントローラは、復調回路１１６の復調結果に基づいて、この無信号状態を検出し、タイミングｔ１において、制御信号Ｃｐを低レベルから高レベルに変化させる（図３０（Ｂ））。タイマ回路１１９は、制御信号Ｃｐが高レベルである期間（タイミングｔ１～ｔ２の期間）において、内部クロック信号Ｃlkを制御信号Ｃｐ１として出力する（図３０（Ｃ），（Ｄ））。局部発振部１１２Ｆは、この制御信号Ｃｐ１が高レベルである期間において信号Ｓloを生成し、低レベルである期間において信号Ｓloの生成を停止する。電源回路１１８Ｆは、制御信号Ｃｐ１が高レベルである期間においてバラン１１０に対して電源供給を行い、低レベルである期間においてバラン１１０への電源供給を停止する。これにより、受信装置２Ｆは、間欠的に受信動作を行う。
　そして、タイミングｔ２において、アンテナ９からの信号Ｓrfの供給が再開した後、受信装置２Ｆは、制御信号Ｃｐ１が高レベルとなる期間（タイミングｔ３～ｔ４の期間）において、この信号Ｓrfに基づいて受信動作を行う。受信装置２Ｆのコントローラは、復調回路１１６の復調結果に基づいて、この信号Ｓrfの供給が再開したことを検出し、タイミングｔ４において制御信号Ｃｐを高レベルから低レベルに変化させる。
　このように、無信号状態において間欠的に受信動作を行うことにより、受信装置２Ｆの消費電力を低減することができる。
［変形例２－４］
　上記実施の形態では、バラン１１０を無線通信の受信装置に適用したが、これに限定されるものではなく、これに代えて、例えば、図３１に示したように、光ファイバなどを用いた有線通信における受信装置７に適用してもよい。受信装置７は、フォトディテクタ７０と、ＴＩＡ（Trans Impedance Amplifier）７１と、単相差動変換回路７２と、アンプ７３と、ＣＤＲ（Clock and Data Recovery）７４と、処理部７５とを有している。フォトディテクタ７０は、光ファイバなどにより供給された光信号検出し、電流信号に変換するものである。ＴＩＡ７１は、電流信号を電圧信号に変換するものである。単相差動変換回路７２は、ＴＩＡ７１から供給された単相の電圧信号を差動信号に変換するものであり、例えば上記実施の形態におけるバラン７０が適用可能である。アンプ７３は、供給された電圧信号を増幅するものである。ＣＤＲ７４は、アンプ７３により増幅された電圧信号に基づいてクロック信号を生成するするとともにデータ信号を生成するものである。処理部７５は、ＣＤＲ７４から供給されたクロック信号およびデータ信号に基づいて所定の処理を行うものである。
［変形例２－５］
　上記実施の形態では、バラン１１０を受信装置に適用したが、これに限定されるものではなく、これに代えて、例えば送信装置に適用してもよい。
＜３．第３の実施の形態＞
　次に、第３の実施の形態に係る受信装置３について説明する。本実施の形態は、第１の実施の形態に係る減衰器２０（ＲＦスイッチ３０）、および第２の実施の形態に係るバラン１１０の両方を用いて受信装置を構成したものである。
　図３２は、第３の実施の形態に係る受信装置３の一構成例を表すものである。受信装置３は、減衰器２０と、駆動部１１と、バラン１１０と、ＲＦアンプ１１１とを備えている。すなわち、受信装置３は、第１の実施の形態に係る受信装置１（図１）において、低雑音増幅回路１２を、第２の実施の形態に係るバラン１１０およびＲＦアンプ１１１（図２０）に置き換えたものである。
　このように、本実施の形態では、第１の実施の形態に係る減衰器と、第２の実施の形態に係るバランを組み合わせたので、これらの各実施の形態と同様の効果を得ることができる。
［変形例３－１］
　上記実施の形態では、第１の実施の形態に係る減衰器２０（ＲＦスイッチ３０）と上記第２の実施の形態に係るバラン１１０を組み合わせたが、これに限定されるものではなく、これに代えて、例えば、この構成に、上記第１の実施の形態の変形例１－１～１－５を適用してもよいし、上記第２の実施の形態の変形例２－１～２－５を適用してもよい。
＜４．適用例＞
　次に、上記実施の形態および変形例で説明した受信装置の適用例について説明する。
　図３３は、上記実施の形態等の受信装置が適用される携帯電話機の外観を表すものである。この携帯電話機は、例えば、上側筐体７１０と下側筐体７２０とを連結部（ヒンジ部）７３０で連結したものであり、ディスプレイ７４０、サブディスプレイ７５０、ピクチャーライト７６０およびカメラ７７０を有している。この携帯電話機は、上記実施の形態等に係る受信装置を搭載している。
　上記実施の形態等の受信装置は、このような携帯電話機の他、通信機能を有するノート型パーソナルコンピュータ、携帯型ゲーム機、デジタルカメラなどのあらゆる分野の電子機器に適用することが可能である。言い換えると、上記実施の形態等の受信装置は、通信機能を有するあらゆる分野の電子機器に適用することが可能である。
　なお、本技術は以下のような構成とすることができる。
（１）入力端子に接続されたゲートと、第１の電圧源に接続されるソースと、出力ノードに接続されたドレインとを有する第１導電型の１または複数の第１のトランジスタと、
　前記入力端子に接続されたゲートと、第２の電圧源に接続されるソースと、前記出力ノードに接続されたドレインとを有する第２導電型の１または複数の第２のトランジスタと、
　前記入力端子に接続された第１の出力端子と、
　前記出力ノードに直接または間接的に挿入接続された第２の出力端子と
　を備えた単相差動変換回路。
（２）前記第１の電圧源に接続されるゲートと、前記出力ノードに接続されるソースとを有する、前記第２導電型の１または複数の第３のトランジスタと、
　前記第２の電圧源に接続されるゲートと、前記出力ノードに接続されるソースとを有する、前記第１導電型の１または複数の第４のトランジスタと
　をさらに備えた
　前記（１）に記載の単相差動変換回路。
（３）前記１または複数の第１のトランジスタのトランスコンダクタンスと、前記１または複数の第２のトランジスタのトランスコンダクタンスの和は、前記１または複数の第３のトランジスタのトランスコンダクタンスと、前記１または複数の第４のトランスコンダクタンスとの和よりも大きい
　前記（２）に記載の単相差動変換回路。
（４）前記第１から第４のトランジスタのチャネル長は互いに等しく、
　前記１または複数の第１のトランジスタのチャネル幅は、前記１または複数の第４のトランジスタのチャネル幅よりも大きく、
　前記１または複数の第２のトランジスタのチャネル幅は、前記１または複数の第３のトランジスタのチャネル幅よりも大きい
　前記（２）または（３）に記載の単相差動変換回路。
（５）前記１または複数の第３のトランジスタのそれぞれは、前記第１の電圧源に接続されるドレインをさらに有し、
　前記１または複数の第４のトランジスタのそれぞれは、前記第２の電圧源に接続されるドレインをさらに有する
　前記（２）から（４）のいずれかに記載の単相差動変換回路。
（６）前記１または複数の第３のトランジスタと対応して設けられ、それぞれが、第１の端子と、前記第１の電圧源に接続される第２の端子とを有する１または複数の第２の抵抗素子と、
　前記１または複数の第４のトランジスタと対応して設けられ、それぞれが、第１の端子と、前記第２の電圧源に接続される第２の端子とを有する１または複数の第３の抵抗素子と
　をさらに備え、
　前記１または複数の第３のトランジスタのそれぞれは、対応する前記第２の抵抗素子の前記第１の端子と接続されたドレインをさらに有し、
　前記１または複数の第４のトランジスタのそれぞれは、対応する前記第３の抵抗素子の前記第１の端子と接続されたドレインをさらに有する
　前記（２）から（４）のいずれかに記載の単相差動変換回路。
（７）前記出力ノードと前記第２の出力端子との間に挿入接続された減衰部をさらに備えた
　前記（１）から（６）のいずれかに記載の単相差動変換回路。
（８）前記減衰部は、
　前記出力ノードに接続された第１の端子と、前記第２の出力端子に接続された第２の端子とを有する第１の容量素子と、
　前記第２の出力端子に接続された第１の端子と、前記第２の電圧源に接続される第２の端子とを有する１または複数の第２の容量素子と
　を含む
　前記（７）に記載の単相差動変換回路。
（９）前記１または複数の第１のトランジスタと対応して設けられ、それぞれが、前記第１の電圧源に接続された第１の端子と、対応する前記第１のトランジスタのソースと接続された第２の端子とを有する１または複数の第１のスイッチと、
　前記１または複数の第２のトランジスタと対応して設けられ、それぞれが、前記第２の電圧源に接続された第１の端子と、対応する前記第２のトランジスタのソースと接続された第２の端子とを有する１または複数の第２のスイッチと
　をさらに備えた
　前記（１）から（８）のいずれかに記載の単相差動変換回路。
（１０）前記１または複数の第３のトランジスタと対応して設けられ、それぞれが、前記第１の電圧源に接続された第１の端子と、対応する前記第３のトランジスタのドレインに接続された第２の端子とを有する１または複数の第３のスイッチと、
　前記１または複数の第４のトランジスタと対応して設けられ、それぞれが、前記第２の電圧源に接続された第１の端子と、対応する前記第４のトランジスタのドレインに接続された第２の端子とを有する１または複数の第４のスイッチと
　をさらに備えた
　前記（５）に記載の単相差動変換回路。
（１１）前記１または複数の第２の抵抗素子と対応して設けられ、それぞれが、前記第１の電圧源に接続された第１の端子と、対応する前記第２の抵抗素子の前記第２の端子に接続された第２の端子とを有する１または複数の第３のスイッチと、
　前記１または複数の第３の抵抗素子と対応して設けられ、それぞれが、前記第２の電圧源に接続された第１の端子と、対応する前記第３の抵抗素子の前記第２の端子に接続された第２の端子とを有する１または複数の第４のスイッチと
　をさらに備えた
　前記（６）に記載の単相差動変換回路。
（１２）前記１または複数の第２の容量素子と対応して設けられ、それぞれが、前記第２の電圧源に接続された第１の端子と、対応する前記第２の容量素子の前記第２の端子に接続された第２の端子とを有する１または複数の第５のスイッチと
　を備えた
　前記（８）に記載の単相差動変換回路。
（１３）入力端子に接続されたゲートと、第１の電圧源に接続されるソースと、出力ノードに接続されたドレインとを有する第１導電型の１または複数の第１のトランジスタと、
　前記入力端子に接続されたゲートと、第２の電圧源に接続されるソースと、前記出力ノードに接続されたドレインとを有する第２導電型の１または複数の第２のトランジスタと、
　前記入力端子と前記出力ノードとの間に挿入接続された第１の抵抗素子と、
　前記入力端子に接続された第１の出力端子と、
　前記出力ノードに直接または間接的に接続された第２の出力端子と
　を備えたバラン。
（１４）制御端子を有する１または複数のスイッチングトランジスタと、
　前記制御端子のそれぞれに接続された非線形回路と
　を備えたスイッチ。
（１５）前記１または複数のスイッチングトランジスタはＮ型の第５のトランジスタを含み、
　前記第５のトランジスタの制御端子に接続された非線形回路のインピーダンスは、その制御端子の電圧が高いほど低い
　前記（１４）に記載のスイッチ。
（１６）前記１または複数のスイッチングトランジスタはＰ型の第６のトランジスタを含み、
　前記第６のトランジスタの制御端子に接続された非線形回路のインピーダンスは、その制御端子の電圧が低いほど高い
　前記（１４）または（１５）に記載のスイッチ。
（１７）前記非線形回路は第７のトランジスタを含む
　前記（１４）から（１６）のいずれかに記載のスイッチ。
（１８）前記第７のトランジスタは、ゲートと、ドレインと、ソースとを有し、
　ドレインおよびソースのうちの一方と、ゲートとが互いに接続されている
　前記（１７）に記載のスイッチ。
（１９）前記第７のトランジスタはＰ型のトランジスタであり、
　前記制御端子は、前記第７のトランジスタのドレインおよびソースのうちの他方と接続されている
　前記（１８）に記載のスイッチ。
（２０）前記第７のトランジスタはＮ型のトランジスタであり、
　前記制御端子は、前記第７のトランジスタのドレインおよびソースのうちの一方と接続されている
　前記（１８）に記載のスイッチ。
（２１）各スイッチングトランジスタは、前記第７のトランジスタのドレインおよびソースのうち、前記制御端子と接続されていない端子に印加された電圧に基づいてオンオフする
　前記（１９）または（２０）に記載のスイッチ。
（２２）前記制御端子は前記スイッチングトランジスタのゲートである
　前記（１４）から（２１）のいずれかに記載のスイッチ。
（２３）前記制御端子は前記スイッチングトランジスタのバックゲートである
　前記（１４）から（２１）のいずれかに記載のスイッチ。
（２４）前記非線形回路はダイオードを含む
　前記（１４）から（１６）のいずれかに記載のスイッチ。
（２５）前記非線形回路は、前記制御端子における電圧に基づいて抵抗値が変化する可変抵抗回路を含む
　前記（１４）から（１６）のいずれかに記載のスイッチ。
（２６）単相差動変換回路と、
　前記単相差動変換回路により生成された差動信号に基づいて所定の処理を行う処理回路と
　を備え、
　前記単相差動変換回路は、
　入力端子に接続されたゲートと、第１の電圧源に接続されるソースと、出力ノードに接続されたドレインとを有する第１導電型の１または複数の第１のトランジスタと、
　前記入力端子に接続されたゲートと、第２の電圧源に接続されるソースと、前記出力ノードに接続されたドレインとを有する第２導電型の１または複数の第２のトランジスタと、
　前記入力端子と前記出力ノードとの間に挿入接続された第１の抵抗素子と、
　前記入力端子に接続された第１の出力端子と、
　前記出力ノードに直接または間接的に挿入接続された第２の出力端子と
　を有する
　通信装置。
（２７）前記単相差動変換回路と前記処理回路とは、互いに異なる電源に接続されている
　前記（２６）に記載の通信装置。
（２８）前記単相差動変換回路に接続された電源回路を備えた
　前記（２７）に記載の通信装置。
（２９）前記通信装置は受信装置であり、
　前記入力端子はアンテナと接続されている
　前記（２６）から（２８）のいずれかに記載の通信装置。
（３０）前記通信装置は受信装置であり、
　前記処理回路は、無信号状態では、前記受信装置が間欠的に信号を受信するように、前記単相差動変換回路を制御する
　前記（２６）から（２９）のいずれかに記載の通信装置。
（３１）１または複数のスイッチと、
　前記１または複数のスイッチを制御する制御部と
　を備え、
　前記スイッチは、
　制御端子を有する１または複数のスイッチングトランジスタと、
　前記制御端子のそれぞれに接続された非線形回路と
　を有する
　通信装置。
（３２）複数のスイッチを備え、
　各スイッチは、第１の端子および第２の端子を有し、
　前記第１の端子または第２の端子が互いに接続されている
　前記（３１）に記載の通信装置。
（３３）単相信号の経路を切り換えるスイッチ部と、
　前記スイッチ部から供給された単相信号を差動信号に変換する単相差動変換回路と
　を備え、
　前記スイッチ部は、
　１または複数のスイッチと、
　前記１または複数のスイッチを制御する制御部と
　を有し、
　前記スイッチは、
　制御端子を有する１または複数のスイッチングトランジスタと、
　前記制御端子のそれぞれに接続された非線形回路と
　を含み、
　前記単相差動変換回路は、
　入力端子に接続されたゲートと、第１の電圧源に接続されるソースと、出力ノードに接続されたドレインとを有する第１導電型の１または複数の第１のトランジスタと、
　前記入力端子に接続されたゲートと、第２の電圧源に接続されるソースと、前記出力ノードに接続されたドレインとを有する第２導電型の１または複数の第２のトランジスタと、
　前記入力端子と前記出力ノードとの間に挿入接続された第１の抵抗素子と、
　前記入力端子に接続された第１の出力端子と、
　前記出力ノードに直接または間接的に接続された第２の出力端子と
　を有する
　通信装置。
　本出願は、日本国特許庁において２０１２年５月２８日に出願された日本特許出願番号２０１２－１２０９３９号、および日本特許出願番号２０１２－１２０９４０号を基礎として優先権を主張するものであり、この出願のすべての内容を参照によって本出願に援用する。
　当業者であれば、設計上の要件や他の要因に応じて、種々の修正、コンビネーション、サブコンビネーション、および変更を想到し得るが、それらは添付の請求の範囲やその均等物の範囲に含まれるものであることが理解される。

Claims (33)

  1. 　入力端子に接続されたゲートと、第１の電圧源に接続されるソースと、出力ノードに接続されたドレインとを有する第１導電型の１または複数の第１のトランジスタと、
    　前記入力端子に接続されたゲートと、第２の電圧源に接続されるソースと、前記出力ノードに接続されたドレインとを有する第２導電型の１または複数の第２のトランジスタと、
    　前記入力端子と前記出力ノードとの間に挿入接続された第１の抵抗素子と、
    　前記入力端子に接続された第１の出力端子と、
    　前記出力ノードに直接または間接的に接続された第２の出力端子と
    　を備えた単相差動変換回路。
  2. 　前記第１の電圧源に接続されるゲートと、前記出力ノードに接続されるソースとを有する、前記第２導電型の１または複数の第３のトランジスタと、
    　前記第２の電圧源に接続されるゲートと、前記出力ノードに接続されるソースとを有する、前記第１導電型の１または複数の第４のトランジスタと
    　をさらに備えた
    　請求項１に記載の単相差動変換回路。
  3. 　前記１または複数の第１のトランジスタのトランスコンダクタンスと、前記１または複数の第２のトランジスタのトランスコンダクタンスの和は、前記１または複数の第３のトランジスタのトランスコンダクタンスと、前記１または複数の第４のトランスコンダクタンスとの和よりも大きい
    　請求項２に記載の単相差動変換回路。
  4. 　前記第１から第４のトランジスタのチャネル長は互いに等しく、
    　前記１または複数の第１のトランジスタのチャネル幅は、前記１または複数の第４のトランジスタのチャネル幅よりも大きく、
    　前記１または複数の第２のトランジスタのチャネル幅は、前記１または複数の第３のトランジスタのチャネル幅よりも大きい
    　請求項２に記載の単相差動変換回路。
  5. 　前記１または複数の第３のトランジスタのそれぞれは、前記第１の電圧源に接続されるドレインをさらに有し、
    　前記１または複数の第４のトランジスタのそれぞれは、前記第２の電圧源に接続されるドレインをさらに有する
    　請求項２に記載の単相差動変換回路。
  6. 　前記１または複数の第３のトランジスタと対応して設けられ、それぞれが、第１の端子と、前記第１の電圧源に接続される第２の端子とを有する１または複数の第２の抵抗素子と、
    　前記１または複数の第４のトランジスタと対応して設けられ、それぞれが、第１の端子と、前記第２の電圧源に接続される第２の端子とを有する１または複数の第３の抵抗素子と
    　をさらに備え、
    　前記１または複数の第３のトランジスタのそれぞれは、対応する前記第２の抵抗素子の前記第１の端子と接続されたドレインをさらに有し、
    　前記１または複数の第４のトランジスタのそれぞれは、対応する前記第３の抵抗素子の前記第１の端子と接続されたドレインをさらに有する
    　請求項２に記載の単相差動変換回路。
  7. 　前記出力ノードと前記第２の出力端子との間に挿入接続された減衰部をさらに備えた
    　請求項１に記載の単相差動変換回路。
  8. 　前記減衰部は、
    　前記出力ノードに接続された第１の端子と、前記第２の出力端子に接続された第２の端子とを有する第１の容量素子と、
    　前記第２の出力端子に接続された第１の端子と、前記第２の電圧源に接続される第２の端子とを有する１または複数の第２の容量素子と
    　を含む
    　請求項７に記載の単相差動変換回路。
  9. 　前記１または複数の第１のトランジスタと対応して設けられ、それぞれが、前記第１の電圧源に接続された第１の端子と、対応する前記第１のトランジスタのソースと接続された第２の端子とを有する１または複数の第１のスイッチと、
    　前記１または複数の第２のトランジスタと対応して設けられ、それぞれが、前記第２の電圧源に接続された第１の端子と、対応する前記第２のトランジスタのソースと接続された第２の端子とを有する１または複数の第２のスイッチと
    　をさらに備えた
    　請求項１に記載の単相差動変換回路。
  10. 　前記１または複数の第３のトランジスタと対応して設けられ、それぞれが、前記第１の電圧源に接続された第１の端子と、対応する前記第３のトランジスタのドレインに接続された第２の端子とを有する１または複数の第３のスイッチと、
    　前記１または複数の第４のトランジスタと対応して設けられ、それぞれが、前記第２の電圧源に接続された第１の端子と、対応する前記第４のトランジスタのドレインに接続された第２の端子とを有する１または複数の第４のスイッチと
    　をさらに備えた
    　請求項５に記載の単相差動変換回路。
  11. 　前記１または複数の第２の抵抗素子と対応して設けられ、それぞれが、前記第１の電圧源に接続された第１の端子と、対応する前記第２の抵抗素子の前記第２の端子に接続された第２の端子とを有する１または複数の第３のスイッチと、
    　前記１または複数の第３の抵抗素子と対応して設けられ、それぞれが、前記第２の電圧源に接続された第１の端子と、対応する前記第３の抵抗素子の前記第２の端子に接続された第２の端子とを有する１または複数の第４のスイッチと
    　をさらに備えた
    　請求項６に記載の単相差動変換回路。
  12. 　前記１または複数の第２の容量素子と対応して設けられ、それぞれが、前記第２の電圧源に接続された第１の端子と、対応する前記第２の容量素子の前記第２の端子に接続された第２の端子とを有する１または複数の第５のスイッチと
    　を備えた
    　請求項８に記載の単相差動変換回路。
  13. 　入力端子に接続されたゲートと、第１の電圧源に接続されるソースと、出力ノードに接続されたドレインとを有する第１導電型の１または複数の第１のトランジスタと、
    　前記入力端子に接続されたゲートと、第２の電圧源に接続されるソースと、前記出力ノードに接続されたドレインとを有する第２導電型の１または複数の第２のトランジスタと、
    　前記入力端子と前記出力ノードとの間に挿入接続された第１の抵抗素子と、
    　前記入力端子に接続された第１の出力端子と、
    　前記出力ノードに直接または間接的に接続された第２の出力端子と
    　を備えたバラン。
  14. 　制御端子を有する１または複数のスイッチングトランジスタと、
    　前記制御端子のそれぞれに接続された非線形回路と
    　を備えたスイッチ。
  15. 　前記１または複数のスイッチングトランジスタはＮ型の第５のトランジスタを含み、
    　前記第５のトランジスタの制御端子に接続された非線形回路のインピーダンスは、その制御端子の電圧が高いほど低い
    　請求項１４に記載のスイッチ。
  16. 　前記１または複数のスイッチングトランジスタはＰ型の第６のトランジスタを含み、
    　前記第６のトランジスタの制御端子に接続された非線形回路のインピーダンスは、その制御端子の電圧が低いほど高い
    　請求項１４に記載のスイッチ。
  17. 　前記非線形回路は第７のトランジスタを含む
    　請求項１４に記載のスイッチ。
  18. 　前記第７のトランジスタは、ゲートと、ドレインと、ソースとを有し、
    　ドレインおよびソースのうちの一方と、ゲートとが互いに接続されている
    　請求項１７に記載のスイッチ。
  19. 　前記第７のトランジスタはＰ型のトランジスタであり、
    　前記制御端子は、前記第７のトランジスタのドレインおよびソースのうちの他方と接続されている
    　請求項１８に記載のスイッチ。
  20. 　前記第７のトランジスタはＮ型のトランジスタであり、
    　前記制御端子は、前記第７のトランジスタのドレインおよびソースのうちの一方と接続されている
    　請求項１８に記載のスイッチ。
  21. 　各スイッチングトランジスタは、前記第７のトランジスタのドレインおよびソースのうち、前記制御端子と接続されていない端子に印加された電圧に基づいてオンオフする
    　請求項１９に記載のスイッチ。
  22. 　前記制御端子は前記スイッチングトランジスタのゲートである
    　請求項１４に記載のスイッチ。
  23. 　前記制御端子は前記スイッチングトランジスタのバックゲートである
    　請求項１４に記載のスイッチ。
  24. 　前記非線形回路はダイオードを含む
    　請求項１４に記載のスイッチ。
  25. 　前記非線形回路は、前記制御端子における電圧に基づいて抵抗値が変化する可変抵抗回路を含む
    　請求項１４に記載のスイッチ。
  26. 　単相差動変換回路と、
    　前記単相差動変換回路により生成された差動信号に基づいて所定の処理を行う処理回路と
    　を備え、
    　前記単相差動変換回路は、
    　入力端子に接続されたゲートと、第１の電圧源に接続されるソースと、出力ノードに接続されたドレインとを有する第１導電型の１または複数の第１のトランジスタと、
    　前記入力端子に接続されたゲートと、第２の電圧源に接続されるソースと、前記出力ノードに接続されたドレインとを有する第２導電型の１または複数の第２のトランジスタと、
    　前記入力端子と前記出力ノードとの間に挿入接続された第１の抵抗素子と、
    　前記入力端子に接続された第１の出力端子と、
    　前記出力ノードに直接または間接的に挿入接続された第２の出力端子と
    　を有する
    　通信装置。
  27. 　前記単相差動変換回路と前記処理回路とは、互いに異なる電源に接続されている
    　請求項２６に記載の通信装置。
  28. 　前記単相差動変換回路に接続された電源回路を備えた
    　請求項２７に記載の通信装置。
  29. 　前記通信装置は受信装置であり、
    　前記入力端子はアンテナと接続されている
    　請求項２６に記載の通信装置。
  30. 　前記通信装置は受信装置であり、
    　前記処理回路は、無信号状態では、前記受信装置が間欠的に信号を受信するように、前記単相差動変換回路を制御する
    　請求項２６に記載の通信装置。
  31. 　１または複数のスイッチと、
    　前記１または複数のスイッチを制御する制御部と
    　を備え、
    　前記スイッチは、
    　制御端子を有する１または複数のスイッチングトランジスタと、
    　前記制御端子のそれぞれに接続された非線形回路と
    　を有する
    　通信装置。
  32. 　複数のスイッチを備え、
    　各スイッチは、第１の端子および第２の端子を有し、
    　前記第１の端子または前記第２の端子が互いに接続されている
    　請求項３１に記載の通信装置。
  33. 　単相信号の経路を切り換えるスイッチ部と、
    　前記スイッチ部から供給された単相信号を差動信号に変換する単相差動変換回路と
    　を備え、
    　前記スイッチ部は、
    　１または複数のスイッチと、
    　前記１または複数のスイッチを制御する制御部と
    　を有し、
    　前記スイッチは、
    　制御端子を有する１または複数のスイッチングトランジスタと、
    　前記制御端子のそれぞれに接続された非線形回路と
    　を含み、
    　前記単相差動変換回路は、
    　入力端子に接続されたゲートと、第１の電圧源に接続されるソースと、出力ノードに接続されたドレインとを有する第１導電型の１または複数の第１のトランジスタと、
    　前記入力端子に接続されたゲートと、第２の電圧源に接続されるソースと、前記出力ノードに接続されたドレインとを有する第２導電型の１または複数の第２のトランジスタと、
    　前記入力端子と前記出力ノードとの間に挿入接続された第１の抵抗素子と、
    　前記入力端子に接続された第１の出力端子と、
    　前記出力ノードに直接または間接的に接続された第２の出力端子と
    　を有する
    　通信装置。
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