JP3841652B2 - 増幅回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は増幅回路に関し、特に基本アンプとそのバイアス回路で構成された増幅回路に関するものである。
近年、MOS半導体集積回路技術の発達はめざましく、集積度の向上及び高性能化が進んでおり、この技術は、高性能ディジタル集積回路と同様に、高性能アナログ集積回路に適用されている。例えば、MOS半導体集積回路技術によるアナログ・ディジタル混成集積回路は、１チップ上にディジタル回路とアナログ回路をCMOSプロセスで実現可能であり、経済的に有利である。
【０００２】
CMOS半導体集積回路技術を高性能アナログ集積回路に適用するためには、MOSトランジスタを用いた高性能アナログ増幅回路を実現することが重要である。
【０００３】
【従来の技術】
図18は、従来のトランスインピーダンス型増幅回路100の構成例を示している。この増幅回路100は、３段の基本アンプ（以後、単にアンプと称することがある。）11〜13を縦続接続した反転増幅回路10と、反転増幅回路10の入力端子INと出力端子OUTとの間を接続した帰還抵抗RF(以後、符号RFで抵抗RFの抵抗値を示すことがある。）とで構成されている。
【０００４】
アンプ11〜13は、それぞれ、ソース接地のMOSトランジスタM11，M21，M31と、これらのMOSトランジスタM11，M21，M31のドレインに直列接続された負荷抵抗R1，R2，R3で構成されている。
増幅回路100のバイアス電圧は、入力端子INに信号が入力されていないとき、MOSトランジスタM11のゲートに電流が流れないため、帰還抵抗RFに電圧降下が発生せず出力端子OUTのバイアス電圧V0と同じになる。
【０００５】
なお、同図に示した反転増幅回路10は、３個の基本アンプで構成されているが、一般的に奇数個の、基本アンプで構成される。
アンプ11のオープン利得A1は、次式(1)で表すことができる。
【０００６】
【数１】
【０００７】
ここで、gm1は、MOSトランジスタM11の伝達コンダクタンスであり、次式(2)で表すことができる。
【０００８】
【数２】
【０００９】
ここで、μN，COX，W11，L11，I1は、それぞれ、MOSトランジスタM11の電子移動度、ゲート酸化膜容量、チャネル幅、チャネル長、基準電流である。
同様に、各アンプ12，13の利得A2，A3と、各MOSトランジスタM21，M31の伝達コンダクタンスgm2，gm3は、それぞれ、式(3)〜(6)で表すことができる。
【００１０】
【数３】
【００１１】
【数４】
【００１２】
【数５】
【００１３】
【数６】
【００１４】
ここで、W21，L21，I2、及びW31，L31，I3は、それぞれ、MOSトランジスタM21，M31のチャネル幅、チャネル長、基準電流である。
反転増幅回路10のオープン利得Aは、次式(7)で表すことができる。
【００１５】
【数７】
【００１６】
伝達コンダクタンスgm1〜gm3がプロセス変動条件や温度により変動し、また、負荷抵抗R1〜R3も伝達コンダクタンスと独立して変動するため、アンプ11〜13の利得A1，A2，A3は、大きく変動する。
例えば、MOSトランジスタM21，M31と負荷抵抗R2，R3が、それぞれ、MOSトランジスタM11、負荷抵抗R1と同じである場合、反転増幅回路10のオープン利得Aは、次式(8)で表すことができる。
【００１７】
【数８】
【００１８】
従って、この場合、反転増幅回路10のオープン利得Aの変動は、利得A1の変動の３乗で変動することになる。
【００１９】
【発明が解決しようとする課題】
図19は、図18に示した増幅回路100を用いた一般的な光受信器用前置増幅回路の構成例を示している。この前置増幅回路は、増幅回路100と、この増幅回路100の入力端子INに接続されたフォトダイオードPD及び入力容量CINとで構成されている。なお、入力容量CINには、フォトダイオードPDの接合容量及び反転増幅回路10の入力容量が含まれているものとする。
【００２０】
前置増幅回路では、帯域が広すぎると雑音が増大し、狭いと波形劣化に起因する符号間干渉が発生するために、最適な帯域を決定する遮断周波数の許容範囲が非常に狭い。一般的には、遮断周波数の最適な範囲は、伝送レートBの0.6〜1.0倍とされている。
【００２１】
以下に、前置増幅回路のクローズ帯域を求める。入力端子INから入力されたフォトダイオードPDからの微弱電流信号IINは、それぞれ、入力容量CIN及び帰還抵抗RFに電流IC及び電流IRで分流する。従って、前置増幅回路の回路方程式は、次式(9)〜(12)で示される。
【００２２】
【数９】
【００２３】
【数１０】
【００２４】
【数１１】
【００２５】
【数１２】
【００２６】
ここで、f，V0は、それぞれ、周波数及び上述したバイアス電圧である。
式(9)〜(12)から、IC，IR，VINを消去して、入力電流IINと出力電圧VOUTの関係を求めると次式(13)が成立する。
【００２７】
【数１３】
【００２８】
反転増幅回路10のオープン利得A＞＞１である場合、式(13)の分母の1が無視できる。従って、トランスインピーダンスZTは、式(13)を電流IINで微分した次式(14)になり、周波数f=0のときのトランスインピーダンスZT0は式(15)になり、帯域f-3dBは、（｜ZT｜/｜ZT0｜）2＝１/２から式(16)になる。
【００２９】
【数１４】
【００３０】
【数１５】
【００３１】
【数１６】
【００３２】
式(16)は、オープン利得A＞＞１である場合、前置増幅回路のクローズ帯域が、反転増幅回路10のオープン利得A、入力容量CINと帰還抵抗RFのみで決まることを示している。この内の入力容量CINと帰還抵抗RFは十分安定した値が設計できるのに対し、上述したように、MOSトランジスタのアンプにおけるオープン利得Aの変動が大きいため、前置増幅回路の帯域を、伝送レートBの0.6〜1.0倍の最適帯域に収めることは困難である。
【００３３】
従って本発明は、基本アンプとそのバイアス回路で構成された増幅回路において、プロセス条件の変動や温度変動に対して安定した利得Aを有する増幅回路を実現することを課題とする。
【００３４】
【課題を解決するための手段】
上述したように増幅回路の利得の変動は、基板上に生成したトランジスタの伝達コンダクタンス及び負荷抵抗値がプロセス変動条件や温度により変動することに起因する。従って、式(2)で示したプロセスにより変動する電子移動度μN、ゲート酸化膜容量COX等を相殺した形で基本アンプ及びバイアス回路を構成することができれば上記の課題は解決できる。
【００３５】
そこで、図１の本発明の原理(1)に示すように、本発明の増幅回路は、駆動トランジスタM11及び該駆動トランジスタM11で駆動される負荷トランジスタM12を有する基本アンプ11と、ゲート・ドレイン短絡の駆動側対応バイアストランジスタM01と、該負荷トランジスタM12のバイアス電圧をドレインから出力するゲート・ドレイン短絡の負荷側対応バイアストランジスタM02と、該駆動側対応バイアストランジスタM01及び該負荷側対応バイアストランジスタM02を定電流I1でバイアスする基準電流源IREF1との直列回路で構成された基本バイアス回路21と、で構成し、該駆動トランジスタ M11 及び該駆動側対応バイアストランジスタ M01 のチャネル長が互いに等しく、該負荷トランジスタ M12 及び該負荷側対応バイアストランジスタ M02 のチャネル長が互いに等しく、該駆動トランジスタ M11 と該駆動側対応バイアストランジスタ M01 とのチャネル幅の比率が該負荷トランジスタ M12 と該負荷側対応バイアストランジスタ M02 とのチャネル幅の比率と等しいことを特徴とする（付記１）。
【００３６】
なお、同図中のトランジスタM11，M12，M01，M02はｎチャネルトランジスタであるが、ｐチャネルトランジスタの場合も同様である。以後、断らない限りトランジスタはｎチャネルトランジスタで説明する。
ここで、トランジスタM11，M12，M01，M02のチャネル長L11，L12，L01，L02、及びチャネル幅W11，W12，W01，W02が、L11＝L01，L12＝L02，W11＝n1＊W01，W12＝n1＊W02の「対応」関係にあるように設定する。
【００３７】
このように設定した場合で、入力端子と出力端子の間に帰還抵抗RFを接続したとき、トランジスタM11のゲート・ソース間電圧V0は、バイアストランジスタM01のゲート・ソース間電圧VGS01にほぼ等しくなる。そして、アンプ11のバイアス電流値は、基準電流源IREF1の定電流値I1のn1倍であるn1＊I1になる。
【００３８】
また、トランジスタM11の伝達コンダクタンスgm11及びトランジスタM21の伝達コンダクタンスgm21は、それぞれ、次式(17)、(18)で表すことができる。
【００３９】
【数１７】
【００４０】
【数１８】
【００４１】
従って、アンプ11の利得A1は次式(19)で表すことができる。
【００４２】
【数１９】
【００４３】
すなわち、利得A1は、変動の大きいμN，COXに関係しなくなる。さらに、チャネル長L11＝チャネル長L12（従って、チャネル長L01＝チャネル長L02）とすると、利得A1は次式(20)で表すことができる。
【００４４】
【数２０】
【００４５】
この式(20)によれば、利得A1はトランジスタM11，M12のチャネル幅W11，W12のみで表すことができる。
同一基板(substrate)上にトランジスタM11，M12，M01，M02を集積した場合、上述したチャネル長同士及びチャネル幅同士の条件を満足させることは容易である。
【００４６】
すなわち、アンプ11の負荷として、駆動トランジスタM11の伝達コンダクタンスgm11と同じ変動要因を持つ負荷トランジスタM12の伝達コンダクタンスgm12を用いることにより、伝達コンダクタンスの変動を相殺し、プロセス条件の変動や温度変動によらない安定したな増幅利得A1を実現している。
【００４７】
また、バイアストランジスタM01と駆動トランジスタM11との関係、及びバイアストランジスタM02と負荷トランジスタM12との関係を、チャネル長又はチャネル幅で設定することで、容易にアンプの特性を決定することが可能になる。さらに、トランジスタM01，M02，M11，M12を同一基板上に作成することにより温度変動に対しても安定した増幅回路となる。
【００４８】
また、本発明は、図2(1)の本発明の原理(2)に示すように駆動トランジスタ M11 及び該駆動トランジスタ M11 で駆動される負荷トランジスタ M12 を有する基本アンプ 11 と、ゲート・ドレイン短絡の駆動側対応バイアストランジスタ M01 と、該負荷トランジスタ M12 のバイアス電圧をドレインから出力するゲート・ドレイン短絡の負荷側対応バイアストランジスタ M02 と、該駆動側対応バイアストランジスタ M01 及び該負荷側対応バイアストランジスタ M02 を定電流 I 1 でバイアスする基準電流源 IREF1 との直列回路で構成された基本バイアス回路 21 と、該駆動トランジスタM11と該負荷トランジスタM12との間に挿入された負荷抵抗R1 と、及び該駆動側対応バイアストランジスタM01と該負荷側対応バイアストランジスタM02との間に挿入されたバイアス抵抗R0 と、で構成したことを特徴としている（付記２）。
【００４９】
すなわち、同図(2)に示すように、通常領域Z2では伝達コンダクタンスgmは、（VGS−VT）に比例して増加するが、ある一定値から飽和する特性を持つ（強反転領域Z3参照）、従って、利得を大きくするために駆動トランジスタM11と負荷トランジスタM12のチャネル幅比W11/W12を大きくすると、負荷トランジスタM12の伝達コンダクタンスgm12が飽和し、式(20)に従わなくなるという問題がある。
【００５０】
そこで、この問題を解決するために負荷抵抗R1を付加する。この場合の利得A1は、次式(21)で表すことができる。
【００５１】
【数２１】
【００５２】
この式(21)によれば、チャネル幅の比を一定以内に抑えて通常領域内（同図(2)参照）の伝達コンダクタンスgmを用い、負荷抵抗R1によって利得A1の向上を図ることが可能である。すなわち、同式の第２項は、従来の利得A1の式(1)と同様であるが、第１項による利得を第２項による利得より大きくすれば、抵抗R1に起因する利得変動を比較的小さく抑えることが可能であり、全体の利得A1変動は、問題にならない範囲にすることができる。
【００５３】
また、本発明は、図３に示すように駆動トランジスタ M11 及び該駆動トランジスタ M11 で駆動される負荷トランジスタ M12 を有する基本アンプ 11 と、ゲート・ドレイン短絡の駆動側対応バイアストランジスタ M01 と、該負荷トランジスタ M12 のバイアス電圧をドレインから出力するゲート・ドレイン短絡の負荷側対応バイアストランジスタ M02 と、該駆動側対応バイアストランジスタ M01 及び該負荷側対応バイアストランジスタ M02 を定電流 I 1 でバイアスする基準電流源 IREF1 との直列回路で構成された基本バイアス回路 21 と、該駆動トランジスタM11と該負荷トランジスタM12との間に挿入された駆動側ゲート接地トランジスタM14と、該駆動側ゲート接地トランジスタM14のゲートにバイアス電圧を与える駆動側ゲート接地バイアス回路22bと、で構成したことを特徴としている。
【００５４】
一般に、高周波数信号を扱う場合、トランジスタの端子間の寄生容量を考慮しなければならない。駆動トランジスタM11には、ゲート・ソース間容量（図19の容量CIN参照）の他にゲート・ドレイン間容量があり、このゲート・ドレイン間容量は、入力側から見ると、ミラー効果により大きく見えるため、周波数帯域低下の要因になる。
【００５５】
このミラー効果の問題を避けるためには、駆動トランジスタM11のドレイン電位を大きく変化させずにドレイン電流を流せばよい。そこで、駆動トランジスタM11と負荷トランジスタM12の間に入力インピーダンスが低い駆動側ゲート接地トランジスタM14を挿入して、ミラー効果の影響を軽減して、広い帯域を実現することが可能になる。
【００５６】
なお、ゲート接地トランジスタM14の電流利得＝１であるため、駆動トランジスタM11のドレイン電流I1は負荷トランジスタM12のドレイン電流と同じになる。また、この場合のアンプ11の出力端子は、ゲート接地トランジスタM14のドレイン端子である（付記３）。
【００５７】
また、該駆動側ゲート接地バイアス回路22bを、該バイアス電圧をドレインから出力するゲート・ドレイン短絡のバイアストランジスタM05と、該バイアストランジスタM05を定電流でバイアスする基準電流源IREF2とで構成することができる（付記４）。
【００５８】
また、本発明は、図４の本発明の原理(4)に示すように駆動トランジスタ M11 及び該駆動トランジスタ M11 で駆動される負荷トランジスタ M12 を有する基本アンプ 11 と、ゲート・ドレイン短絡の駆動側対応バイアストランジスタ M01 と、該負荷トランジスタ M12 のバイアス電圧をドレインから出力するゲート・ドレイン短絡の負荷側対応バイアストランジスタ M02 と、該駆動側対応バイアストランジスタ M01 及び該負荷側対応バイアストランジスタ M02 を定電流 I 1 でバイアスする基準電流源 IREF1 との直列回路で構成された基本バイアス回路 21 と、該負荷トランジスタM12と電源との間に接続された負荷側ゲート接地トランジスタM13と、該負荷側ゲート接地トランジスタM13のゲートにバイアス電圧を与える負荷側ゲート接地バイアス回路22cと、で構成したことを特徴としている（付記５）。
【００５９】
また、上記の該負荷側ゲート接地バイアス回路22cを、ゲート・ドレイン短絡の駆動側対応バイアストランジスタM05と、該バイアス電圧をドレインから出力するゲート・ドレイン短絡の負荷側対応バイアストランジスタM06と、該駆動側対応バイアストランジスタM05及び該負荷側対応バイアストランジスタM06を定電流でバイアスする基準電流源IREF2との直列回路で構成してもよい（付記６）。
【００６０】
一般に、電源電圧には変動があり、負荷トランジスタのソース・ドレイン間電圧が変化するために、アンプの特性が変動する。ゲート接地のトランジスタM13は、この特性の変動の低減を図るため挿入している。
以下に、上記のバイアス回路22cで該負荷側ゲート接地トランジスタM13のバイアス電圧を発生するための条件を説明する。トランジスタM02のドレイン電流I1とゲート・ソース電圧VGSの間には式(22)の２乗則が成り立つ。この式(22)から次式(23)を導くことができる。
【００６１】
【数２２】
【００６２】
【数２３】
【００６３】
また、トランジスタM02が飽和領域で動作するためには、次式(24)が成立しなければならない。
【００６４】
【数２４】
【００６５】
トランジスタM01，M02，M03，M05，M06のゲート・ソース間電圧を、それぞれ、VGS01，VGS02，VGS03，VGS05，VGS06とすると、同図から式(25)が成立する。
【００６６】
【数２５】
【００６７】
ここで、VGS05＝VGS01とした場合、次式(26)が成り立つ。
【００６８】
【数２６】
【００６９】
この式(26)から次式(27)が導くことができる。
【００７０】
【数２７】
【００７１】
トランジスタM02，M03のチャネル長とチャネル幅の関係が、チャネル長L03＝チャネル長L02、チャネル幅W03＝チャネル幅W02である場合、次式(28)が成り立つ。
【００７２】
【数２８】
【００７３】
すなわち、負荷側ゲート接地トランジスタM13のバイアス回路22が負荷トランジスタM12が飽和領域で動作するようなバイアス電圧を発生するためには、例えば、トランジスタM12，M13のサイズが等しい場合、チャネル幅W05＝チャネル幅W01、チャネル幅W06＝チャネル幅W02/４にすればよい。これにより、電源電圧変動の影響を低減することが可能になり、より安定した利得特性が実現できる。
【００７４】
また、該基本バイアス回路21cが、自回路内の該負荷側対応バイアストランジスタM02と該基準電流源IREF1との間に挿入され、該負荷側ゲート接地バイアス回路22の該バイアス電圧をゲート入力したゲート接地対応バイアストランジスタM03を有することができる（付記７）。
【００７５】
また、該基本アンプ11c及び該基本バイアス回路21cの該ゲート接地トランジスタM13，M03は、それぞれ、該負荷トランジスタM12及び該負荷側対応バイアストランジスタM02のしきい電圧以下のゲート・ソース電圧で飽和領域動作を行うことができるしきい電圧値を有することができる（付記８）。
【００７６】
このように、しきい電圧の低いゲート接地トランジスタM13及びゲート接地対応バイアストランジスタM03を用いることにより、図５の本発明の原理(5)に示すように、図４のバイアス回路21c，22cのバイアス電圧を同じにすることが可能になり、バイアス回路21dのバイアス電圧をトランジスタM12，M13で共用し、バイアス回路22cを省略することができる。
【００７７】
すなわち、該負荷側ゲート接地バイアス回路22cとして、該基本バイアス回路21dを用いることができる（付記９）。
同図(1)からトランジスタM02の飽和動作条件は、次式(29)であることが分かる。式(29)から式(30)が導かれる。ここで、VDS02，VGS02，VT02，VGS03は、それぞれ、トランジスタM02のドレイン・ソース電圧、ゲート・ソース電圧、しきい電圧、トランジスタM03のゲート・ソース電圧である。
【００７８】
【数２９】
【００７９】
【数３０】
【００８０】
図5(2)は、上記の該ゲート接地トランジスタM03のしきい電圧VT03と、該負荷側対応バイアストランジスタM02のしきい電圧VT02との関係を示している。
いま、エンハンスメント型トランジスタM02が飽和領域での動作をドレイン電流ID＝I1である場合、ゲート・ドレイン電圧VGS02としきい電圧VT02は、同図(2)に示した関係にある。上式(30)から、トランジスタM03のゲート・ソース電圧VGS03は、しきい電圧VT02より小さい左側になければならない。
【００８１】
トランジスタM03のしきい電圧VT03が頁、すなわちデプリーション型トランジスタの場合、ゲート・ソース間電圧VGS3においてドレイン電流＝I1を流すことができる。
ゲート・ソース電圧VGSがしきい電圧VT02と同じであるようした場合、破線のような特性を持つトランジスタMXXもドレイン電流＝I1を流すことができる。このトランジスタMXXのしきい電圧VTXXは、正電圧であるので、トランジスタMXXはエンハンスメント型のトランジスタであるが、トランジスタM02よりも低いしきい電圧を有している。
【００８２】
同様にして、トランジスタM02が、デプリーション型のトランジスタである場合においても、デプリーション型トランジスタM03のしきい電圧を決めることができる。
また、本発明は、図６の本発明の原理(6)に示すように、図１に示した本発明の原理 (1) と同様な構成において、該負荷トランジスタM12及び該負荷側対応バイアストランジスタM02のバルクとソースとを短絡してもよい（付記１０）。
【００８３】
図６は、本発明の原理(6)を示している。同図(1)は、図１と同様であり、図示されていないが、一般には、ｎチャネルのトランジスタM11，M12，M01，M02のバルク端子は最も低い電位の節点Tに接続されている。また、ｐチャネルトランジスタのバルク端子は最も高い電位の節点（図示せず）に接続されている。
【００８４】
これらの場合、ソース端子の電位がバルク端末の電位と異なる場合がある。上述したように、MOSトランジスタの飽和領域におけるドレイン電流IDとゲート−ソース間電圧VGSとの関係は、式(22)で表した。
しかし、ドレイン電流IDが流れるチャネルは、ゲート−バルク間に挟まれた領域であるから、ドレイン電流IDは、ゲート−ソース間の電位差VGSだけでなく、ソース−バルク間の電位差VSBに影響される。
【００８５】
すなわち、例え電位差VGSが変わらなくても、電位差VSBが変化することによりチャネルの形成に関わるしきい電圧VTが変化する。電位差VSBを考慮した場合のしきい電圧VTは次式(31)で表すことができる。
【００８６】
【数３１】
【００８７】
ここで、VT0は、VSB＝０のときのしきい電圧VTであり、γはプロセスによって決まる定数であり、φfはフェルミレベルを示している。
式(31)は、VSBの変化することにより、しきい電圧VTが変わる基板バイアス効果を示している。
【００８８】
同図(3)は、同(1)における基板バイアス効果の影響を示しており、図中の一点鎖線は、トランジスタM12のソースとバルク間を短絡（VSB＝０）した時のトランジスタM12のソース電圧（VB−VGS12）を示し、実線は、トランジスタM12のバルク端子が最も低い電位の節点T（トランジスタM12のソース、同図(6)参照）に接続された場合におけるソース電圧（VB−VGS12）を示している。
【００８９】
同図(3)により、基板バイアス効果により負荷トランジスタM12のしきい電圧VTが大きくなったことにより、VGS12が増大し、電源電圧不足の可能性が発生すること、及び利得A1（実線の傾き）が低下することが分かる。
同図(4)の実線は、同(3)の１点鎖線と同様であり、トランジスタM12のソースとバルク間を短絡したことにより、基板バイアス効果による電源電圧不足が発生せず、利得A1も低下しないことが分かる。
【００９０】
また、本発明においては、縦続接続した（２Ｎ（Ｎは自然数）−１）個の該基本アンプと、初段の該基本アンプの入力端子と最終段の該基本アンプの出力端子との間に接続された帰還抵抗と、該基本バイアス回路とで増幅回路を構成することができる（付記１１）。
【００９１】
すなわち、奇数個の基本アンプを縦続接続して反転増幅回路を構成し、この反転増幅回路に該帰還抵抗で負帰還をかけ、該基本バイアス回路でバイアス電圧を供給する増幅回路を構成することができる。これにより、安定した利得及び遮断周波数を有する増幅回路を実現できる。
【００９２】
また、この増幅回路の入力端子に受光素子を接続することができる。すなわち、該受光素子から入力した電流信号を増幅することが可能である（付記１２）。また、該基本バイアス回路を各基本アンプに共通に用いることができる（付記１３）。これによれば、基本バイアス回路の数を減らすことが可能になる。
【００９３】
また、本発明は、該駆動トランジスタM11のゲートに与えるバイアス電圧をドレインから出力するゲート・ドレイン短絡の駆動側対応トランジスタと、ゲートが該基本バイアス回路21のバイアス電圧に接続された負荷側対応トランジスタとの直列回路で構成された入力バイアス回路を有することができる（付記１４）。
【００９４】
これにより、該駆動トランジスタM11の入力動作点が、入力バイアス回路で決定され、アンプ11をオープンループの増幅回路として使用することが可能になる。
さらに、本発明は、該駆動トランジスタ及び該負荷トランジスタを、チャネル幅のみが異なる形状で同一基板上に集積することができる（付記１５）。
【００９５】
【発明の実施の形態】
実施例 (1)
図７は、本発明に係る増幅回路100の実施例(1)を示している。この増幅回路100は、トランスインピーダンス型前置増幅回路であり、基本バイアス回路21と、３段の基本アンプ11，12，13から成る反転増幅回路と、入力端子INと出力端子OUTとの間に接続された帰還抵抗RFとで構成されている。
【００９６】
バイアス回路21は、ゲート・ドレイン短絡のトランジスタM01，M02、及び基準電流源IREF1を直列接続して構成されている。反転増幅回路は、ゲートをバイアス回路21のトランジスタM02のゲートに接続した負荷トランジスタM12，M22，M32、及び駆動トランジスタM11，M21，M31で構成される。
【００９７】
例えば、フォトダイオードPDから入力された微弱電流信号IINは、前置増幅回路100の帰還抵抗RFにより電流/電圧変換され、電圧信号VOUTとして出力される。このとき、負帰還により駆動トランジスタM11，M21，M31のゲート電圧及びドレイン電圧は、バイアストランジスタM01のゲート・ドレイン電圧にほぼ等しい。
【００９８】
トランジスタM11，M21，M31のチャネル長L11，L21，L31をトランジスタM01のチャネル長L01と同じに設定し、トランジスタM12，M22，M32のチャネル長L12，L22，L32をトランジスタM02のチャネル長L02と同じに設定し、トランジスタM11，M21，M31のチャネル幅W11，W21，W31を、それぞれ、トランジスタM01のチャネル幅W01のn1，n2，n3倍に設定し、トランジスタM12，M22，M32のチャネル幅W12，W22，W32をトランジスタM02のチャネル幅W02のn1，n2，n3倍に設定している。
【００９９】
このように設定した場合、各段アンプ11，12，13のバイアス電流は、それぞれ、基準電流I1の一定倍の電流値n1＊I1，n2＊I1，n3＊I1になる。
式(19)を適用するとアンプ11，12，13の利得A1，A2，A3は、それぞれ、ルート（W11/W12），ルート（W21/W22），ルート（W31/W32）となり、前置増幅回路のオープン利得Aは、ルート（(W11＊W21＊W31)/(W12＊W22＊W32)）となり、プロセス条件や温度変動によらないトランジスタ形状比(W11＊W21＊W31)/(W12＊W22＊W32)のみにより決定され、安定な利得特性が実現できる。
【０１００】
例えば、フォトダイオードPDから入力された微弱電流信号IINが前置増幅回路100に入力された場合、入力容量をCINとすれば、クローズ帯域は、安定した利得A、帰還抵抗RF、入力容量CINのみで決定される上述した式(16)になる。
実施例 (2)
図８は、本発明に係る実施例(2)を示している。この増幅回路100もトランスインピーダンス型前置増幅回路であるが、実施例(1)の増幅回路100と異なる点は、反転増幅回路が１段の基本アンプ11のみで構成されていることである。一般に、５段/７段等、任意の奇数段アンプを接続すること反転増幅回路を構成することが可能である。このように、反転増幅回路を任意の奇数段のアンプを縦続接続して構成することで、オープン利得を任意に設計することが可能になる。
【０１０１】
実施例 (3)
図９は、本発明に係る増幅回路100の実施例(3)を示している。この増幅回路100は、容量結合型増幅回路であり、入力動作点を決定する入力バイアス回路23により、駆動トランジスタM11のゲート電圧は、駆動側対応トランジスタM41のゲート・ドレイン電圧にほぼ等しく設定され、負帰還をかけたときとほぼ同じ動作条件を満足することができるため、上述した式(19)に従う安定な利得A1での増幅が可能である。
【０１０２】
また、実施例(2)に示したように、基本アンプ11を多段縦続接続することも可能である。この場合、段数は偶数であっても良い。このように、本発明は、オープンループの増幅回路としても有効なものである。
実施例 (4)
図10は、本発明に係る増幅回路100の実施例(4)を示している。この増幅回路100は、トランスインピーダンス型前置増幅回路である。
【０１０３】
この実施例(4)が図７に示した実施例(1)と異なる点は、それぞれ、駆動トランジスタM11，M21，M31と負荷トランジスタM12，M22，M32との間に負荷抵抗R1，R2，R3が接続されていることである。これにより、負荷トランジスタM12，M22，M32が飽和することを無くすと共に、基本アンプ11a，12a，13aの利得を大きくすることが可能になる。
【０１０４】
実施例 (5)
図11は、本発明に係る増幅回路100の実施例(5)を示している。この増幅回路100は、トランスインピーダンス型前置増幅回路である。
本実施例(5)では、駆動トランジスタM11，M21，M31のドレインに、それぞれ、駆動側ゲート接地トランジスタM14，M24，M34を挿入している。これらのトランジスタM14，M24，M34は、駆動トランジスタM11，M21，M31のゲート・ドレイン間容量によりゲート容量を大きく見せるミラー効果を低減させて、ミラー容量値を小さくする。
【０１０５】
これにより、各基本アンプ11b，12b，13bの帯域を広くするとともに、前置増幅回路の帯域を広くしている。
駆動側ゲート接地トランジスタのゲートにバイアス電圧を与えるバイアス回路22bのトランジスタM05は、駆動トランジスタのバイアス電圧よりも高い電圧を発生するためには、例えば、トランジスタM11，M14のサイズが等しい場合、（トランジスタM05のチャネル幅W05）＝（トランジスタM11のチャネル幅W11）/４とすればよい。
【０１０６】
実施例 (6)
図12は、本発明に係る増幅回路100の実施例(6)を示している。この増幅回路100は、トランスインピーダンス型前置増幅回路である。
この実施例(6)が図７に示した実施例(1)と異なる点は、負荷トランジスタM12，M22，M32のドレインと電源との間に、負荷側ゲート接地トランジスタM13，M23，M33を追加していることである。これにより、電源電圧変動による特性変動を低減し、より安定な利得特性を実現できる。
【０１０７】
なお、上述したように、トランジスタM02，M03のサイズが等しい場合、トランジスタM02，M06のチャネル幅及びチャネル長の関係を式(28)のように設定すればよい。
実施例 (7)
図13は、本発明に係る増幅回路100の実施例(7)を示している。この増幅回路100は、トランスインピーダンス型前置増幅回路である。
【０１０８】
この実施例(7)が図７に示した実施例(1)と異なる点は、負荷トランジスタM12，M22，M32のバルクとソースが短絡されていることである。これにより、負荷トランジスタM12，M22，M32の基板バイアス効果に起因する電源電圧不足や利得の低下を無くし特性の向上を図ることができる。
【０１０９】
実施例 (8)
図14は、本発明に係る増幅回路100の実施例(8)を示している。この増幅回路100は、トランスインピーダンス型前置増幅回路である。
この実施例(8)は、実施例(5)と実施例(6)を組み合わせた実施例であり、駆動トランジスタM11，M21，M31のドレインにゲート接地トランジスタM14，M24，M34を挿入して、増幅回路の広帯域化を実現するとともに、負荷トランジスタM12，M22，M32のドレインにゲート接地トランジスタM13，M23，M33を挿入して、電源電圧変動による特性変動の低減を図っている。
【０１１０】
実施例 (9)
図15は、本発明に係る増幅回路100の実施例(9)を示している。この増幅回路100は、トランスインピーダンス型前置増幅回路である。
この実施例(9)は、実施例(4)と同様に、それぞれ、駆動トランジスタM11，M21，M31と負荷トランジスタM12，M22，M32の間に負荷抵抗R1，R2，R3を挿入して、利得の向上を図っている。
【０１１１】
また、本実施例(9)は、負荷トランジスタM12，M22，M32のドレインに、負荷側ゲート接地トランジスタM13，M23，M33を追加している点は、実施例(6)と同様であるが、トランジスタM13，M23，M33にデプリーション型MOS（DMOS）トランジスタを用いている。これにより、実施例(6)のバイアス回路22cを省略することが可能になり、バイアス回路の構成を簡略化している。
【０１１２】
実施例 (10)
図16は、本発明に係る増幅回路100の実施例(10)を示しており、実施例(9)の変形例を示している。実施例(10)が実施例(9)と異なる点は、アンプ12に負荷抵抗R2が挿入されておらず、基本アンプ12h用のバイアス回路22hが付加されていることである。このように本発明の増幅回路は、例えば、各段の基本アンプ11g，12h，13gの利得を柔軟に設計することが可能である。
【０１１３】
実施例 (11)
図17は、本発明に係る増幅回路100の実施例(11)を示している。この実施例(11)では、実施例(1)で示したNチャネルMOSトランジスタ構成の増幅回路をPチャネルMOSトランジスタで構成している。このように、本発明の増幅回路はPチャネルMOSトランジスタで構成することが可能である。例えば、上記の実施例(2)〜(10)の増幅回路をPチャネルMOSトランジスタで構成することも可能である。
【０１１４】
（付記１）
駆動トランジスタ及び該駆動トランジスタで駆動される負荷トランジスタを有する基本アンプと、ゲート・ドレイン短絡の駆動側対応バイアストランジスタと、該負荷トランジスタのバイアス電圧をドレインから出力するゲート・ドレイン短絡の負荷側対応バイアストランジスタと、該駆動側対応バイアストランジスタ及び該負荷側対応バイアストランジスタを定電流でバイアスする基準電流源との直列回路で構成された基本バイアス回路と、を備えたことを特徴とする増幅回路。
【０１１５】
（付記２）上記の付記１において、
該駆動トランジスタと該負荷トランジスタとの間に挿入された負荷抵抗、及び該駆動側対応バイアストランジスタと該負荷側対応バイアストランジスタとの間に挿入されたバイアス抵抗をさらに有することを特徴とした増幅回路。
【０１１６】
（付記３）上記の付記１において、
該駆動トランジスタと該負荷トランジスタとの間に挿入された駆動側ゲート接地トランジスタと、該駆動側ゲート接地トランジスタのゲートにバイアス電圧を与える駆動側ゲート接地バイアス回路を有することを特徴とした増幅回路。
【０１１７】
（付記４）上記の付記３において、
該駆動側ゲート接地バイアス回路が、該バイアス電圧をドレインから出力するゲート・ドレイン短絡のバイアストランジスタと、該バイアストランジスタを定電流でバイアスする基準電流源とを有することを特徴とした増幅回路。
【０１１８】
（付記５）上記の付記１において、
該負荷トランジスタと電源との間に接続された負荷側ゲート接地トランジスタと、該負荷側ゲート接地トランジスタのゲートにバイアス電圧を与える負荷側ゲート接地バイアス回路を有することを特徴とした増幅回路。
【０１１９】
（付記６）上記の付記５において、
該負荷側ゲート接地バイアス回路が、ゲート・ドレイン短絡の駆動側対応バイアストランジスタと、該バイアス電圧をドレインから出力するゲート・ドレイン短絡の負荷側対応バイアストランジスタと、該駆動側対応バイアストランジスタ及び該負荷側対応バイアストランジスタを定電流でバイアスする基準電流源との直列回路で構成されていることを特徴とした増幅回路。
【０１２０】
（付記７）上記の付記６において、
該基本バイアス回路が、自回路内の該負荷側対応バイアストランジスタと該基準電流源との間に挿入され、該負荷側ゲート接地バイアス回路の該バイアス電圧をゲート入力したゲート接地対応バイアストランジスタを有することを特徴とした増幅回路。
【０１２１】
（付記８）上記の付記７において、
該基本アンプ及び該基本バイアス回路の該ゲート接地トランジスタは、それぞれ、該負荷トランジスタ及び該負荷側対応バイアストランジスタのしきい電圧以下のゲート・ソース電圧で飽和領域動作を行うことができるしきい電圧値を有することを特徴とした増幅回路。
【０１２２】
（付記９）上記の付記８において、
該負荷側ゲート接地バイアス回路として、該基本バイアス回路を用いることを特徴とした増幅回路。
（付記１０）上記の付記１において、
該負荷トランジスタ及び該負荷側対応バイアストランジスタのバルクとソースとを短絡したことを特徴とする増幅回路。
【０１２３】
（付記１１）上記の付記１において、
縦続接続した２Ｎ（Ｎは自然数）−１個の該基本アンプと、初段の該基本アンプの入力端子と最終段の該基本アンプの出力端子との間に接続した帰還抵抗と、該基本バイアス回路と、で構成されたことを特徴とする増幅回路。
【０１２４】
（付記１２）上記の付記１１において、
該入力端子に受光素子を接続したことを特徴とする増幅回路。
（付記１３）上記の付記１１において、
該基本バイアス回路が、各基本アンプに共通に用いられることを特徴とした増幅回路。
【０１２５】
（付記１４）上記の付記１において、
該駆動トランジスタのゲートに与えるバイアス電圧をドレインから出力するゲート・ドレイン短絡の駆動側対応トランジスタと、ゲートが該基本バイアス回路のバイアス電圧に接続された負荷側対応トランジスタとの直列回路で構成された入力バイアス回路を有することを特徴とした増幅回路。
【０１２６】
（付記１５）上記の付記１において、
該駆動トランジスタ及び該負荷トランジスタが、チャネル幅のみが異なるかたちで同一基板上に集積されていることを特徴とした増幅回路。
【０１２７】
【発明の効果】
以上説明したように、本発明の増幅回路によれば、駆動トランジスタが負荷トランジスタを駆動し、基準電流源が駆動側対応バイアストランジスタ及び負荷側対応バイアストランジスタを定電流でバイアスして該負荷トランジスタのバイアス電圧を発生するように構成し、該駆動トランジスタ及び該駆動側対応バイアストランジスタのチャネル長が互いに等しく、該負荷トランジスタ及び該負荷側対応バイアストランジスタのチャネル長が互いに等しく、該駆動トランジスタと該駆動側対応バイアストランジスタとのチャネル幅の比率が該負荷トランジスタと該負荷側対応バイアストランジスタとのチャネル幅の比率と等しいので、例えば、該駆動トランジスタ及び該負荷トランジスタを、チャネル幅のみが異なる形状で同一基板上に集積することで、容易にプロセス条件の変動や温度変動によらない安定した増幅利得を実現できる。
【０１２８】
また、該駆動トランジスタと該負荷トランジスタとの間に負荷抵抗又は駆動側ゲート接地トランジスタを挿入することで、それぞれ、該増幅回路の利得の向上を図ること、又はミラー効果による入力容量の増大を抑えて周波数帯域を広くすることが可能になる。
【０１２９】
また、該負荷トランジスタと電源との間に負荷側ゲート接地トランジスタを挿入することで、該負荷トランジスタに対する電源電圧変動の影響を低減することが可能になる。
また、該負荷トランジスタ及び該負荷側対応バイアストランジスタのバルクとソースとを短絡することで、電源電圧不足の発生の可能性を抑えることができる。
【０１３０】
また、例えば、１以上の奇数個の縦続接続した該基本アンプで増幅回路を構成し、増幅回路の出力信号を入力側に帰還抵抗でフィードバックすることにより、安定した利得及び遮断周波数を有する増幅回路を実現することができる。
【図面の簡単な説明】
【図１】本発明に係る増幅回路の原理(1)を示した回路図である。
【図２】本発明に係る増幅回路の原理(2)を示した回路図である。
【図３】本発明に係る増幅回路の原理(3)を示した回路図である。
【図４】本発明に係る増幅回路の原理(4)を示した回路図である。
【図５】本発明に係る増幅回路の原理(5)を示した回路図である。
【図６】本発明に係る増幅回路の原理(6)を示した回路図である。
【図７】本発明に係る増幅回路の実施例(1)を示した回路図である。
【図８】本発明に係る増幅回路の実施例(2)を示した回路図である。
【図９】本発明に係る増幅回路の実施例(3)を示した回路図である。
【図１０】本発明に係る増幅回路の実施例(4)を示した回路図である。
【図１１】本発明に係る増幅回路の実施例(5)を示した回路図である。
【図１２】本発明に係る増幅回路の実施例(6)を示した回路図である。
【図１３】本発明に係る増幅回路の実施例(7)を示した回路図である。
【図１４】本発明に係る増幅回路の実施例(8)を示した回路図である。
【図１５】本発明に係る増幅回路の実施例(9)を示した回路図である。
【図１６】本発明に係る増幅回路の実施例(10)を示した回路図である。
【図１７】本発明に係る増幅回路の実施例(11)を示した回路図である。
【図１８】従来の増幅回路の構成例を示した回路図である。
【図１９】従来の増幅回路を用いた光受信用前置増幅回路の構成例を示した回路図である。
【符号の説明】
100 増幅回路 10 反転増幅回路
11，11a〜11i，12，12a〜12i，13，13a〜13i 基本アンプ
21，21a〜21i 基本バイアス回路 22b，22c，22f，22h バイアス回路
23 入力バイアス回路
IN 入力端子 OUT 出力端子
M01〜M08，M11〜M14，M21〜M24，M31〜M34，M41，M42 MOSトランジスタ
PD フォトダイオード R0〜R3，RF 抵抗
CIN，C1 容量 A，A1〜A3 利得
gm1〜gm3，gm11，gm21 伝達コンダクタンス
W01〜W08，W11〜W14，W21〜W24，W31〜W34，W41，W42 チャネル幅
L01〜L08，L11〜L14，L21〜L24，L31〜L34，L41，L42 チャネル長
図中、同一符号は同一または相当部分を示す。
【発明の属する技術分野】
本発明は増幅回路に関し、特に基本アンプとそのバイアス回路で構成された増幅回路に関するものである。
近年、MOS半導体集積回路技術の発達はめざましく、集積度の向上及び高性能化が進んでおり、この技術は、高性能ディジタル集積回路と同様に、高性能アナログ集積回路に適用されている。例えば、MOS半導体集積回路技術によるアナログ・ディジタル混成集積回路は、１チップ上にディジタル回路とアナログ回路をCMOSプロセスで実現可能であり、経済的に有利である。
【０００２】
CMOS半導体集積回路技術を高性能アナログ集積回路に適用するためには、MOSトランジスタを用いた高性能アナログ増幅回路を実現することが重要である。
【０００３】
【従来の技術】
図18は、従来のトランスインピーダンス型増幅回路100の構成例を示している。この増幅回路100は、３段の基本アンプ（以後、単にアンプと称することがある。）11〜13を縦続接続した反転増幅回路10と、反転増幅回路10の入力端子INと出力端子OUTとの間を接続した帰還抵抗RF(以後、符号RFで抵抗RFの抵抗値を示すことがある。）とで構成されている。
【０００４】
アンプ11〜13は、それぞれ、ソース接地のMOSトランジスタM11，M21，M31と、これらのMOSトランジスタM11，M21，M31のドレインに直列接続された負荷抵抗R1，R2，R3で構成されている。
増幅回路100のバイアス電圧は、入力端子INに信号が入力されていないとき、MOSトランジスタM11のゲートに電流が流れないため、帰還抵抗RFに電圧降下が発生せず出力端子OUTのバイアス電圧V0と同じになる。
【０００５】
なお、同図に示した反転増幅回路10は、３個の基本アンプで構成されているが、一般的に奇数個の、基本アンプで構成される。
アンプ11のオープン利得A1は、次式(1)で表すことができる。
【０００６】
【数１】
ここで、gm1は、MOSトランジスタM11の伝達コンダクタンスであり、次式(2)で表すことができる。
【０００８】
【数２】
ここで、μN，COX，W11，L11，I1は、それぞれ、MOSトランジスタM11の電子移動度、ゲート酸化膜容量、チャネル幅、チャネル長、基準電流である。
同様に、各アンプ12，13の利得A2，A3と、各MOSトランジスタM21，M31の伝達コンダクタンスgm2，gm3は、それぞれ、式(3)〜(6)で表すことができる。
【００１０】
【数３】
【数４】
【数５】
【数６】
ここで、W21，L21，I2、及びW31，L31，I3は、それぞれ、MOSトランジスタM21，M31のチャネル幅、チャネル長、基準電流である。
反転増幅回路10のオープン利得Aは、次式(7)で表すことができる。
【００１５】
【数７】
伝達コンダクタンスgm1〜gm3がプロセス変動条件や温度により変動し、また、負荷抵抗R1〜R3も伝達コンダクタンスと独立して変動するため、アンプ11〜13の利得A1，A2，A3は、大きく変動する。
例えば、MOSトランジスタM21，M31と負荷抵抗R2，R3が、それぞれ、MOSトランジスタM11、負荷抵抗R1と同じである場合、反転増幅回路10のオープン利得Aは、次式(8)で表すことができる。
【００１７】
【数８】
従って、この場合、反転増幅回路10のオープン利得Aの変動は、利得A1の変動の３乗で変動することになる。
【００１９】
【発明が解決しようとする課題】
図19は、図18に示した増幅回路100を用いた一般的な光受信器用前置増幅回路の構成例を示している。この前置増幅回路は、増幅回路100と、この増幅回路100の入力端子INに接続されたフォトダイオードPD及び入力容量CINとで構成されている。なお、入力容量CINには、フォトダイオードPDの接合容量及び反転増幅回路10の入力容量が含まれているものとする。
【００２０】
前置増幅回路では、帯域が広すぎると雑音が増大し、狭いと波形劣化に起因する符号間干渉が発生するために、最適な帯域を決定する遮断周波数の許容範囲が非常に狭い。一般的には、遮断周波数の最適な範囲は、伝送レートBの0.6〜1.0倍とされている。
【００２１】
以下に、前置増幅回路のクローズ帯域を求める。入力端子INから入力されたフォトダイオードPDからの微弱電流信号IINは、それぞれ、入力容量CIN及び帰還抵抗RFに電流IC及び電流IRで分流する。従って、前置増幅回路の回路方程式は、次式(9)〜(12)で示される。
【００２２】
【数９】
【数１０】
【数１１】
【数１２】
ここで、f，V0は、それぞれ、周波数及び上述したバイアス電圧である。
式(9)〜(12)から、IC，IR，VINを消去して、入力電流IINと出力電圧VOUTの関係を求めると次式(13)が成立する。
【００２７】
【数１３】
反転増幅回路10のオープン利得A＞＞１である場合、式(13)の分母の1が無視できる。従って、トランスインピーダンスZTは、式(13)を電流IINで微分した次式(14)になり、周波数f=0のときのトランスインピーダンスZT0は式(15)になり、帯域f-3dBは、（｜ZT｜/｜ZT0｜）2＝１/２から式(16)になる。
【００２９】
【数１４】
【数１５】
【数１６】
式(16)は、オープン利得A＞＞１である場合、前置増幅回路のクローズ帯域が、反転増幅回路10のオープン利得A、入力容量CINと帰還抵抗RFのみで決まることを示している。この内の入力容量CINと帰還抵抗RFは十分安定した値が設計できるのに対し、上述したように、MOSトランジスタのアンプにおけるオープン利得Aの変動が大きいため、前置増幅回路の帯域を、伝送レートBの0.6〜1.0倍の最適帯域に収めることは困難である。
【００３３】
従って本発明は、基本アンプとそのバイアス回路で構成された増幅回路において、プロセス条件の変動や温度変動に対して安定した利得Aを有する増幅回路を実現することを課題とする。
【００３４】
【課題を解決するための手段】
上述したように増幅回路の利得の変動は、基板上に生成したトランジスタの伝達コンダクタンス及び負荷抵抗値がプロセス変動条件や温度により変動することに起因する。従って、式(2)で示したプロセスにより変動する電子移動度μN、ゲート酸化膜容量COX等を相殺した形で基本アンプ及びバイアス回路を構成することができれば上記の課題は解決できる。
【００３５】
そこで、図１の本発明の原理(1)に示すように、本発明の増幅回路は、駆動トランジスタM11及び該駆動トランジスタM11で駆動される負荷トランジスタM12を有する基本アンプ11と、ゲート・ドレイン短絡の駆動側対応バイアストランジスタM01と、該負荷トランジスタM12のバイアス電圧をドレインから出力するゲート・ドレイン短絡の負荷側対応バイアストランジスタM02と、該駆動側対応バイアストランジスタM01及び該負荷側対応バイアストランジスタM02を定電流I1でバイアスする基準電流源IREF1との直列回路で構成された基本バイアス回路21と、で構成し、該駆動トランジスタ M11 及び該駆動側対応バイアストランジスタ M01 のチャネル長が互いに等しく、該負荷トランジスタ M12 及び該負荷側対応バイアストランジスタ M02 のチャネル長が互いに等しく、該駆動トランジスタ M11 と該駆動側対応バイアストランジスタ M01 とのチャネル幅の比率が該負荷トランジスタ M12 と該負荷側対応バイアストランジスタ M02 とのチャネル幅の比率と等しいことを特徴とする（付記１）。
【００３６】
なお、同図中のトランジスタM11，M12，M01，M02はｎチャネルトランジスタであるが、ｐチャネルトランジスタの場合も同様である。以後、断らない限りトランジスタはｎチャネルトランジスタで説明する。
ここで、トランジスタM11，M12，M01，M02のチャネル長L11，L12，L01，L02、及びチャネル幅W11，W12，W01，W02が、L11＝L01，L12＝L02，W11＝n1＊W01，W12＝n1＊W02の「対応」関係にあるように設定する。
【００３７】
このように設定した場合で、入力端子と出力端子の間に帰還抵抗RFを接続したとき、トランジスタM11のゲート・ソース間電圧V0は、バイアストランジスタM01のゲート・ソース間電圧VGS01にほぼ等しくなる。そして、アンプ11のバイアス電流値は、基準電流源IREF1の定電流値I1のn1倍であるn1＊I1になる。
【００３８】
また、トランジスタM11の伝達コンダクタンスgm11及びトランジスタM21の伝達コンダクタンスgm21は、それぞれ、次式(17)、(18)で表すことができる。
【００３９】
【数１７】
【数１８】
従って、アンプ11の利得A1は次式(19)で表すことができる。
【００４２】
【数１９】
すなわち、利得A1は、変動の大きいμN，COXに関係しなくなる。さらに、チャネル長L11＝チャネル長L12（従って、チャネル長L01＝チャネル長L02）とすると、利得A1は次式(20)で表すことができる。
【００４４】
【数２０】
この式(20)によれば、利得A1はトランジスタM11，M12のチャネル幅W11，W12のみで表すことができる。
同一基板(substrate)上にトランジスタM11，M12，M01，M02を集積した場合、上述したチャネル長同士及びチャネル幅同士の条件を満足させることは容易である。
【００４６】
すなわち、アンプ11の負荷として、駆動トランジスタM11の伝達コンダクタンスgm11と同じ変動要因を持つ負荷トランジスタM12の伝達コンダクタンスgm12を用いることにより、伝達コンダクタンスの変動を相殺し、プロセス条件の変動や温度変動によらない安定したな増幅利得A1を実現している。
【００４７】
また、バイアストランジスタM01と駆動トランジスタM11との関係、及びバイアストランジスタM02と負荷トランジスタM12との関係を、チャネル長又はチャネル幅で設定することで、容易にアンプの特性を決定することが可能になる。さらに、トランジスタM01，M02，M11，M12を同一基板上に作成することにより温度変動に対しても安定した増幅回路となる。
【００４８】
また、本発明は、図2(1)の本発明の原理(2)に示すように駆動トランジスタ M11 及び該駆動トランジスタ M11 で駆動される負荷トランジスタ M12 を有する基本アンプ 11 と、ゲート・ドレイン短絡の駆動側対応バイアストランジスタ M01 と、該負荷トランジスタ M12 のバイアス電圧をドレインから出力するゲート・ドレイン短絡の負荷側対応バイアストランジスタ M02 と、該駆動側対応バイアストランジスタ M01 及び該負荷側対応バイアストランジスタ M02 を定電流 I 1 でバイアスする基準電流源 IREF1 との直列回路で構成された基本バイアス回路 21 と、該駆動トランジスタM11と該負荷トランジスタM12との間に挿入された負荷抵抗R1 と、及び該駆動側対応バイアストランジスタM01と該負荷側対応バイアストランジスタM02との間に挿入されたバイアス抵抗R0 と、で構成したことを特徴としている（付記２）。
【００４９】
すなわち、同図(2)に示すように、通常領域Z2では伝達コンダクタンスgmは、（VGS−VT）に比例して増加するが、ある一定値から飽和する特性を持つ（強反転領域Z3参照）、従って、利得を大きくするために駆動トランジスタM11と負荷トランジスタM12のチャネル幅比W11/W12を大きくすると、負荷トランジスタM12の伝達コンダクタンスgm12が飽和し、式(20)に従わなくなるという問題がある。
【００５０】
そこで、この問題を解決するために負荷抵抗R1を付加する。この場合の利得A1は、次式(21)で表すことができる。
【００５１】
【数２１】
この式(21)によれば、チャネル幅の比を一定以内に抑えて通常領域内（同図(2)参照）の伝達コンダクタンスgmを用い、負荷抵抗R1によって利得A1の向上を図ることが可能である。すなわち、同式の第２項は、従来の利得A1の式(1)と同様であるが、第１項による利得を第２項による利得より大きくすれば、抵抗R1に起因する利得変動を比較的小さく抑えることが可能であり、全体の利得A1変動は、問題にならない範囲にすることができる。
【００５３】
また、本発明は、図３に示すように駆動トランジスタ M11 及び該駆動トランジスタ M11 で駆動される負荷トランジスタ M12 を有する基本アンプ 11 と、ゲート・ドレイン短絡の駆動側対応バイアストランジスタ M01 と、該負荷トランジスタ M12 のバイアス電圧をドレインから出力するゲート・ドレイン短絡の負荷側対応バイアストランジスタ M02 と、該駆動側対応バイアストランジスタ M01 及び該負荷側対応バイアストランジスタ M02 を定電流 I 1 でバイアスする基準電流源 IREF1 との直列回路で構成された基本バイアス回路 21 と、該駆動トランジスタM11と該負荷トランジスタM12との間に挿入された駆動側ゲート接地トランジスタM14と、該駆動側ゲート接地トランジスタM14のゲートにバイアス電圧を与える駆動側ゲート接地バイアス回路22bと、で構成したことを特徴としている。
【００５４】
一般に、高周波数信号を扱う場合、トランジスタの端子間の寄生容量を考慮しなければならない。駆動トランジスタM11には、ゲート・ソース間容量（図19の容量CIN参照）の他にゲート・ドレイン間容量があり、このゲート・ドレイン間容量は、入力側から見ると、ミラー効果により大きく見えるため、周波数帯域低下の要因になる。
【００５５】
このミラー効果の問題を避けるためには、駆動トランジスタM11のドレイン電位を大きく変化させずにドレイン電流を流せばよい。そこで、駆動トランジスタM11と負荷トランジスタM12の間に入力インピーダンスが低い駆動側ゲート接地トランジスタM14を挿入して、ミラー効果の影響を軽減して、広い帯域を実現することが可能になる。
【００５６】
なお、ゲート接地トランジスタM14の電流利得＝１であるため、駆動トランジスタM11のドレイン電流I1は負荷トランジスタM12のドレイン電流と同じになる。また、この場合のアンプ11の出力端子は、ゲート接地トランジスタM14のドレイン端子である（付記３）。
【００５７】
また、該駆動側ゲート接地バイアス回路22bを、該バイアス電圧をドレインから出力するゲート・ドレイン短絡のバイアストランジスタM05と、該バイアストランジスタM05を定電流でバイアスする基準電流源IREF2とで構成することができる（付記４）。
【００５８】
また、本発明は、図４の本発明の原理(4)に示すように駆動トランジスタ M11 及び該駆動トランジスタ M11 で駆動される負荷トランジスタ M12 を有する基本アンプ 11 と、ゲート・ドレイン短絡の駆動側対応バイアストランジスタ M01 と、該負荷トランジスタ M12 のバイアス電圧をドレインから出力するゲート・ドレイン短絡の負荷側対応バイアストランジスタ M02 と、該駆動側対応バイアストランジスタ M01 及び該負荷側対応バイアストランジスタ M02 を定電流 I 1 でバイアスする基準電流源 IREF1 との直列回路で構成された基本バイアス回路 21 と、該負荷トランジスタM12と電源との間に接続された負荷側ゲート接地トランジスタM13と、該負荷側ゲート接地トランジスタM13のゲートにバイアス電圧を与える負荷側ゲート接地バイアス回路22cと、で構成したことを特徴としている（付記５）。
【００５９】
また、上記の該負荷側ゲート接地バイアス回路22cを、ゲート・ドレイン短絡の駆動側対応バイアストランジスタM05と、該バイアス電圧をドレインから出力するゲート・ドレイン短絡の負荷側対応バイアストランジスタM06と、該駆動側対応バイアストランジスタM05及び該負荷側対応バイアストランジスタM06を定電流でバイアスする基準電流源IREF2との直列回路で構成してもよい（付記６）。
【００６０】
一般に、電源電圧には変動があり、負荷トランジスタのソース・ドレイン間電圧が変化するために、アンプの特性が変動する。ゲート接地のトランジスタM13は、この特性の変動の低減を図るため挿入している。
以下に、上記のバイアス回路22cで該負荷側ゲート接地トランジスタM13のバイアス電圧を発生するための条件を説明する。トランジスタM02のドレイン電流I1とゲート・ソース電圧VGSの間には式(22)の２乗則が成り立つ。この式(22)から次式(23)を導くことができる。
【００６１】
【数２２】
【数２３】
また、トランジスタM02が飽和領域で動作するためには、次式(24)が成立しなければならない。
【００６４】
【数２４】
トランジスタM01，M02，M03，M05，M06のゲート・ソース間電圧を、それぞれ、VGS01，VGS02，VGS03，VGS05，VGS06とすると、同図から式(25)が成立する。
【００６６】
【数２５】
ここで、VGS05＝VGS01とした場合、次式(26)が成り立つ。
【００６８】
【数２６】
この式(26)から次式(27)が導くことができる。
【００７０】
【数２７】
トランジスタM02，M03のチャネル長とチャネル幅の関係が、チャネル長L03＝チャネル長L02、チャネル幅W03＝チャネル幅W02である場合、次式(28)が成り立つ。
【００７２】
【数２８】
すなわち、負荷側ゲート接地トランジスタM13のバイアス回路22が負荷トランジスタM12が飽和領域で動作するようなバイアス電圧を発生するためには、例えば、トランジスタM12，M13のサイズが等しい場合、チャネル幅W05＝チャネル幅W01、チャネル幅W06＝チャネル幅W02/４にすればよい。これにより、電源電圧変動の影響を低減することが可能になり、より安定した利得特性が実現できる。
【００７４】
また、該基本バイアス回路21cが、自回路内の該負荷側対応バイアストランジスタM02と該基準電流源IREF1との間に挿入され、該負荷側ゲート接地バイアス回路22の該バイアス電圧をゲート入力したゲート接地対応バイアストランジスタM03を有することができる（付記７）。
【００７５】
また、該基本アンプ11c及び該基本バイアス回路21cの該ゲート接地トランジスタM13，M03は、それぞれ、該負荷トランジスタM12及び該負荷側対応バイアストランジスタM02のしきい電圧以下のゲート・ソース電圧で飽和領域動作を行うことができるしきい電圧値を有することができる（付記８）。
【００７６】
このように、しきい電圧の低いゲート接地トランジスタM13及びゲート接地対応バイアストランジスタM03を用いることにより、図５の本発明の原理(5)に示すように、図４のバイアス回路21c，22cのバイアス電圧を同じにすることが可能になり、バイアス回路21dのバイアス電圧をトランジスタM12，M13で共用し、バイアス回路22cを省略することができる。
【００７７】
すなわち、該負荷側ゲート接地バイアス回路22cとして、該基本バイアス回路21dを用いることができる（付記９）。
同図(1)からトランジスタM02の飽和動作条件は、次式(29)であることが分かる。式(29)から式(30)が導かれる。ここで、VDS02，VGS02，VT02，VGS03は、それぞれ、トランジスタM02のドレイン・ソース電圧、ゲート・ソース電圧、しきい電圧、トランジスタM03のゲート・ソース電圧である。
【００７８】
【数２９】
【数３０】
図5(2)は、上記の該ゲート接地トランジスタM03のしきい電圧VT03と、該負荷側対応バイアストランジスタM02のしきい電圧VT02との関係を示している。
いま、エンハンスメント型トランジスタM02が飽和領域での動作をドレイン電流ID＝I1である場合、ゲート・ドレイン電圧VGS02としきい電圧VT02は、同図(2)に示した関係にある。上式(30)から、トランジスタM03のゲート・ソース電圧VGS03は、しきい電圧VT02より小さい左側になければならない。
【００８１】
トランジスタM03のしきい電圧VT03が頁、すなわちデプリーション型トランジスタの場合、ゲート・ソース間電圧VGS3においてドレイン電流＝I1を流すことができる。
ゲート・ソース電圧VGSがしきい電圧VT02と同じであるようした場合、破線のような特性を持つトランジスタMXXもドレイン電流＝I1を流すことができる。このトランジスタMXXのしきい電圧VTXXは、正電圧であるので、トランジスタMXXはエンハンスメント型のトランジスタであるが、トランジスタM02よりも低いしきい電圧を有している。
【００８２】
同様にして、トランジスタM02が、デプリーション型のトランジスタである場合においても、デプリーション型トランジスタM03のしきい電圧を決めることができる。
また、本発明は、図６の本発明の原理(6)に示すように、図１に示した本発明の原理 (1) と同様な構成において、該負荷トランジスタM12及び該負荷側対応バイアストランジスタM02のバルクとソースとを短絡してもよい（付記１０）。
【００８３】
図６は、本発明の原理(6)を示している。同図(1)は、図１と同様であり、図示されていないが、一般には、ｎチャネルのトランジスタM11，M12，M01，M02のバルク端子は最も低い電位の節点Tに接続されている。また、ｐチャネルトランジスタのバルク端子は最も高い電位の節点（図示せず）に接続されている。
【００８４】
これらの場合、ソース端子の電位がバルク端末の電位と異なる場合がある。上述したように、MOSトランジスタの飽和領域におけるドレイン電流IDとゲート−ソース間電圧VGSとの関係は、式(22)で表した。
しかし、ドレイン電流IDが流れるチャネルは、ゲート−バルク間に挟まれた領域であるから、ドレイン電流IDは、ゲート−ソース間の電位差VGSだけでなく、ソース−バルク間の電位差VSBに影響される。
【００８５】
すなわち、例え電位差VGSが変わらなくても、電位差VSBが変化することによりチャネルの形成に関わるしきい電圧VTが変化する。電位差VSBを考慮した場合のしきい電圧VTは次式(31)で表すことができる。
【００８６】
【数３１】
ここで、VT0は、VSB＝０のときのしきい電圧VTであり、γはプロセスによって決まる定数であり、φfはフェルミレベルを示している。
式(31)は、VSBの変化することにより、しきい電圧VTが変わる基板バイアス効果を示している。
【００８８】
同図(3)は、同(1)における基板バイアス効果の影響を示しており、図中の一点鎖線は、トランジスタM12のソースとバルク間を短絡（VSB＝０）した時のトランジスタM12のソース電圧（VB−VGS12）を示し、実線は、トランジスタM12のバルク端子が最も低い電位の節点T（トランジスタM12のソース、同図(6)参照）に接続された場合におけるソース電圧（VB−VGS12）を示している。
【００８９】
同図(3)により、基板バイアス効果により負荷トランジスタM12のしきい電圧VTが大きくなったことにより、VGS12が増大し、電源電圧不足の可能性が発生すること、及び利得A1（実線の傾き）が低下することが分かる。
同図(4)の実線は、同(3)の１点鎖線と同様であり、トランジスタM12のソースとバルク間を短絡したことにより、基板バイアス効果による電源電圧不足が発生せず、利得A1も低下しないことが分かる。
【００９０】
また、本発明においては、縦続接続した（２Ｎ（Ｎは自然数）−１）個の該基本アンプと、初段の該基本アンプの入力端子と最終段の該基本アンプの出力端子との間に接続された帰還抵抗と、該基本バイアス回路とで増幅回路を構成することができる（付記１１）。
【００９１】
すなわち、奇数個の基本アンプを縦続接続して反転増幅回路を構成し、この反転増幅回路に該帰還抵抗で負帰還をかけ、該基本バイアス回路でバイアス電圧を供給する増幅回路を構成することができる。これにより、安定した利得及び遮断周波数を有する増幅回路を実現できる。
【００９２】
また、この増幅回路の入力端子に受光素子を接続することができる。すなわち、該受光素子から入力した電流信号を増幅することが可能である（付記１２）。また、該基本バイアス回路を各基本アンプに共通に用いることができる（付記１３）。これによれば、基本バイアス回路の数を減らすことが可能になる。
【００９３】
また、本発明は、該駆動トランジスタM11のゲートに与えるバイアス電圧をドレインから出力するゲート・ドレイン短絡の駆動側対応トランジスタと、ゲートが該基本バイアス回路21のバイアス電圧に接続された負荷側対応トランジスタとの直列回路で構成された入力バイアス回路を有することができる（付記１４）。
【００９４】
これにより、該駆動トランジスタM11の入力動作点が、入力バイアス回路で決定され、アンプ11をオープンループの増幅回路として使用することが可能になる。
さらに、本発明は、該駆動トランジスタ及び該負荷トランジスタを、チャネル幅のみが異なる形状で同一基板上に集積することができる（付記１５）。
【００９５】
【発明の実施の形態】
実施例 (1)
図７は、本発明に係る増幅回路100の実施例(1)を示している。この増幅回路100は、トランスインピーダンス型前置増幅回路であり、基本バイアス回路21と、３段の基本アンプ11，12，13から成る反転増幅回路と、入力端子INと出力端子OUTとの間に接続された帰還抵抗RFとで構成されている。
【００９６】
バイアス回路21は、ゲート・ドレイン短絡のトランジスタM01，M02、及び基準電流源IREF1を直列接続して構成されている。反転増幅回路は、ゲートをバイアス回路21のトランジスタM02のゲートに接続した負荷トランジスタM12，M22，M32、及び駆動トランジスタM11，M21，M31で構成される。
【００９７】
例えば、フォトダイオードPDから入力された微弱電流信号IINは、前置増幅回路100の帰還抵抗RFにより電流/電圧変換され、電圧信号VOUTとして出力される。このとき、負帰還により駆動トランジスタM11，M21，M31のゲート電圧及びドレイン電圧は、バイアストランジスタM01のゲート・ドレイン電圧にほぼ等しい。
【００９８】
トランジスタM11，M21，M31のチャネル長L11，L21，L31をトランジスタM01のチャネル長L01と同じに設定し、トランジスタM12，M22，M32のチャネル長L12，L22，L32をトランジスタM02のチャネル長L02と同じに設定し、トランジスタM11，M21，M31のチャネル幅W11，W21，W31を、それぞれ、トランジスタM01のチャネル幅W01のn1，n2，n3倍に設定し、トランジスタM12，M22，M32のチャネル幅W12，W22，W32をトランジスタM02のチャネル幅W02のn1，n2，n3倍に設定している。
【００９９】
このように設定した場合、各段アンプ11，12，13のバイアス電流は、それぞれ、基準電流I1の一定倍の電流値n1＊I1，n2＊I1，n3＊I1になる。
式(19)を適用するとアンプ11，12，13の利得A1，A2，A3は、それぞれ、ルート（W11/W12），ルート（W21/W22），ルート（W31/W32）となり、前置増幅回路のオープン利得Aは、ルート（(W11＊W21＊W31)/(W12＊W22＊W32)）となり、プロセス条件や温度変動によらないトランジスタ形状比(W11＊W21＊W31)/(W12＊W22＊W32)のみにより決定され、安定な利得特性が実現できる。
【０１００】
例えば、フォトダイオードPDから入力された微弱電流信号IINが前置増幅回路100に入力された場合、入力容量をCINとすれば、クローズ帯域は、安定した利得A、帰還抵抗RF、入力容量CINのみで決定される上述した式(16)になる。
実施例 (2)
図８は、本発明に係る実施例(2)を示している。この増幅回路100もトランスインピーダンス型前置増幅回路であるが、実施例(1)の増幅回路100と異なる点は、反転増幅回路が１段の基本アンプ11のみで構成されていることである。一般に、５段/７段等、任意の奇数段アンプを接続すること反転増幅回路を構成することが可能である。このように、反転増幅回路を任意の奇数段のアンプを縦続接続して構成することで、オープン利得を任意に設計することが可能になる。
【０１０１】
実施例 (3)
図９は、本発明に係る増幅回路100の実施例(3)を示している。この増幅回路100は、容量結合型増幅回路であり、入力動作点を決定する入力バイアス回路23により、駆動トランジスタM11のゲート電圧は、駆動側対応トランジスタM41のゲート・ドレイン電圧にほぼ等しく設定され、負帰還をかけたときとほぼ同じ動作条件を満足することができるため、上述した式(19)に従う安定な利得A1での増幅が可能である。
【０１０２】
また、実施例(2)に示したように、基本アンプ11を多段縦続接続することも可能である。この場合、段数は偶数であっても良い。このように、本発明は、オープンループの増幅回路としても有効なものである。
実施例 (4)
図10は、本発明に係る増幅回路100の実施例(4)を示している。この増幅回路100は、トランスインピーダンス型前置増幅回路である。
【０１０３】
この実施例(4)が図７に示した実施例(1)と異なる点は、それぞれ、駆動トランジスタM11，M21，M31と負荷トランジスタM12，M22，M32との間に負荷抵抗R1，R2，R3が接続されていることである。これにより、負荷トランジスタM12，M22，M32が飽和することを無くすと共に、基本アンプ11a，12a，13aの利得を大きくすることが可能になる。
【０１０４】
実施例 (5)
図11は、本発明に係る増幅回路100の実施例(5)を示している。この増幅回路100は、トランスインピーダンス型前置増幅回路である。
本実施例(5)では、駆動トランジスタM11，M21，M31のドレインに、それぞれ、駆動側ゲート接地トランジスタM14，M24，M34を挿入している。これらのトランジスタM14，M24，M34は、駆動トランジスタM11，M21，M31のゲート・ドレイン間容量によりゲート容量を大きく見せるミラー効果を低減させて、ミラー容量値を小さくする。
【０１０５】
これにより、各基本アンプ11b，12b，13bの帯域を広くするとともに、前置増幅回路の帯域を広くしている。
駆動側ゲート接地トランジスタのゲートにバイアス電圧を与えるバイアス回路22bのトランジスタM05は、駆動トランジスタのバイアス電圧よりも高い電圧を発生するためには、例えば、トランジスタM11，M14のサイズが等しい場合、（トランジスタM05のチャネル幅W05）＝（トランジスタM11のチャネル幅W11）/４とすればよい。
【０１０６】
実施例 (6)
図12は、本発明に係る増幅回路100の実施例(6)を示している。この増幅回路100は、トランスインピーダンス型前置増幅回路である。
この実施例(6)が図７に示した実施例(1)と異なる点は、負荷トランジスタM12，M22，M32のドレインと電源との間に、負荷側ゲート接地トランジスタM13，M23，M33を追加していることである。これにより、電源電圧変動による特性変動を低減し、より安定な利得特性を実現できる。
【０１０７】
なお、上述したように、トランジスタM02，M03のサイズが等しい場合、トランジスタM02，M06のチャネル幅及びチャネル長の関係を式(28)のように設定すればよい。
実施例 (7)
図13は、本発明に係る増幅回路100の実施例(7)を示している。この増幅回路100は、トランスインピーダンス型前置増幅回路である。
【０１０８】
この実施例(7)が図７に示した実施例(1)と異なる点は、負荷トランジスタM12，M22，M32のバルクとソースが短絡されていることである。これにより、負荷トランジスタM12，M22，M32の基板バイアス効果に起因する電源電圧不足や利得の低下を無くし特性の向上を図ることができる。
【０１０９】
実施例 (8)
図14は、本発明に係る増幅回路100の実施例(8)を示している。この増幅回路100は、トランスインピーダンス型前置増幅回路である。
この実施例(8)は、実施例(5)と実施例(6)を組み合わせた実施例であり、駆動トランジスタM11，M21，M31のドレインにゲート接地トランジスタM14，M24，M34を挿入して、増幅回路の広帯域化を実現するとともに、負荷トランジスタM12，M22，M32のドレインにゲート接地トランジスタM13，M23，M33を挿入して、電源電圧変動による特性変動の低減を図っている。
【０１１０】
実施例 (9)
図15は、本発明に係る増幅回路100の実施例(9)を示している。この増幅回路100は、トランスインピーダンス型前置増幅回路である。
この実施例(9)は、実施例(4)と同様に、それぞれ、駆動トランジスタM11，M21，M31と負荷トランジスタM12，M22，M32の間に負荷抵抗R1，R2，R3を挿入して、利得の向上を図っている。
【０１１１】
また、本実施例(9)は、負荷トランジスタM12，M22，M32のドレインに、負荷側ゲート接地トランジスタM13，M23，M33を追加している点は、実施例(6)と同様であるが、トランジスタM13，M23，M33にデプリーション型MOS（DMOS）トランジスタを用いている。これにより、実施例(6)のバイアス回路22cを省略することが可能になり、バイアス回路の構成を簡略化している。
【０１１２】
実施例 (10)
図16は、本発明に係る増幅回路100の実施例(10)を示しており、実施例(9)の変形例を示している。実施例(10)が実施例(9)と異なる点は、アンプ12に負荷抵抗R2が挿入されておらず、基本アンプ12h用のバイアス回路22hが付加されていることである。このように本発明の増幅回路は、例えば、各段の基本アンプ11g，12h，13gの利得を柔軟に設計することが可能である。
【０１１３】
実施例 (11)
図17は、本発明に係る増幅回路100の実施例(11)を示している。この実施例(11)では、実施例(1)で示したNチャネルMOSトランジスタ構成の増幅回路をPチャネルMOSトランジスタで構成している。このように、本発明の増幅回路はPチャネルMOSトランジスタで構成することが可能である。例えば、上記の実施例(2)〜(10)の増幅回路をPチャネルMOSトランジスタで構成することも可能である。
【０１１４】
（付記１）
駆動トランジスタ及び該駆動トランジスタで駆動される負荷トランジスタを有する基本アンプと、ゲート・ドレイン短絡の駆動側対応バイアストランジスタと、該負荷トランジスタのバイアス電圧をドレインから出力するゲート・ドレイン短絡の負荷側対応バイアストランジスタと、該駆動側対応バイアストランジスタ及び該負荷側対応バイアストランジスタを定電流でバイアスする基準電流源との直列回路で構成された基本バイアス回路と、を備えたことを特徴とする増幅回路。
【０１１５】
（付記２）上記の付記１において、
該駆動トランジスタと該負荷トランジスタとの間に挿入された負荷抵抗、及び該駆動側対応バイアストランジスタと該負荷側対応バイアストランジスタとの間に挿入されたバイアス抵抗をさらに有することを特徴とした増幅回路。
【０１１６】
（付記３）上記の付記１において、
該駆動トランジスタと該負荷トランジスタとの間に挿入された駆動側ゲート接地トランジスタと、該駆動側ゲート接地トランジスタのゲートにバイアス電圧を与える駆動側ゲート接地バイアス回路を有することを特徴とした増幅回路。
【０１１７】
（付記４）上記の付記３において、
該駆動側ゲート接地バイアス回路が、該バイアス電圧をドレインから出力するゲート・ドレイン短絡のバイアストランジスタと、該バイアストランジスタを定電流でバイアスする基準電流源とを有することを特徴とした増幅回路。
【０１１８】
（付記５）上記の付記１において、
該負荷トランジスタと電源との間に接続された負荷側ゲート接地トランジスタと、該負荷側ゲート接地トランジスタのゲートにバイアス電圧を与える負荷側ゲート接地バイアス回路を有することを特徴とした増幅回路。
【０１１９】
（付記６）上記の付記５において、
該負荷側ゲート接地バイアス回路が、ゲート・ドレイン短絡の駆動側対応バイアストランジスタと、該バイアス電圧をドレインから出力するゲート・ドレイン短絡の負荷側対応バイアストランジスタと、該駆動側対応バイアストランジスタ及び該負荷側対応バイアストランジスタを定電流でバイアスする基準電流源との直列回路で構成されていることを特徴とした増幅回路。
【０１２０】
（付記７）上記の付記６において、
該基本バイアス回路が、自回路内の該負荷側対応バイアストランジスタと該基準電流源との間に挿入され、該負荷側ゲート接地バイアス回路の該バイアス電圧をゲート入力したゲート接地対応バイアストランジスタを有することを特徴とした増幅回路。
【０１２１】
（付記８）上記の付記７において、
該基本アンプ及び該基本バイアス回路の該ゲート接地トランジスタは、それぞれ、該負荷トランジスタ及び該負荷側対応バイアストランジスタのしきい電圧以下のゲート・ソース電圧で飽和領域動作を行うことができるしきい電圧値を有することを特徴とした増幅回路。
【０１２２】
（付記９）上記の付記８において、
該負荷側ゲート接地バイアス回路として、該基本バイアス回路を用いることを特徴とした増幅回路。
（付記１０）上記の付記１において、
該負荷トランジスタ及び該負荷側対応バイアストランジスタのバルクとソースとを短絡したことを特徴とする増幅回路。
【０１２３】
（付記１１）上記の付記１において、
縦続接続した２Ｎ（Ｎは自然数）−１個の該基本アンプと、初段の該基本アンプの入力端子と最終段の該基本アンプの出力端子との間に接続した帰還抵抗と、該基本バイアス回路と、で構成されたことを特徴とする増幅回路。
【０１２４】
（付記１２）上記の付記１１において、
該入力端子に受光素子を接続したことを特徴とする増幅回路。
（付記１３）上記の付記１１において、
該基本バイアス回路が、各基本アンプに共通に用いられることを特徴とした増幅回路。
【０１２５】
（付記１４）上記の付記１において、
該駆動トランジスタのゲートに与えるバイアス電圧をドレインから出力するゲート・ドレイン短絡の駆動側対応トランジスタと、ゲートが該基本バイアス回路のバイアス電圧に接続された負荷側対応トランジスタとの直列回路で構成された入力バイアス回路を有することを特徴とした増幅回路。
【０１２６】
（付記１５）上記の付記１において、
該駆動トランジスタ及び該負荷トランジスタが、チャネル幅のみが異なるかたちで同一基板上に集積されていることを特徴とした増幅回路。
【０１２７】
【発明の効果】
以上説明したように、本発明の増幅回路によれば、駆動トランジスタが負荷トランジスタを駆動し、基準電流源が駆動側対応バイアストランジスタ及び負荷側対応バイアストランジスタを定電流でバイアスして該負荷トランジスタのバイアス電圧を発生するように構成し、該駆動トランジスタ及び該駆動側対応バイアストランジスタのチャネル長が互いに等しく、該負荷トランジスタ及び該負荷側対応バイアストランジスタのチャネル長が互いに等しく、該駆動トランジスタと該駆動側対応バイアストランジスタとのチャネル幅の比率が該負荷トランジスタと該負荷側対応バイアストランジスタとのチャネル幅の比率と等しいので、例えば、該駆動トランジスタ及び該負荷トランジスタを、チャネル幅のみが異なる形状で同一基板上に集積することで、容易にプロセス条件の変動や温度変動によらない安定した増幅利得を実現できる。
【０１２８】
また、該駆動トランジスタと該負荷トランジスタとの間に負荷抵抗又は駆動側ゲート接地トランジスタを挿入することで、それぞれ、該増幅回路の利得の向上を図ること、又はミラー効果による入力容量の増大を抑えて周波数帯域を広くすることが可能になる。
【０１２９】
また、該負荷トランジスタと電源との間に負荷側ゲート接地トランジスタを挿入することで、該負荷トランジスタに対する電源電圧変動の影響を低減することが可能になる。
また、該負荷トランジスタ及び該負荷側対応バイアストランジスタのバルクとソースとを短絡することで、電源電圧不足の発生の可能性を抑えることができる。
【０１３０】
また、例えば、１以上の奇数個の縦続接続した該基本アンプで増幅回路を構成し、増幅回路の出力信号を入力側に帰還抵抗でフィードバックすることにより、安定した利得及び遮断周波数を有する増幅回路を実現することができる。
【図面の簡単な説明】
【図１】本発明に係る増幅回路の原理(1)を示した回路図である。
【図２】本発明に係る増幅回路の原理(2)を示した回路図である。
【図３】本発明に係る増幅回路の原理(3)を示した回路図である。
【図４】本発明に係る増幅回路の原理(4)を示した回路図である。
【図５】本発明に係る増幅回路の原理(5)を示した回路図である。
【図６】本発明に係る増幅回路の原理(6)を示した回路図である。
【図７】本発明に係る増幅回路の実施例(1)を示した回路図である。
【図８】本発明に係る増幅回路の実施例(2)を示した回路図である。
【図９】本発明に係る増幅回路の実施例(3)を示した回路図である。
【図１０】本発明に係る増幅回路の実施例(4)を示した回路図である。
【図１１】本発明に係る増幅回路の実施例(5)を示した回路図である。
【図１２】本発明に係る増幅回路の実施例(6)を示した回路図である。
【図１３】本発明に係る増幅回路の実施例(7)を示した回路図である。
【図１４】本発明に係る増幅回路の実施例(8)を示した回路図である。
【図１５】本発明に係る増幅回路の実施例(9)を示した回路図である。
【図１６】本発明に係る増幅回路の実施例(10)を示した回路図である。
【図１７】本発明に係る増幅回路の実施例(11)を示した回路図である。
【図１８】従来の増幅回路の構成例を示した回路図である。
【図１９】従来の増幅回路を用いた光受信用前置増幅回路の構成例を示した回路図である。
【符号の説明】
100 増幅回路 10 反転増幅回路
11，11a〜11i，12，12a〜12i，13，13a〜13i 基本アンプ
21，21a〜21i 基本バイアス回路 22b，22c，22f，22h バイアス回路
23 入力バイアス回路
IN 入力端子 OUT 出力端子
M01〜M08，M11〜M14，M21〜M24，M31〜M34，M41，M42 MOSトランジスタ
PD フォトダイオード R0〜R3，RF 抵抗
CIN，C1 容量 A，A1〜A3 利得
gm1〜gm3，gm11，gm21 伝達コンダクタンス
W01〜W08，W11〜W14，W21〜W24，W31〜W34，W41，W42 チャネル幅
L01〜L08，L11〜L14，L21〜L24，L31〜L34，L41，L42 チャネル長
図中、同一符号は同一または相当部分を示す。
Claims (6)
- 駆動トランジスタ及び該駆動トランジスタで駆動される負荷トランジスタを有する基本アンプと、
ゲート・ドレイン短絡の駆動側対応バイアストランジスタと、該負荷トランジスタのバイアス電圧をドレインから出力するゲート・ドレイン短絡の負荷側対応バイアストランジスタと、該駆動側対応バイアストランジスタ及び該負荷側対応バイアストランジスタを定電流でバイアスする基準電流源との直列回路で構成された基本バイアス回路と、
を備え、
該駆動トランジスタ及び該駆動側対応バイアストランジスタのチャネル長が互いに等しく、該負荷トランジスタ及び該負荷側対応バイアストランジスタのチャネル長が互いに等しく、該駆動トランジスタと該駆動側対応バイアストランジスタとのチャネル幅の比率が該負荷トランジスタと該負荷側対応バイアストランジスタとのチャネル幅の比率と等しいことを特徴とする増幅回路。 - 駆動トランジスタ及び該駆動トランジスタで駆動される負荷トランジスタを有する基本アンプと、
ゲート・ドレイン短絡の駆動側対応バイアストランジスタと、該負荷トランジスタのバイアス電圧をドレインから出力するゲート・ドレイン短絡の負荷側対応バイアストランジスタと、該駆動側対応バイアストランジスタ及び該負荷側対応バイアストランジスタを定電流でバイアスする基準電流源との直列回路で構成された基本バイアス回路と、
該駆動トランジスタと該負荷トランジスタとの間に挿入された負荷抵抗と、
該駆動側対応バイアストランジスタと該負荷側対応バイアストランジスタとの間に挿入されたバイアス抵抗と、
を備えたことを特徴とした増幅回路。 - 駆動トランジスタ及び該駆動トランジスタで駆動される負荷トランジスタを有する基本アンプと、
ゲート・ドレイン短絡の駆動側対応バイアストランジスタと、該負荷トランジスタのバイアス電圧をドレインから出力するゲート・ドレイン短絡の負荷側対応バイアストランジスタと、該駆動側対応バイアストランジスタ及び該負荷側対応バイアストランジスタを定電流でバイアスする基準電流源との直列回路で構成された基本バイアス回路と、
該駆動トランジスタと該負荷トランジスタとの間に挿入された駆動側ゲート接地トランジスタと、
該駆動側ゲート接地トランジスタのゲートにバイアス電圧を与える駆動側ゲート接地バイアス回路と、
を備えたことを特徴とした増幅回路。 - 駆動トランジスタ及び該駆動トランジスタで駆動される負荷トランジスタを有する基本アンプと、
ゲート・ドレイン短絡の駆動側対応バイアストランジスタと、該負荷トランジスタのバイアス電圧をドレインから出力するゲート・ドレイン短絡の負荷側対応バイアストランジスタと、該駆動側対応バイアストランジスタ及び該負荷側対応バイアストランジスタを定電流でバイアスする基準電流源との直列回路で構成された基本バイアス回路と、
該負荷トランジスタと電源との間に接続された負荷側ゲート接地トランジスタと、
該負荷側ゲート接地トランジスタのゲートにバイアス電圧を与える負荷側ゲート接地バイアス回路と、
を備えたことを特徴とした増幅回路。 - 請求項１において、
駆動トランジスタ及び該駆動トランジスタで駆動される負荷トランジスタを有する基本アンプと、
ゲート・ドレイン短絡の駆動側対応バイアストランジスタと、該負荷トランジスタのバイアス電圧をドレインから出力するゲート・ドレイン短絡の負荷側対応バイアストランジスタと、該駆動側対応バイアストランジスタ及び該負荷側対応バイアストランジスタを定電流でバイアスする基準電流源との直列回路で構成された基本バイアス回路と、
を備え、
該負荷トランジスタ及び該負荷側対応バイアストランジスタのバルクとソースとを短絡したことを特徴とする増幅回路。 - 請求項１〜５のいずれか一つにおいて、
縦続接続した２Ｎ（Ｎは自然数）−１個の該基本アンプと、初段の該基本アンプの入力端子と最終段の該基本アンプの出力端子との間に接続した帰還抵抗と、該基本バイアス回路と、で構成されたことを特徴とする増幅回路。
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