JP3214474B2 - 演算増幅回路 - Google Patents
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- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
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- H03F3/30—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor
- H03F3/3001—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor with field-effect transistors
- H03F3/3022—CMOS common source output SEPP amplifiers
- H03F3/3023—CMOS common source output SEPP amplifiers with asymmetrical driving of the end stage
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- H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
- H03F2203/45—Indexing scheme relating to differential amplifiers
- H03F2203/45301—Indexing scheme relating to differential amplifiers there are multiple cascaded folded or not folded common gate stages of a cascode dif amp
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- Amplifiers (AREA)
Description
【０００１】
【発明の属する技術分野】この発明は、演算増幅回路に
関し、特に、半導体集積回路に適用して好適な演算増幅
回路に関する。
関し、特に、半導体集積回路に適用して好適な演算増幅
回路に関する。
【０００２】
【従来の技術】図２は、従来の演算増幅回路の電気的構
成例を示す回路図である。この例の演算増幅回路は、１
９８４年に発刊された「 IEEE Journal of Solid-State
Circuits 」誌の第ＳＣ−１９巻第９２０頁に開示され
たものであり、ＰチャネルＭＯＳトランジスタ（以下、
ＰＭＯＳと略す）１〜８と、ＮチャネルＭＯＳトランジ
スタ（以下、ＮＭＯＳと略す）９〜１４と、コンデンサ
１５とから概略構成されている。
成例を示す回路図である。この例の演算増幅回路は、１
９８４年に発刊された「 IEEE Journal of Solid-State
Circuits 」誌の第ＳＣ−１９巻第９２０頁に開示され
たものであり、ＰチャネルＭＯＳトランジスタ（以下、
ＰＭＯＳと略す）１〜８と、ＮチャネルＭＯＳトランジ
スタ（以下、ＮＭＯＳと略す）９〜１４と、コンデンサ
１５とから概略構成されている。
【０００３】ＰＭＯＳ１及び２は、差動トランジスタ対
を構成しており、各ゲート電極に入力電圧ＶＩＮ１及び
ＶＩＮ２が印加される。ＰＭＯＳ１及び２の各ソース電
極は、ＰＭＯＳ３のドレイン電極に共通に接続されてい
る。また、ＰＭＯＳ１のドレイン電極はＮＭＯＳ１０の
ソース電極に接続され、ＰＭＯＳ２のドレイン電極はＮ
ＭＯＳ１１のソース電極に接続されている。ＰＭＯＳ３
は、そのソース電極に第１の電源電圧Ｖ１が印加される
と共に、そのゲート電極に基準バイアス電圧Ｖ Ｂ１１が
印加されて定電流源を構成している。
を構成しており、各ゲート電極に入力電圧ＶＩＮ１及び
ＶＩＮ２が印加される。ＰＭＯＳ１及び２の各ソース電
極は、ＰＭＯＳ３のドレイン電極に共通に接続されてい
る。また、ＰＭＯＳ１のドレイン電極はＮＭＯＳ１０の
ソース電極に接続され、ＰＭＯＳ２のドレイン電極はＮ
ＭＯＳ１１のソース電極に接続されている。ＰＭＯＳ３
は、そのソース電極に第１の電源電圧Ｖ１が印加される
と共に、そのゲート電極に基準バイアス電圧Ｖ Ｂ１１が
印加されて定電流源を構成している。
【０００４】ＰＭＯＳ４は、そのソース電極に第１の電
源電圧Ｖ１が印加されると共に、そのゲート電極に基準
バイアス電圧ＶＢ１１が印加されて定電流源を構成して
おり、そのドレイン電極は、ＰＭＯＳ５のソース電極に
接続されている。ＰＭＯＳ５は、そのゲート電極に入力
電圧ＶＩＮ２が印加され、ＰＭＯＳ２と共に、入力トラ
ンジスタを構成している。ＰＭＯＳ５のドレイン電極
は、ＮＭＯＳ９のドレイン電極とゲート電極とに接続さ
れている。ＮＭＯＳ９は、そのソース電極に第２の電源
電圧Ｖ２が印加されると共に、そのゲート電極とドレイ
ン電極とがＮＭＯＳ１２及び１３のゲート電極に接続さ
れて定電流源を構成している。
源電圧Ｖ１が印加されると共に、そのゲート電極に基準
バイアス電圧ＶＢ１１が印加されて定電流源を構成して
おり、そのドレイン電極は、ＰＭＯＳ５のソース電極に
接続されている。ＰＭＯＳ５は、そのゲート電極に入力
電圧ＶＩＮ２が印加され、ＰＭＯＳ２と共に、入力トラ
ンジスタを構成している。ＰＭＯＳ５のドレイン電極
は、ＮＭＯＳ９のドレイン電極とゲート電極とに接続さ
れている。ＮＭＯＳ９は、そのソース電極に第２の電源
電圧Ｖ２が印加されると共に、そのゲート電極とドレイ
ン電極とがＮＭＯＳ１２及び１３のゲート電極に接続さ
れて定電流源を構成している。
【０００５】ＰＭＯＳ６及び７は、各トランジスタが同
量の電流を流す電流ミラーを構成しており、各ソース電
極に第１の電源電圧Ｖ１が印加されると共に、各ゲート
電極とＰＭＯＳ６のドレイン電極とが接続され、その接
続点に基準電圧ＶＲＥＦが印加されている。また、ＰＭ
ＯＳ６のゲート電極とドレイン電極とはＮＭＯＳ１０の
ドレイン電極に接続され、ＰＭＯＳ７のドレイン電極は
ＮＭＯＳ１１のドレイン電極に接続されている。ＮＭＯ
Ｓ１０及び１１の各ゲート電極は、互いに接続され、基
準バイアス電圧ＶＢ１２が印加されている。ＮＭＯＳ１
２及び１３は、定電流源を構成しており、各ソース電極
に第２の電源電圧Ｖ２が印加されると共に、ＮＭＯＳ１
２のドレイン電極がＮＭＯＳ１０のソース電極に接続さ
れ、ＮＭＯＳ１３のドレイン電極がＮＭＯＳ１１のソー
ス電極に接続されている。ＰＭＯＳ１及び２並びにＮＭ
ＯＳ１０及び１１は、フォールデッド・カスコード（fo
lded cascode）段を構成しており、ＮＭＯＳ１１のドレ
イン電極からフォールデッド・カスコード段の出力電圧
ＶＦＣＯＵＴを取り出すことができる。
量の電流を流す電流ミラーを構成しており、各ソース電
極に第１の電源電圧Ｖ１が印加されると共に、各ゲート
電極とＰＭＯＳ６のドレイン電極とが接続され、その接
続点に基準電圧ＶＲＥＦが印加されている。また、ＰＭ
ＯＳ６のゲート電極とドレイン電極とはＮＭＯＳ１０の
ドレイン電極に接続され、ＰＭＯＳ７のドレイン電極は
ＮＭＯＳ１１のドレイン電極に接続されている。ＮＭＯ
Ｓ１０及び１１の各ゲート電極は、互いに接続され、基
準バイアス電圧ＶＢ１２が印加されている。ＮＭＯＳ１
２及び１３は、定電流源を構成しており、各ソース電極
に第２の電源電圧Ｖ２が印加されると共に、ＮＭＯＳ１
２のドレイン電極がＮＭＯＳ１０のソース電極に接続さ
れ、ＮＭＯＳ１３のドレイン電極がＮＭＯＳ１１のソー
ス電極に接続されている。ＰＭＯＳ１及び２並びにＮＭ
ＯＳ１０及び１１は、フォールデッド・カスコード（fo
lded cascode）段を構成しており、ＮＭＯＳ１１のドレ
イン電極からフォールデッド・カスコード段の出力電圧
ＶＦＣＯＵＴを取り出すことができる。
【０００６】ＰＭＯＳ８は、出力トランジスタであり、
そのソース電極に第１の電源電圧Ｖ １が印加されると共
に、そのゲート電極がＮＭＯＳ１１のドレイン電極に接
続され、そのドレイン電極がＮＭＯＳ１４のドレイン電
極に接続されている。ＮＭＯＳ１４は、定電流負荷であ
り、そのゲート電極に基準バイアス電圧ＶＢ１３が印加
されると共に、そのソース電極に第２の電源電圧Ｖ２が
印加されている。ＰＭＯＳ８とＮＭＯＳ１４とは、反転
増幅器を構成しており、フォールデッド・カスコード段
の出力電圧ＶＦＣＯＵＴを反転増幅して、ＰＭＯＳ８の
ドレイン電極から出力電圧ＶＯＵＴとして出力する。コ
ンデンサ１５は、位相補償用であり、その一端がＮＭＯ
Ｓ１１のソース電極に接続され、その他端がＰＭＯＳ８
のドレイン電極に接続されている。
そのソース電極に第１の電源電圧Ｖ １が印加されると共
に、そのゲート電極がＮＭＯＳ１１のドレイン電極に接
続され、そのドレイン電極がＮＭＯＳ１４のドレイン電
極に接続されている。ＮＭＯＳ１４は、定電流負荷であ
り、そのゲート電極に基準バイアス電圧ＶＢ１３が印加
されると共に、そのソース電極に第２の電源電圧Ｖ２が
印加されている。ＰＭＯＳ８とＮＭＯＳ１４とは、反転
増幅器を構成しており、フォールデッド・カスコード段
の出力電圧ＶＦＣＯＵＴを反転増幅して、ＰＭＯＳ８の
ドレイン電極から出力電圧ＶＯＵＴとして出力する。コ
ンデンサ１５は、位相補償用であり、その一端がＮＭＯ
Ｓ１１のソース電極に接続され、その他端がＰＭＯＳ８
のドレイン電極に接続されている。
【０００７】このような構成によれば、高利得、広帯
域、電流供給型の演算増幅回路を実現することができ
る。
域、電流供給型の演算増幅回路を実現することができ
る。
【０００８】
【発明が解決しようとする課題】ところで、上記した従
来の演算増幅回路においては、入力段がＰＭＯＳ１、２
及び５によって構成されているため、入力インピーダン
スが低く、低電位入力であり、例えば、データ送受信回
路のインターフェイス部のように、前段に接続される回
路が通常高電位出力であるために高電位入力を要求され
る回路には適用することができない。
来の演算増幅回路においては、入力段がＰＭＯＳ１、２
及び５によって構成されているため、入力インピーダン
スが低く、低電位入力であり、例えば、データ送受信回
路のインターフェイス部のように、前段に接続される回
路が通常高電位出力であるために高電位入力を要求され
る回路には適用することができない。
【０００９】そこで、入力段を入力インピーダンスの高
いＮＭＯＳによって構成する必要があるが、その場合、
電流供給型であることも要求されて出力段に電流供給能
力を高めるためにゲート電極の幅の広いＰＭＯＳ（図２
ではＰＭＯＳ８）を用いたままであると、電源変動や出
力段のＰＭＯＳのスレッショルド電圧Ｖｔのバラツキが
出力電圧ＶＯＵＴに影響し、入力電圧ＶＩＮ１及びＶ
ＩＮ２と出力電圧ＶＯＵ Ｔとの間のオフセットが大きく
なるという問題があった。即ち、出力段のＰＭＯＳのス
レッショルド電圧Ｖｔが低いと出力段のＰＭＯＳの出力
電流が大きくなり、出力段のＰＭＯＳのスレッショルド
電圧Ｖｔが高いと出力段のＰＭＯＳの出力電流が小さく
なり、この変動が出力電圧ＶＯＵＴの変動となって現れ
るため、上記オフセットが大きくなるのである。
いＮＭＯＳによって構成する必要があるが、その場合、
電流供給型であることも要求されて出力段に電流供給能
力を高めるためにゲート電極の幅の広いＰＭＯＳ（図２
ではＰＭＯＳ８）を用いたままであると、電源変動や出
力段のＰＭＯＳのスレッショルド電圧Ｖｔのバラツキが
出力電圧ＶＯＵＴに影響し、入力電圧ＶＩＮ１及びＶ
ＩＮ２と出力電圧ＶＯＵ Ｔとの間のオフセットが大きく
なるという問題があった。即ち、出力段のＰＭＯＳのス
レッショルド電圧Ｖｔが低いと出力段のＰＭＯＳの出力
電流が大きくなり、出力段のＰＭＯＳのスレッショルド
電圧Ｖｔが高いと出力段のＰＭＯＳの出力電流が小さく
なり、この変動が出力電圧ＶＯＵＴの変動となって現れ
るため、上記オフセットが大きくなるのである。
【００１０】この点、入力段をＰＭＯＳで構成すれば、
フォールデッド・カスコード段に接続される電流ミラー
を構成するＰＭＯＳの一方（図２ではＰＭＯＳ７）のス
レッショルド電圧Ｖｔのバラツキと出力段のＰＭＯＳ
（図２ではＰＭＯＳ８）のスレッショルド電圧Ｖｔのバ
ラツキとが同方向のバラツキであるため、キャンセルし
あい、上記オフセットを抑制することができる。しか
し、これでは、入力段がＰＭＯＳで構成されているた
め、高電位入力を実現することができなくなってしま
う。
フォールデッド・カスコード段に接続される電流ミラー
を構成するＰＭＯＳの一方（図２ではＰＭＯＳ７）のス
レッショルド電圧Ｖｔのバラツキと出力段のＰＭＯＳ
（図２ではＰＭＯＳ８）のスレッショルド電圧Ｖｔのバ
ラツキとが同方向のバラツキであるため、キャンセルし
あい、上記オフセットを抑制することができる。しか
し、これでは、入力段がＰＭＯＳで構成されているた
め、高電位入力を実現することができなくなってしま
う。
【００１１】この発明は、上述の事情に鑑みてなされた
もので、高利得、広帯域、電流供給型、高電位入力であ
って、入出力オフセットも抑制することができる演算増
幅回路を提供することを目的としている。
もので、高利得、広帯域、電流供給型、高電位入力であ
って、入出力オフセットも抑制することができる演算増
幅回路を提供することを目的としている。
【００１２】
【課題を解決するための手段】上記課題を解決するため
に、請求項１記載の発明に係る演算増幅回路は、高い入
力インピーダンスを有する同一の導電型であり、各第１
の電極に第１及び第２の入力電圧が印加されると共に、
第２の電極が共通接続された第１及び第２のトランジス
タと、上記第１及び第２のトランジスタの導電型とは異
なる導電型であり、第１の電極が共通接続されると共
に、各第２の電極が上記第１及び第２のトランジスタの
各第３の電極に接続される第３及び第４のトランジスタ
と、上記第３及び第４のトランジスタの導電型とは異な
る導電型であり、第１の電極が共通接続されると共に、
各第２の電極が上記第３及び第４のトランジスタの各第
３の電極に接続され、上記第３及び第４のトランジスタ
の導電型と同一の導電型のトランジスタ対からなり、第
１の電源電圧を基準とする電流ミラーに各第３の電極が
接続される第５及び第６のトランジスタと、上記第５及
び第６のトランジスタの導電型とは異なる導電型であ
り、第１の電極が上記第６のトランジスタの第３の電極
に接続されると共に、第２の電極に上記第１の電源電圧
が印加され、一端に第２の電源電圧が印加される定電流
源に第３の電極が接続される第７のトランジスタとを備
えてなることを特徴としている。
に、請求項１記載の発明に係る演算増幅回路は、高い入
力インピーダンスを有する同一の導電型であり、各第１
の電極に第１及び第２の入力電圧が印加されると共に、
第２の電極が共通接続された第１及び第２のトランジス
タと、上記第１及び第２のトランジスタの導電型とは異
なる導電型であり、第１の電極が共通接続されると共
に、各第２の電極が上記第１及び第２のトランジスタの
各第３の電極に接続される第３及び第４のトランジスタ
と、上記第３及び第４のトランジスタの導電型とは異な
る導電型であり、第１の電極が共通接続されると共に、
各第２の電極が上記第３及び第４のトランジスタの各第
３の電極に接続され、上記第３及び第４のトランジスタ
の導電型と同一の導電型のトランジスタ対からなり、第
１の電源電圧を基準とする電流ミラーに各第３の電極が
接続される第５及び第６のトランジスタと、上記第５及
び第６のトランジスタの導電型とは異なる導電型であ
り、第１の電極が上記第６のトランジスタの第３の電極
に接続されると共に、第２の電極に上記第１の電源電圧
が印加され、一端に第２の電源電圧が印加される定電流
源に第３の電極が接続される第７のトランジスタとを備
えてなることを特徴としている。
【００１３】請求項２記載の発明に係る演算増幅回路
は、高い入力インピーダンスを有する同一の導電型であ
り、各第１の電極に第１及び第２の入力電圧が印加され
ると共に、共通接続された第２の電極に第１の定電流源
の一端が接続される第１及び第２のトランジスタと、上
記第１及び第２のトランジスタの導電型とは異なる導電
型であり、共通接続された第１の電極に第１の基準バイ
アス電圧が印加されると共に、各第２の電極が上記第１
及び第２のトランジスタの各第３の電極に接続され、上
記第１及び第２のトランジスタと共に第１のフォールデ
ッド・カスコード段を構成する第３及び第４のトランジ
スタと、上記第３及び第４のトランジスタの導電型とは
異なる導電型であり、共通接続された第１の電極に第２
の基準バイアス電圧が印加されると共に、各第２の電極
が上記第３及び第４のトランジスタの各第３の電極に接
続され、上記第３及び第４のトランジスタの導電型と同
一の導電型のトランジスタ対からなり、第１の電源電圧
を基準とする電流ミラーに各第３の電極が接続され、上
記第３及び第４のトランジスタと共に第２のフォールデ
ッド・カスコード段を構成する第５及び第６のトランジ
スタと、上記第５及び第６のトランジスタの導電型とは
異なる導電型であり、第１の電極が上記第６のトランジ
スタの第３の電極に接続されると共に、第２の電極に上
記第１の電源電圧が印加され、一端に第２の電源電圧が
印加される第２の定電流源に第３の電極が接続される第
７のトランジスタとを備えてなることを特徴としてい
る。
は、高い入力インピーダンスを有する同一の導電型であ
り、各第１の電極に第１及び第２の入力電圧が印加され
ると共に、共通接続された第２の電極に第１の定電流源
の一端が接続される第１及び第２のトランジスタと、上
記第１及び第２のトランジスタの導電型とは異なる導電
型であり、共通接続された第１の電極に第１の基準バイ
アス電圧が印加されると共に、各第２の電極が上記第１
及び第２のトランジスタの各第３の電極に接続され、上
記第１及び第２のトランジスタと共に第１のフォールデ
ッド・カスコード段を構成する第３及び第４のトランジ
スタと、上記第３及び第４のトランジスタの導電型とは
異なる導電型であり、共通接続された第１の電極に第２
の基準バイアス電圧が印加されると共に、各第２の電極
が上記第３及び第４のトランジスタの各第３の電極に接
続され、上記第３及び第４のトランジスタの導電型と同
一の導電型のトランジスタ対からなり、第１の電源電圧
を基準とする電流ミラーに各第３の電極が接続され、上
記第３及び第４のトランジスタと共に第２のフォールデ
ッド・カスコード段を構成する第５及び第６のトランジ
スタと、上記第５及び第６のトランジスタの導電型とは
異なる導電型であり、第１の電極が上記第６のトランジ
スタの第３の電極に接続されると共に、第２の電極に上
記第１の電源電圧が印加され、一端に第２の電源電圧が
印加される第２の定電流源に第３の電極が接続される第
７のトランジスタとを備えてなることを特徴としてい
る。
【００１４】請求項３記載の発明は、請求項２記載の演
算増幅回路に係り、上記第１の定電流源の他端には、上
記第２の電源電圧が印加されることを特徴としている。
算増幅回路に係り、上記第１の定電流源の他端には、上
記第２の電源電圧が印加されることを特徴としている。
【００１５】請求項４記載の発明は、請求項２又は３記
載の演算増幅回路に係り、上記第１の定電流源は、上記
第２の定電流源と同一の基準バイアス電圧に基づくこと
を特徴としている。
載の演算増幅回路に係り、上記第１の定電流源は、上記
第２の定電流源と同一の基準バイアス電圧に基づくこと
を特徴としている。
【００１６】請求項５記載の発明は、請求項２乃至４の
いずれか１に記載の演算増幅回路に係り、上記第３及び
第４のトランジスタは、各第２の電極に一端に上記第１
の電源電圧が印加される第３の定電流源の他端が接続さ
れると共に、各第３の電極に一端に上記第２の電源電圧
が印加される第４の定電流源の他端が接続されることを
特徴としている。
いずれか１に記載の演算増幅回路に係り、上記第３及び
第４のトランジスタは、各第２の電極に一端に上記第１
の電源電圧が印加される第３の定電流源の他端が接続さ
れると共に、各第３の電極に一端に上記第２の電源電圧
が印加される第４の定電流源の他端が接続されることを
特徴としている。
【００１７】請求項６記載の発明は、請求項５記載の演
算増幅回路に係り、上記第３の定電流源は、上記第２の
基準バイアス電圧に基づくことを特徴としている。
算増幅回路に係り、上記第３の定電流源は、上記第２の
基準バイアス電圧に基づくことを特徴としている。
【００１８】請求項７記載の発明は、請求項５又は６記
載の演算増幅回路に係り、上記第４の定電流源は、上記
第２の定電流源と同一の基準バイアス電圧に基づくこと
を特徴としている。
載の演算増幅回路に係り、上記第４の定電流源は、上記
第２の定電流源と同一の基準バイアス電圧に基づくこと
を特徴としている。
【００１９】請求項８記載の発明は、請求項１乃至７の
いずれか１に記載の演算増幅回路に係り、上記第１、第
２、第５及び第６のトランジスタはＮチャネルＭＯＳト
ランジスタであり、上記第３、第４及び第７のトランジ
スタはＰチャネルＭＯＳトランジスタであることを特徴
としている。
いずれか１に記載の演算増幅回路に係り、上記第１、第
２、第５及び第６のトランジスタはＮチャネルＭＯＳト
ランジスタであり、上記第３、第４及び第７のトランジ
スタはＰチャネルＭＯＳトランジスタであることを特徴
としている。
【００２０】請求項９記載の発明は、請求項１乃至７の
いずれか１に記載の演算増幅回路に係り、上記第１、第
２、第５及び第６のトランジスタはＮＰＮトランジスタ
であり、上記第３、第４及び第７のトランジスタはＰＮ
Ｐトランジスタであることを特徴としている。
いずれか１に記載の演算増幅回路に係り、上記第１、第
２、第５及び第６のトランジスタはＮＰＮトランジスタ
であり、上記第３、第４及び第７のトランジスタはＰＮ
Ｐトランジスタであることを特徴としている。
【００２１】
【作用】この発明の構成によれば、高利得、広帯域、電
流供給型、高電位入力であり、しかも、入出力オフセッ
トも抑制することができる。
流供給型、高電位入力であり、しかも、入出力オフセッ
トも抑制することができる。
【００２２】
【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態について説明する。説明は、実施例を用い
て具体的に行う。図１は、この発明の一実施例である演
算増幅回路の電気的構成を示す回路図である。この例の
演算増幅回路は、簡単な基準バイアス電圧発生回路も含
まれており、ＰＭＯＳ２１〜３０と、ＮＭＯＳ３１〜４
１と、コンデンサ４２とから概略構成されている。
の実施の形態について説明する。説明は、実施例を用い
て具体的に行う。図１は、この発明の一実施例である演
算増幅回路の電気的構成を示す回路図である。この例の
演算増幅回路は、簡単な基準バイアス電圧発生回路も含
まれており、ＰＭＯＳ２１〜３０と、ＮＭＯＳ３１〜４
１と、コンデンサ４２とから概略構成されている。
【００２３】ＰＭＯＳ２１〜２３及びＮＭＯＳ３１〜３
３は、簡単な基準バイアス電圧発生回路を構成してお
り、基準バイアス電圧ＶＢ２１〜ＶＢ２３を供給する。
ＮＭＯＳ３４及び３５は、差動トランジスタ対を構成し
ており、各ゲート電極に入力電圧ＶＩＮ１及びＶＩＮ２
が印加される。ＮＭＯＳ３４及び３５の各ソース電極
は、ＮＭＯＳ３６のドレイン電極に共通に接続されてい
る。また、ＮＭＯＳ３４のドレイン電極はＰＭＯＳ２７
のソース電極に接続され、ＮＭＯＳ３５のドレイン電極
はＰＭＯＳ２６のソース電極に接続されている。ＮＭＯ
Ｓ３６は、そのソース電極に第２の電源電圧Ｖ２が印加
されると共に、そのゲート電極に基準バイアス電圧Ｖ
Ｂ２３が印加されて定電流源を構成している。
３は、簡単な基準バイアス電圧発生回路を構成してお
り、基準バイアス電圧ＶＢ２１〜ＶＢ２３を供給する。
ＮＭＯＳ３４及び３５は、差動トランジスタ対を構成し
ており、各ゲート電極に入力電圧ＶＩＮ１及びＶＩＮ２
が印加される。ＮＭＯＳ３４及び３５の各ソース電極
は、ＮＭＯＳ３６のドレイン電極に共通に接続されてい
る。また、ＮＭＯＳ３４のドレイン電極はＰＭＯＳ２７
のソース電極に接続され、ＮＭＯＳ３５のドレイン電極
はＰＭＯＳ２６のソース電極に接続されている。ＮＭＯ
Ｓ３６は、そのソース電極に第２の電源電圧Ｖ２が印加
されると共に、そのゲート電極に基準バイアス電圧Ｖ
Ｂ２３が印加されて定電流源を構成している。
【００２４】ＰＭＯＳ２４及び２５は、各ソース電極に
第１の電源電圧Ｖ１が印加されると共に、各ゲート電極
が互いに接続され、その接続点に基準バイアス電圧Ｖ
Ｂ２１が印加されて定電流源を構成している。また、Ｐ
ＭＯＳ２４のドレイン電極はＮＭＯＳ２６のドレイン電
極に接続され、ＰＭＯＳ２５のドレイン電極はＮＭＯＳ
２７のドレイン電極に接続されている。ＰＭＯＳ２６及
び２７の各ゲート電極は、互いに接続され基準バイアス
BR>電圧Ｖ Ｂ２２が印加されている。ＮＭＯＳ３７及び
３８は、電流ミラーを構成しており、各ソース電極に第
２の電源電圧Ｖ２が印加されると共に、各ゲート電極は
互いに接続され基準バイアス電圧ＶＢ２３が印加されて
いる。また、ＮＭＯＳ３７のドレイン電極はＰＭＯＳ２
６のドレイン電極に接続され、ＮＭＯＳ３８のドレイン
電極はＰＭＯＳ２７のドレイン電極に接続されている。
ＮＭＯＳ３４及び３５並びにＰＭＯＳ２６及び２７は、
第１段目のフォールデッド・カスコード段を構成してい
る。
第１の電源電圧Ｖ１が印加されると共に、各ゲート電極
が互いに接続され、その接続点に基準バイアス電圧Ｖ
Ｂ２１が印加されて定電流源を構成している。また、Ｐ
ＭＯＳ２４のドレイン電極はＮＭＯＳ２６のドレイン電
極に接続され、ＰＭＯＳ２５のドレイン電極はＮＭＯＳ
２７のドレイン電極に接続されている。ＰＭＯＳ２６及
び２７の各ゲート電極は、互いに接続され基準バイアス
BR>電圧Ｖ Ｂ２２が印加されている。ＮＭＯＳ３７及び
３８は、電流ミラーを構成しており、各ソース電極に第
２の電源電圧Ｖ２が印加されると共に、各ゲート電極は
互いに接続され基準バイアス電圧ＶＢ２３が印加されて
いる。また、ＮＭＯＳ３７のドレイン電極はＰＭＯＳ２
６のドレイン電極に接続され、ＮＭＯＳ３８のドレイン
電極はＰＭＯＳ２７のドレイン電極に接続されている。
ＮＭＯＳ３４及び３５並びにＰＭＯＳ２６及び２７は、
第１段目のフォールデッド・カスコード段を構成してい
る。
【００２５】ＰＭＯＳ２８及び２９は、電流ミラーを構
成しており、各ソース電極に第１の電源電圧Ｖ１が印加
されると共に、各ゲート電極とＰＭＯＳ２８のドレイン
電極とが接続され、その接続点に基準電圧ＶＲＥＦが印
加されている。また、ＰＭＯＳ２８のゲート電極とドレ
イン電極とはＮＭＯＳ３９のドレイン電極に接続され、
ＰＭＯＳ２９のドレイン電極はＮＭＯＳ４０のドレイン
電極に接続されている。ＰＭＯＳ３９及び４０の各ゲー
ト電極は、互いに接続され基準バイアス電圧Ｖ Ｂ２１が
印加されている。ＮＭＯＳ３９のソース電極はＰＭＯＳ
２６のドレイン電極に接続され、ＮＭＯＳ４０のソース
電極はＰＭＯＳ２７のドレイン電極に接続されている。
ＰＭＯＳ２６及び２７並びにＮＭＯＳ３９及び４０は、
第２段目のフォールデッド・カスコード段を構成してお
り、ＮＭＯＳ４０のドレイン電極から第２段目のフォー
ルデッド・カスコード段の出力電圧ＶＦＣＯＵＴを取り
出すことができる。
成しており、各ソース電極に第１の電源電圧Ｖ１が印加
されると共に、各ゲート電極とＰＭＯＳ２８のドレイン
電極とが接続され、その接続点に基準電圧ＶＲＥＦが印
加されている。また、ＰＭＯＳ２８のゲート電極とドレ
イン電極とはＮＭＯＳ３９のドレイン電極に接続され、
ＰＭＯＳ２９のドレイン電極はＮＭＯＳ４０のドレイン
電極に接続されている。ＰＭＯＳ３９及び４０の各ゲー
ト電極は、互いに接続され基準バイアス電圧Ｖ Ｂ２１が
印加されている。ＮＭＯＳ３９のソース電極はＰＭＯＳ
２６のドレイン電極に接続され、ＮＭＯＳ４０のソース
電極はＰＭＯＳ２７のドレイン電極に接続されている。
ＰＭＯＳ２６及び２７並びにＮＭＯＳ３９及び４０は、
第２段目のフォールデッド・カスコード段を構成してお
り、ＮＭＯＳ４０のドレイン電極から第２段目のフォー
ルデッド・カスコード段の出力電圧ＶＦＣＯＵＴを取り
出すことができる。
【００２６】ＰＭＯＳ３０は、出力トランジスタであ
り、そのソース電極に第１の電源電圧Ｖ１が印加される
と共に、そのゲート電極がＮＭＯＳ４０のドレイン電極
に接続され、そのドレイン電極がＮＭＯＳ４１のドレイ
ン電極に接続されている。ＮＭＯＳ４１は、定電流負荷
であり、そのゲート電極に基準バイアス電圧ＶＢ２３が
印加されると共に、そのソース電極に第２の電源電圧Ｖ
２が印加されている。ＰＭＯＳ３０とＮＭＯＳ４１と
は、反転増幅器を構成しており、第２段目のフォールデ
ッド・カスコード段の出力電圧ＶＦＣＯＵＴを反転増幅
して、ＰＭＯＳ３０のドレイン電極から出力電圧Ｖ
ＯＵＴとして出力する。コンデンサ４２は、位相補償用
であり、その一端がＰＭＯＳ３０のドレイン電極に接続
され、その他端に第２の電源電圧Ｖ２が印加されてい
る。
り、そのソース電極に第１の電源電圧Ｖ１が印加される
と共に、そのゲート電極がＮＭＯＳ４０のドレイン電極
に接続され、そのドレイン電極がＮＭＯＳ４１のドレイ
ン電極に接続されている。ＮＭＯＳ４１は、定電流負荷
であり、そのゲート電極に基準バイアス電圧ＶＢ２３が
印加されると共に、そのソース電極に第２の電源電圧Ｖ
２が印加されている。ＰＭＯＳ３０とＮＭＯＳ４１と
は、反転増幅器を構成しており、第２段目のフォールデ
ッド・カスコード段の出力電圧ＶＦＣＯＵＴを反転増幅
して、ＰＭＯＳ３０のドレイン電極から出力電圧Ｖ
ＯＵＴとして出力する。コンデンサ４２は、位相補償用
であり、その一端がＰＭＯＳ３０のドレイン電極に接続
され、その他端に第２の電源電圧Ｖ２が印加されてい
る。
【００２７】この例の構成によれば、入力段が入力イン
ピーダンスの高いＮＭＯＳ３４及び３５によって構成さ
れているため、高電位入力である。また、ＮＭＯＳ３４
及び３５並びにＰＭＯＳ２６及び２７によって構成され
る第１段目のフォールデッド・カスコード段と、ＰＭＯ
Ｓ２６及び２７並びにＮＭＯＳ３９及び４０によって構
成される第２段目のフォールデッド・カスコード段とを
直列に接続しているので、高利得、広帯域である。さら
に、出力段がＰＭＯＳ３０とＮＭＯＳ４１とからなる反
転増幅器によって構成されているため、電流供給型であ
る。この場合、電源変動や出力段のＰＭＯＳ３０のスレ
ッショルド電圧Ｖｔのバラツキは、第２段目のフォール
デッド・カスコード段に接続される電流ミラーを構成す
るＰＭＯＳ２９のスレッショルド電圧Ｖｔのバラツキと
同方向のバラツキであるため、キャンセルし合う。した
がって、入力電圧ＶＩＮ１及びＶＩＮ２と出力電圧Ｖ
ＯＵＴとの間のオフセットを抑制することができる。
ピーダンスの高いＮＭＯＳ３４及び３５によって構成さ
れているため、高電位入力である。また、ＮＭＯＳ３４
及び３５並びにＰＭＯＳ２６及び２７によって構成され
る第１段目のフォールデッド・カスコード段と、ＰＭＯ
Ｓ２６及び２７並びにＮＭＯＳ３９及び４０によって構
成される第２段目のフォールデッド・カスコード段とを
直列に接続しているので、高利得、広帯域である。さら
に、出力段がＰＭＯＳ３０とＮＭＯＳ４１とからなる反
転増幅器によって構成されているため、電流供給型であ
る。この場合、電源変動や出力段のＰＭＯＳ３０のスレ
ッショルド電圧Ｖｔのバラツキは、第２段目のフォール
デッド・カスコード段に接続される電流ミラーを構成す
るＰＭＯＳ２９のスレッショルド電圧Ｖｔのバラツキと
同方向のバラツキであるため、キャンセルし合う。した
がって、入力電圧ＶＩＮ１及びＶＩＮ２と出力電圧Ｖ
ＯＵＴとの間のオフセットを抑制することができる。
【００２８】このように、この例の構成によれば、高利
得、広帯域、高電位入力、電流供給型であり、しかも、
入出力オフセットも抑制することができる演算増幅回路
を提供することができる。したがって、この例の演算増
幅回路を、データ送受信回路のインターフェイス部のよ
うな、前段に接続される回路が通常高電位出力であるた
めに高電位入力を要求される回路に適用することができ
る。
得、広帯域、高電位入力、電流供給型であり、しかも、
入出力オフセットも抑制することができる演算増幅回路
を提供することができる。したがって、この例の演算増
幅回路を、データ送受信回路のインターフェイス部のよ
うな、前段に接続される回路が通常高電位出力であるた
めに高電位入力を要求される回路に適用することができ
る。
【００２９】以上、この発明の実施例を図面を参照して
詳述してきたが、具体的な構成はこの実施例に限られる
ものではなく、この発明の要旨を逸脱しない範囲の設計
の変更等があってもこの発明に含まれる。例えば、上述
の実施例においては、定電流源を構成するＰＭＯＳ２４
及び２５の各ゲート電極の接続点と、第２段目のフォー
ルデッド・カスコード段を構成するＰＭＯＳ３９及び４
０の各ゲート電極の接続点とには、同一の基準バイアス
電圧ＶＢ２１を印加する例を示したが、これに限定され
ず、異なる基準バイアス電圧を印加しても良い。また、
上述の実施例においては、定電流源を構成するＮＭＯＳ
３６のゲート電極と、電流ミラーを構成するＮＭＯＳ３
７及び３８の各ゲート電極の接続点と、定電流負荷であ
るＮＭＯＳ４１のゲート電極とには、同一の基準バイア
ス電圧Ｖ Ｂ２３を印加する例を示したが、これに限定さ
れず、異なる基準バイアス電圧を印加しても良い。さら
に、上述の実施例においては、位相補償用のコンデンサ
４２をＰＭＯＳ３０のドレイン電極と第２の電源電圧Ｖ
２との間に接続する例を示したが、これに限定されず、
例えば、コンデンサ４２をＮＭＯＳ４１のドレイン電極
とゲート電極との間に接続しても良い。また、上述の実
施例においては、フォールデッド・カスコード段を２段
直列に接続する例を示したが、これに限定されず、３段
以上直列に接続しても良い。この構成によれば、より良
い特性が得られる。ただ、拡散工程等の製造プロセスに
おいて発生するバラツキを抑制する必要がある。さら
に、上述の実施例においては、この例の演算増幅回路を
ＰＭＯＳ及びＮＭＯＳによって構成する例を示したが、
これに限定されず、この例の演算増幅回路をＰＮＰトラ
ンジスタ及びＮＰＮトランジスタからなるバイポーラ・
トランジスタによって構成しても良い。
詳述してきたが、具体的な構成はこの実施例に限られる
ものではなく、この発明の要旨を逸脱しない範囲の設計
の変更等があってもこの発明に含まれる。例えば、上述
の実施例においては、定電流源を構成するＰＭＯＳ２４
及び２５の各ゲート電極の接続点と、第２段目のフォー
ルデッド・カスコード段を構成するＰＭＯＳ３９及び４
０の各ゲート電極の接続点とには、同一の基準バイアス
電圧ＶＢ２１を印加する例を示したが、これに限定され
ず、異なる基準バイアス電圧を印加しても良い。また、
上述の実施例においては、定電流源を構成するＮＭＯＳ
３６のゲート電極と、電流ミラーを構成するＮＭＯＳ３
７及び３８の各ゲート電極の接続点と、定電流負荷であ
るＮＭＯＳ４１のゲート電極とには、同一の基準バイア
ス電圧Ｖ Ｂ２３を印加する例を示したが、これに限定さ
れず、異なる基準バイアス電圧を印加しても良い。さら
に、上述の実施例においては、位相補償用のコンデンサ
４２をＰＭＯＳ３０のドレイン電極と第２の電源電圧Ｖ
２との間に接続する例を示したが、これに限定されず、
例えば、コンデンサ４２をＮＭＯＳ４１のドレイン電極
とゲート電極との間に接続しても良い。また、上述の実
施例においては、フォールデッド・カスコード段を２段
直列に接続する例を示したが、これに限定されず、３段
以上直列に接続しても良い。この構成によれば、より良
い特性が得られる。ただ、拡散工程等の製造プロセスに
おいて発生するバラツキを抑制する必要がある。さら
に、上述の実施例においては、この例の演算増幅回路を
ＰＭＯＳ及びＮＭＯＳによって構成する例を示したが、
これに限定されず、この例の演算増幅回路をＰＮＰトラ
ンジスタ及びＮＰＮトランジスタからなるバイポーラ・
トランジスタによって構成しても良い。
【００３０】
【発明の効果】以上説明したように、この発明の構成に
よれば、高い入力インピーダンスを有する第１及び第２
のトランジスタを入力段に設けると共に、フォールデッ
ド・カスコード段を２段直列に接続し、出力段に定電流
源に第３の電極が接続される第７のトランジスタを設け
たので、高利得、広帯域、電流供給型、高電位入力であ
り、しかも、入出力オフセットも抑制することができ
る。
よれば、高い入力インピーダンスを有する第１及び第２
のトランジスタを入力段に設けると共に、フォールデッ
ド・カスコード段を２段直列に接続し、出力段に定電流
源に第３の電極が接続される第７のトランジスタを設け
たので、高利得、広帯域、電流供給型、高電位入力であ
り、しかも、入出力オフセットも抑制することができ
る。
【図１】この発明の一実施例である演算増幅回路の電気
的構成を示す回路図である。
的構成を示す回路図である。
【図２】従来の演算増幅回路の電気的構成例を示す回路
図である。
図である。
２４〜３０ ＰＭＯＳ ３４〜４１ ＮＭＯＳ
Claims (9)
- 【請求項１】 高い入力インピーダンスを有する同一の
導電型であり、各第１の電極に第１及び第２の入力電圧
が印加されると共に、第２の電極が共通接続された第１
及び第２のトランジスタと、 前記第１及び第２のトランジスタの導電型とは異なる導
電型であり、第１の電極が共通接続されると共に、各第
２の電極が前記第１及び第２のトランジスタの各第３の
電極に接続される第３及び第４のトランジスタと、 前記第３及び第４のトランジスタの導電型とは異なる導
電型であり、第１の電極が共通接続されると共に、各第
２の電極が前記第３及び第４のトランジスタの各第３の
電極に接続され、前記第３及び第４のトランジスタの導
電型と同一の導電型のトランジスタ対からなり、第１の
電源電圧を基準とする電流ミラーに各第３の電極が接続
される第５及び第６のトランジスタと、 前記第５及び第６のトランジスタの導電型とは異なる導
電型であり、第１の電極が前記第６のトランジスタの第
３の電極に接続されると共に、第２の電極に前記第１の
電源電圧が印加され、一端に第２の電源電圧が印加され
る定電流源に第３の電極が接続される第７のトランジス
タとを備えてなることを特徴とする演算増幅回路。 - 【請求項２】 高い入力インピーダンスを有する同一の
導電型であり、各第１の電極に第１及び第２の入力電圧
が印加されると共に、共通接続された第２の電極に第１
の定電流源の一端が接続される第１及び第２のトランジ
スタと、 前記第１及び第２のトランジスタの導電型とは異なる導
電型であり、共通接続された第１の電極に第１の基準バ
イアス電圧が印加されると共に、各第２の電極が前記第
１及び第２のトランジスタの各第３の電極に接続され、
前記第１及び第２のトランジスタと共に第１のフォール
デッド・カスコード段を構成する第３及び第４のトラン
ジスタと、 前記第３及び第４のトランジスタの導電型とは異なる導
電型であり、共通接続された第１の電極に第２の基準バ
イアス電圧が印加されると共に、各第２の電極が前記第
３及び第４のトランジスタの各第３の電極に接続され、
前記第３及び第４のトランジスタの導電型と同一の導電
型のトランジスタ対からなり、第１の電源電圧を基準と
する電流ミラーに各第３の電極が接続され、前記第３及
び第４のトランジスタと共に第２のフォールデッド・カ
スコード段を構成する第５及び第６のトランジスタと、 前記第５及び第６のトランジスタの導電型とは異なる導
電型であり、第１の電極が前記第６のトランジスタの第
３の電極に接続されると共に、第２の電極に前記第１の
電源電圧が印加され、一端に第２の電源電圧が印加され
る第２の定電流源に第３の電極が接続される第７のトラ
ンジスタとを備えてなることを特徴とする演算増幅回
路。 - 【請求項３】 前記第１の定電流源の他端には、前記第
２の電源電圧が印加されることを特徴とする請求項２記
載の演算増幅回路。 - 【請求項４】 前記第１の定電流源は、前記第２の定電
流源と同一の基準バイアス電圧に基づくことを特徴とす
る請求項２又は３記載の演算増幅回路。 - 【請求項５】 前記第３及び第４のトランジスタは、各
第２の電極に一端に前記第１の電源電圧が印加される第
３の定電流源の他端が接続されると共に、各第３の電極
に一端に前記第２の電源電圧が印加される第４の定電流
源の他端が接続されることを特徴とする請求項２乃至４
のいずれか１に記載の演算増幅回路。 - 【請求項６】 前記第３の定電流源は、前記第２の基準
バイアス電圧に基づくことを特徴とする請求項５記載の
演算増幅回路。 - 【請求項７】 前記第４の定電流源は、前記第２の定電
流源と同一の基準バイアス電圧に基づくことを特徴とす
る請求項５又は６記載の演算増幅回路。 - 【請求項８】 前記第１、第２、第５及び第６のトラン
ジスタはＮチャネルＭＯＳトランジスタであり、前記第
３、第４及び第７のトランジスタはＰチャネルＭＯＳト
ランジスタであることを特徴とする請求項１乃至７のい
ずれか１に記載の演算増幅回路。 - 【請求項９】 前記第１、第２、第５及び第６のトラン
ジスタはＮＰＮトランジスタであり、前記第３、第４及
び第７のトランジスタはＰＮＰトランジスタであること
を特徴とする請求項１乃至７のいずれか１に記載の演算
増幅回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35822998A JP3214474B2 (ja) | 1998-12-16 | 1998-12-16 | 演算増幅回路 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35822998A JP3214474B2 (ja) | 1998-12-16 | 1998-12-16 | 演算増幅回路 |
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| Publication Number | Publication Date |
|---|---|
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Family
ID=18458214
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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| JP (1) | JP3214474B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US7719781B2 (en) | 2006-05-31 | 2010-05-18 | Kabushiki Kaisha Toshiba | Method and apparatus for phase-shift null-burst-pattern |
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|---|---|---|---|---|
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| US6614279B2 (en) * | 2001-08-29 | 2003-09-02 | Intel Corporation | Clock receiver circuit for on-die salphasic clocking |
| US6583669B1 (en) | 2002-04-08 | 2003-06-24 | National Semiconductor Corporation | Apparatus and method for a compact class AB turn-around stage with low noise, low offset, and low power consumption |
| US6653894B2 (en) * | 2002-04-19 | 2003-11-25 | Texas Instruments Inc | Integrated current mirror in output stage of operational amplifier |
| US6825721B2 (en) * | 2002-07-12 | 2004-11-30 | Texas Instruments Incorporated | Amplifier gain boost circuitry and method |
| KR100450171B1 (ko) * | 2002-08-27 | 2004-09-30 | 학교법인 한양학원 | 평판 디스플레이 구동용 저소비전력 고 슬루율 연산증폭기 |
| JP3739361B2 (ja) * | 2003-02-26 | 2006-01-25 | ローム株式会社 | 半導体集積回路装置 |
| TWI237940B (en) * | 2004-09-29 | 2005-08-11 | Via Tech Inc | Switched op amplifier and method of operation |
| JP2006279487A (ja) * | 2005-03-29 | 2006-10-12 | Mitsumi Electric Co Ltd | 増幅回路 |
| CN101471634B (zh) * | 2007-12-29 | 2011-05-11 | 瑞昱半导体股份有限公司 | 输出级电路以及使用其的运算放大器 |
| KR102438388B1 (ko) | 2017-08-24 | 2022-08-31 | 삼성전자주식회사 | 신호 증폭기, 및 이를 포함하는 신호 수신 회로와 장치 |
| CN110176911A (zh) * | 2019-05-29 | 2019-08-27 | 宁波市芯能微电子科技有限公司 | Bms用的高低压差分放大电路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4963834A (en) * | 1988-01-21 | 1990-10-16 | Nec Corporation | Operational amplifier |
-
1998
- 1998-12-16 JP JP35822998A patent/JP3214474B2/ja not_active Expired - Fee Related
-
1999
- 1999-12-15 US US09/460,980 patent/US6236270B1/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7721049B2 (en) | 2006-03-27 | 2010-05-18 | Kabuhsiki Kaisha Toshiba | Disk drive write method |
| US7719781B2 (en) | 2006-05-31 | 2010-05-18 | Kabushiki Kaisha Toshiba | Method and apparatus for phase-shift null-burst-pattern |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000183668A (ja) | 2000-06-30 |
| US6236270B1 (en) | 2001-05-22 |
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