JP2006279487A - 増幅回路 - Google Patents
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Abstract
【課題】 MOSプロセスにより広帯域なアナログ信号を増幅可能な増幅回路を提供することを目的とする。
【解決手段】本発明は、差動回路(111;211)と、差動回路(111;211)の差動信号を出力する出力回路(112;212)とを有する増幅回路において、出力回路(112;212)は差動信号を増幅し、出力するカスコード接続回路(141;241)と、カスコード接続回路(141;241)のゲインをブーストするゲインブースト回路(142、143;242、243)とを有することを特徴とする。
【選択図】図1
【解決手段】本発明は、差動回路(111;211)と、差動回路(111;211)の差動信号を出力する出力回路(112;212)とを有する増幅回路において、出力回路(112;212)は差動信号を増幅し、出力するカスコード接続回路(141;241)と、カスコード接続回路(141;241)のゲインをブーストするゲインブースト回路(142、143;242、243)とを有することを特徴とする。
【選択図】図1
Description
本発明は増幅回路に係り、特に、差動回路と、該差動回路の差動信号を出力する出力回路とを有する増幅回路に関する。
図3は従来の増幅回路の一例の回路構成図を示す。
従来の増幅回路1は、差動回路11、及び、出力回路12から構成されている。
差動回路11は、差動対21、カレントミラー回路22、電流源23から構成されている。
差動対21は、NチャネルMOSトランジスタM1、M2から構成されている。トランジスタM1のドレインには電源電圧VDDが印加されている。また、トランジスタM1のソースは、トランジスタM2のソースと電流源23との接続点に接続されている。さらに、トランジスタM1のゲートは、非反転入力端子Tin+に接続されている。
トランジスタM2のドレインには、カレントミラー回路22から電流が供給される。トランジスタM2のソースは、トランジスタM1のソースと電流源23との接続点に接続されている。トランジスタM2のゲートは、反転入力端子Tin-に接続されている。
カレントミラー回路22は、2段カスコード接続されたPチャネルMOSトランジスタM5〜M8及び電流源31から構成されている。トランジスタM5とトランジスタM6のソース−ドレインがカスコード接続され、トランジスタM7とトランジスタM8のソース−ドレインがカスコード接続されている。トランジスタM5及びトランジスタM6は、各々ゲートとドレインとが短絡されており、接地との間に直列に電流源31が接続されている。
トランジスタM5、M6に流れる電流がトランジスタM7、M8に流れ、トランジスタM2に供給される。電流源23は、トランジスタM1のソースとトランジスタM2のソースとの接続点と接地との間に接続され、トランジスタM1のソースとトランジスタM2のソースとから所定の電流を引き込む。差動回路11は、非反転入力端子Tin+に供給される信号と反転入力端子Tin-に供給される信号との差に応じた信号を発生する。点Aは、出力回路12に接続されている。
出力回路12は、PチャネルMOSトランジスタM3、NチャネルMOSトランジスタM4、電流源41から構成されており、いわゆる、フォールデッドカスコード回路を構成している。トランジスタM3とトランジスタM4とは、カスコード接続されており、その一端に点Aが接続され、他端は電流源41を介して接地されており、トランジスタM3とトランジスタM4との接続点から出力信号が出力され、出力端子Toutに供給される。なお、トランジスタM3のゲートには、バイアス電圧Vb1が印加される。また、トランジスタM4のゲートには、バイアス電圧Vb2が印加される。出力回路12は、点Aの信号を増幅して出力端子Toutに出力する。
しかるに、従来の増幅回路は、カレントミラー回路がトランジスタの2段構成であったため、ダイナミックレンジを圧迫していた。ダイナミックレンジを拡大するためにカレントミラー回路を構成するトランジスタを1段構成とすると、オフセット特性が悪化するなどの問題点があった。さらに、ダイナミックレンジ拡大のためには、トランジスタM5〜M8のサイズ拡大が必要となる。トランジスタM5〜M8のサイズを拡大すると、寄生容量が増大し、これにともない、周波数特性が悪化するなどの問題点もあった。さらに、オープンループゲインが低く、帰還アンプには不向きであった。また、出力インピーダンスが高く、歪率やS/N比を低くできないなどの問題点もあった。
また、図3に示すように差動回路をMOSトランジスタで構成した場合、差動トランジスタM1、M2のソース抵抗がバイポーラトランジスタで構成した場合より高くなるため、オープンループゲインが極端に低下するなどの問題点があった。
さらに、オープンループゲインを上げるため、A点のインピーダンスを高くしようとすると、A点の寄生容量により周波数特性が著しく悪化する上に、インピーダンス上昇に伴うダイナミックレンジの低下を招いてしまうなどの問題点があった。
本発明は上記の点に鑑みてなされたもので、MOSプロセスにより広帯域なアナログ信号を増幅可能な増幅回路を提供することを目的とする。
本発明は、差動回路(111;211)と、差動回路(111;211)の差動信号を出力する出力回路(112;212)とを有する増幅回路において、出力回路(112;212)は差動信号を増幅し、出力するカスコード接続回路(141;241)と、カスコード接続回路(141;241)のゲインをブーストするゲインブースト回路(142、143;242、243)とを有することを特徴とする。
また、差動回路(111;211)は、差動トランジスタ対(121;221)と、差動トランジスタ対(121;221)に電流を供給するカレントミラー回路(122;222)とを有し、カレントミラー回路(122;222)は、電源(VDD、GND)と差動トランジスタ対(121;221)を構成するトランジスタ(M1、M2;M21、M22)との間に接続された1段の構成のトランジスタ回路(M5、M7;M25、M27)から構成されたことを特徴とする。
カスコード接続回路(141;241)は、カスコード接続され、差動回路(111;211)から差動信号が供給される複数のトランジスタ(M3、M4;M23、M24)と、カスコード接続された複数のトランジスタ(M3、M4;M23、M24)に電流を供給する電流源(41;251)とから構成されたことを特徴とする。
ゲインブースト回路(142、143;242、243)は、ソースが電源に接続され、ゲートがカスコード接続回路(141;241)を構成するトランジスタ(M3、M4;M23、M24)のソースに接続されたトランジスタ(M9、M10;M29、M30)と、トランジスタ(M9、M10;M29、M30)のドレインに電流を流す電流源(151、161;261、271)とを有することを特徴とする。
差動回路(111;211)及び出力回路(112;212)を構成するトランジスタ(M1、M2、M3、M4、M5、M7、M9、M10;M21、M22、M23、M24、M25、M27、M29、M30)は、MOSトランジスタから構成されたことを特徴とする。
なお、上記参照符号はあくまでも参考であり、これによって請求の範囲が限定されるものではない。
本発明によれば、差動信号を増幅し、出力するカスコード接続回路と、カスコード接続回路のゲインをブーストするゲインブースト回路とにより出力回路を構成することにより、低オフセット電圧を確保しつつ、電源間に接続されるトランジスタの段数を低減でき、よって、オフセット電圧を低く抑えたまま、ダイナミックレンジを拡大できる。
また、差動出力点のインピーダンスを高くすることなく、オープンループゲインを大きくできるため、周波数特性を悪化、及び、ダイナミックレンジの低下を防止できる。
〔第1実施例〕
〔全体構成〕
図1は本発明の第1実施例の回路構成図を示す。同図中、図3と同一構成部分には同一符号を付し、その説明は省略する。
〔全体構成〕
図1は本発明の第1実施例の回路構成図を示す。同図中、図3と同一構成部分には同一符号を付し、その説明は省略する。
本実施例の増幅回路100は、差動回路111を構成するカレントミラー回路122及び出力回路112の構成が図3に示す従来の増幅回路1とは相違している。
〔カレントミラー回路122〕
本実施例のカレントミラー回路122は、1段構成のトランジスタM5、M7及び電流源31から構成されている。トランジスタM5は、PチャネルMOSトランジスタから構成されており、ソースに電源電圧VDDが印加されている。トランジスタM5のゲートは、ドレイン及びトランジスタM7のゲート並びに電流源31に接続されている。
本実施例のカレントミラー回路122は、1段構成のトランジスタM5、M7及び電流源31から構成されている。トランジスタM5は、PチャネルMOSトランジスタから構成されており、ソースに電源電圧VDDが印加されている。トランジスタM5のゲートは、ドレイン及びトランジスタM7のゲート並びに電流源31に接続されている。
トランジスタM7は、ソースに電源電圧VDDが印加されている。トランジスタM7のゲートは、トランジスタM5のゲート及びドレイン、電流源31に接続されている。また、トランジスタM7のドレインは、トランジスタM2のドレインに接続されている。トランジスタM7のドレインとトランジスタM2のドレインとの接続点が点Aとなり、出力回路112に接続されている。
〔出力回路112〕
本実施例の出力回路112は、フォールデッドカスコード回路141、ゲインブースト回路142、143から構成されている。
本実施例の出力回路112は、フォールデッドカスコード回路141、ゲインブースト回路142、143から構成されている。
フォールデッドカスコード回路141は、従来の出力回路12と同様にトランジスタM3、トランジスタM4、電流源41から構成されている。本実施例のフォールデッドカスコード回路141は、トランジスタM3のゲートに、バイアス電圧Vb1に代えてゲインブースト回路142の出力が供給され、トランジスタM4のゲートに、バイアス電圧Vb2に代えてゲインブースト回路143の出力が供給されている。
ゲインブースト回路142は、トランジスタM9と電流源151から構成されている。トランジスタM9は、PチャネルMOSトランジスタから構成されており、ソースに電源電圧VDDが印加されている。トランジスタM9のゲートは、点Aに接続されている。また、トランジスタM9のドレインは、電流源151を介して接地に接続されている。ゲインブースト回路142は、点Aの電位を増幅し、トランジスタM3のゲートに供給する。
ゲインブースト回路143は、トランジスタM10と電流源161から構成されている。トランジスタM10は、NチャネルMOSトランジスタから構成されており、ソースを接地されている。トランジスタM10のゲートは、トランジスタM4のソースと電流源41との接続点に接続されている。また、トランジスタM10のドレインには、電流源161を介して電源電圧VDDが印加されている。ゲインブース回路143は、トランジスタM4のソースとトランジスタM4のドレインより下を見たインピーダンスをブーストする。
〔動作〕
MOSトランジスタのゲート−ソース間電圧VGSは、VTHを閾値電圧、μCoxをプロセス定数、Lを素子の長さ、Wを素子の幅、IDをドレイン電流としたとき、一般に
VGS=VTH+√{2/(μCox)・L/W・ID}
で表され、長さLと幅Wとの比とドレイン電流IDとで決定される。
MOSトランジスタのゲート−ソース間電圧VGSは、VTHを閾値電圧、μCoxをプロセス定数、Lを素子の長さ、Wを素子の幅、IDをドレイン電流としたとき、一般に
VGS=VTH+√{2/(μCox)・L/W・ID}
で表され、長さLと幅Wとの比とドレイン電流IDとで決定される。
例えば、電流源31に流れる電流I1と電流源151に流れる電流I5とを一致させて、トランジスタM5とトランジスタM9とのサイズ、すなわち、長さL及び幅Wの比を同じにすることにより、トランジスタM5のゲート−ソース間電圧VGS(M5)とトランジスタM9のゲート−ソース間電圧VGS(M9)とを
VGS(M5)=VGS(M9)
とすることができる。
VGS(M5)=VGS(M9)
とすることができる。
同様に、(L/W*ID)を一定とすれば、
VGS(M5)=VGS(M9)
とすることができる。
VGS(M5)=VGS(M9)
とすることができる。
このため、トランジスタM5のドレイン−ソース間電圧VDS(M5)とトランジスタM7のドレイン−ソース間電圧VDS(M7)とが
VDS(M5)=VDS(M7)
となり、カレントミラーの電流比を1:1に保持できる。このため、トランジスタM1のドレイン電流ID(M1)とトランジスタM2のドレイン電流ID(M2)とにオフセットを生じさせない。
VDS(M5)=VDS(M7)
となり、カレントミラーの電流比を1:1に保持できる。このため、トランジスタM1のドレイン電流ID(M1)とトランジスタM2のドレイン電流ID(M2)とにオフセットを生じさせない。
〔効果〕
本実施例によれば、カレントミラー回路をトランジスタM5、M7からなる1段構成とすることにより、トランジスタのサイズを大きくすることなく、ダイナミックレンジを拡大できる。このため、点Aの寄生容量による周波数特性の劣化を低減できる。
本実施例によれば、カレントミラー回路をトランジスタM5、M7からなる1段構成とすることにより、トランジスタのサイズを大きくすることなく、ダイナミックレンジを拡大できる。このため、点Aの寄生容量による周波数特性の劣化を低減できる。
また、トランジスタM9と電流源とで構成されている定電圧源は、電源電圧VDDとトランジスタM10のゲート−ソース間電圧VGS(M10)で電圧が決定しており、信号の影響を受けない。つまり、トランジスタM7のドレイン−ソース間電圧VDS(M7)が一定のため、定電流性が良好である。
さらに、ゲインブースト回路によりオープンループゲインが上がるため、本実施例の増幅回路100を帰還アンプとして用いた場合、後段ドライバの出力インピーダンスを低くできる。よって、歪率やS/N比を低減できる。
また、本実施例では、上記のようなアナログ増幅回路をMOSプロセスによって構成できる。
〔第2実施例〕
〔全体構成〕
図2は本発明の第2実施例の回路構成図を示す。
〔全体構成〕
図2は本発明の第2実施例の回路構成図を示す。
本実施例の増幅回路200は、第1実施例を反対の極性のトランジスタで構成したものであり、差動回路211、及び、出力回路212から構成されている。
〔差動回路211〕
差動回路211は、差動対221、カレントミラー回路222、電流源223から構成されている。
差動回路211は、差動対221、カレントミラー回路222、電流源223から構成されている。
差動対221は、PチャネルMOSトランジスタM21、M22から構成されている。トランジスタM21のドレインは接地されている。また、トランジスタM21のソースは、トランジスタM22のソースと電流源223との接続点に接続されている。さらに、トランジスタM21のゲートは、非反転入力端子Tin+に接続されている。
トランジスタM22のドレインはカレントミラー回路222に接続されており、カレントミラー回路222から電流が引き込まれる構成とされている。トランジスタM22のソースは、トランジスタM21のソースと電流源223との接続点に接続されている。トランジスタM22のゲートは、反転入力端子Tin-に接続されている。
カレントミラー回路222は、NチャネルMOSトランジスタM25、M27及び電流源231から構成されている。トランジスタM25及びトランジスタM27は、各々のゲートとトランジスタM25のドレインとが短絡された構成とされている。電流源231は、トランジスタM25及びトランジスタM27、各々のゲートとトランジスタM25のドレインとの接続点と電源電圧VDDとの間に接続されており、トランジスタM25に定電流を供給する。トランジスタM27は、トランジスタM25に流れる電流と同等の電流をトランジスタM22のドレインから引き込む。差動回路211は、非反転入力端子Tin+に供給される信号と反転入力端子Tin-に供給される信号との差に応じた信号を発生する。点Bは、出力回路212に接続されている。
〔出力回路212〕
出力回路212は、フォールデッドカスコード回路241、及び、ゲインブースト回路242、243から構成されている。
出力回路212は、フォールデッドカスコード回路241、及び、ゲインブースト回路242、243から構成されている。
フォールデッドカスコード回路241は、トランジスタM23、M24、電流源251から構成されている。トランジスタM23は、PチャネルMOSトランジスタから構成されており、ソースは電流源251を介して電源電圧VDDが印加されるとともに、ゲインブースト回路242に接続されている。トランジスタM23のドレインは、トランジスタM24のドレインに接続されている。また、トランジスタM23のゲートはゲインブースト回路242に接続されている。
トランジスタM24はNチャネルMOSトランジスタから構成されており、ソースは点B及びゲインブースト回路243に接続されている。トランジスタM24のドレインは、トランジスタM23のドレインに接続されている。トランジスタM24のゲートは、ゲインブースト回路243に接続されている。フォールデッドカスコード回路241は、トランジスタM23ドレインとトランジスタM24のドレインとの接続点が出力として、出力端子Toutに接続される。フォールデッドカスコード回路241は、点Bの電位を増幅して出力端子Toutより出力する。
ゲインブースト回路242は、トランジスタM29及び電流源261から構成されている。トランジスタM29は、PチャネルMOSトランジスタから構成されており、ソースに電源電圧VDDが印加されている。トランジスタM29のドレインは、電流源261を介して接地されるとともに、フォールデッドカスコード回路241を構成するトランジスタM23のゲートに接続されている。また、トランジスタM29のゲートはフォールデッドカスコード回路241を構成するトランジスタM23のソースと電流源251との接続点に接続されている。ゲインブースト回路242は、トランジスタM23のソースと電流源251との接続点の電位に応じてトランジスタM23のバイアス電位を制御する。
ゲインブースト回路243は、トランジスタM30及び電流源271から構成されている。トランジスタM30は、NチャネルMOSトランジスタから構成されており、ソースは接地されている。トランジスタM30のドレインは、電流源271を介して電源電圧VDDが印加されるとともに、フォールデッドカスコード回路241を構成するトランジスタM24のゲートに接続されている。トランジスタM30のゲートは、点Bに接続されるとともに、フォールデッドカスコード回路241を構成するトランジスタM24のソースに接続されている。ゲインブースト回路243は、点Bの電位に応じてトランジスタM24のバイアス電位を制御する。
〔効果〕
本実施例によれば、差動対221を構成するトランジスタM21、M22をPチャネルMOSトランジスタから構成することにより、カレントミラー回路211を構成するトランジスタM25、M27をNチャネルMOSトランジスタで構成でき、また、出力回路212の入力側のトランジスタM24、M30もNチャネルMOSトランジスタで構成できる。このとき、一般に、NチャネルMOSトランジスタはPチャネルMOSトランジスタに比べて多数キャリアの移動度が速いことが知られている。よって、本実施例では、信号が電圧する側をNチャネルMOSトランジスタで構成することができるため、応答速度を高速化することができる。
本実施例によれば、差動対221を構成するトランジスタM21、M22をPチャネルMOSトランジスタから構成することにより、カレントミラー回路211を構成するトランジスタM25、M27をNチャネルMOSトランジスタで構成でき、また、出力回路212の入力側のトランジスタM24、M30もNチャネルMOSトランジスタで構成できる。このとき、一般に、NチャネルMOSトランジスタはPチャネルMOSトランジスタに比べて多数キャリアの移動度が速いことが知られている。よって、本実施例では、信号が電圧する側をNチャネルMOSトランジスタで構成することができるため、応答速度を高速化することができる。
100、200 増幅回路
111、211 差動回路、112、212 出力回路
21、121 差動対
31、23、151、161、223、231、251、261、271 電流源
M1、M2、M5、M7、M9、M10、M21〜M25、M27、M29、M30 トランジスタ
111、211 差動回路、112、212 出力回路
21、121 差動対
31、23、151、161、223、231、251、261、271 電流源
M1、M2、M5、M7、M9、M10、M21〜M25、M27、M29、M30 トランジスタ
Claims (5)
- 差動回路と、該差動回路の差動信号を出力する出力回路とを有する増幅回路において、
前記出力回路は、前記差動信号を増幅し、出力するカスコード接続回路と、
前記カスコード接続回路のゲインをブーストするゲインブースト回路とを有することを特徴とする増幅回路。 - 前記差動回路は、差動トランジスタ対と、
前記差動トランジスタ対に電流を供給するカレントミラー回路とを有し、
前記カレントミラー回路は、電源と差動トランジスタ対を構成するトランジスタとの間に接続された1段の構成のトランジスタ回路から構成されたことを特徴とする請求項1記載の増幅回路。 - 前記カスコード接続回路は、カスコード接続され、前記差動回路から差動信号が供給される複数のトランジスタと、
カスコード接続された前記複数のトランジスタに電流を供給する電流源とから構成されたことを特徴とする請求項1又は2記載の増幅回路。 - 前記ゲインブースト回路は、ソースが電源に接続され、ゲートが前記カスコード接続回路を構成するトランジスタのソースに接続されたトランジスタと、
前記トランジスタのドレインに電流を流す電流源とを有することを特徴とする請求項3記載の増幅回路。 - 前記差動回路及び前記出力回路を構成するトランジスタは、MOSトランジスタから構成されたことを特徴とする請求項2又は4のいずれか一項記載の増幅回路。
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