JP4862694B2

JP4862694B2 - Ｆｅｔアンプおよびそのバイアス回路

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Description

この発明は、ＦＥＴアンプおよびそのバイアス回路に関する。

図１５は、ＩＣ化に適するとともに、ＭＯＳ−ＦＥＴを使用した出力アンプおよびそのバイアス回路の一例を示す。すなわち、入力端子Ｔ1に入力信号が供給されると、この入力信号は、入力回路１を通じて、コンプリメンタリ接続されたＰチャンネルおよびＮチャンネルのＭＯＳ−ＦＥＴ（Ｐ1、Ｍ1）、（Ｐ2、Ｍ2）のゲートに同相で供給され、そのドレイン出力が、出力用のＰチャンネルおよびＮチャンネルのＭＯＳ−ＦＥＴ（Ｐ3、Ｍ3）のゲートに同相で供給される。

このＦＥＴ（Ｐ3、Ｍ3）は、コンプリメンタリ接続されているもので、それらのドレインに出力端子Ｔ2が接続されている。したがって、端子Ｔ1に入力信号が供給されると、端子Ｔ2にその増幅出力が取り出される。

そして、このとき、定電流源２の出力電流Ｉsが、カレントミラー回路４、５に供給され、さらに、カレントミラー回路６、７に供給されるとともに、これらカレントミラー回路４、５に出力用のＦＥＴ（Ｍ4、Ｍ5）が接続される。そして、これらＦＥＴ（Ｍ4、Ｍ5）およびカレントミラー回路６、７の出力側のＦＥＴ（Ｐ6、Ｐ7）により、ＦＥＴ（Ｐ3、Ｍ3）にゲートバイアス電圧が供給され、ＦＥＴ（Ｐ3、Ｍ3）はＡＢ級のプッシュプル動作とされる。

この出力アンプは、ＭＯＳ−ＦＥＴのみで構成されているので、ＩＣ化する場合、精度の高い抵抗器を使用することのできない汎用ＣＭＯＳプロセスでも実現できるという特徴がある。

なお、先行技術文献として例えば以下のものがある。
特開２００５−２６９３０７号公報

上述のように、図１５のＦＥＴアンプは高い精度の抵抗器を必要としない特徴があるが、ＦＥＴ（Ｐ3、Ｍ3）にＡＢ級のバイアス電圧を供給するために、定電流源２が必要である。そして、この定電流源２の出力電流Ｉsがたとえ一定であっても、デバイスの特性の相対変動でバイアス電流が変化してしまう。特にＭＯＳ−ＦＥＴは相対誤差が大きいので、アクティブフィルタのように多数のアンプを使用している場合、バイアス電流の変化は消費電流の大きな変動となってしまう。

また、ＦＥＴ（Ｐ3、Ｍ3）の動作点を安定化させるために、定電圧源あるいは定電流源に基づいた基準電流が必要となるので、ＣＭＯＳ回路では安定なバイアスの実現が困難である。さらに、図１５にも示すように、出力アンプのドライブ入力として、２つの同相信号が必要であり、入力回路１の構成が複雑となってしまう。

この発明は、以上のような問題点を解決しようとするものである。

この発明においては、
一方のチャンネルの第１のＭＯＳ−ＦＥＴのソースを第１の電位点に接続し、
上記第１のＭＯＳ−ＦＥＴのドレインを、少なくとも１つの第１の抵抗器を通じて他方のチャンネルの第２のＭＯＳ−ＦＥＴのドレインに接続し、
この第２のＭＯＳ−ＦＥＴのソースを上記第１の電位点とは異なる電位の第２の電位点に接続し、
上記一方のチャンネルの第３のＭＯＳ−ＦＥＴのソースを上記第１の電位点に接続し、
上記第３のＭＯＳ−ＦＥＴのドレインを、少なくとも１つの第２の抵抗器を通じて上記他方のチャンネルの第４のＭＯＳ−ＦＥＴのドレインに接続し、
この第４のＭＯＳ−ＦＥＴのソースを上記第２の電位点に接続し、
上記第１のＭＯＳ−ＦＥＴのドレインをそのゲートおよび上記第３のＭＯＳ−ＦＥＴのゲートに接続し、
上記第２のＭＯＳ−ＦＥＴのドレインをそのゲートおよび上記第４のＭＯＳ−ＦＥＴのゲートに接続し、
上記第２の抵抗器の両端に得られる電圧を、ＣＭＯＳ接続された出力用の１対のＭＯＳ−ＦＥＴのゲートにそれぞれ供給し、
上記出力用のＭＯＳ−ＦＥＴのゲートに供給されるバイアス電圧の変化が最小となるように、上記第１の抵抗器における降下電圧と、上記第２の抵抗器における降下電圧との比を設定する
ようにしたバイアス回路
とするものである。

この発明によれば、出力用ＦＥＴには所定のバイアス電圧が供給されるとともに、そのバイアス電圧は電源電圧が変化しても規定の値を維持したものとなる。したがって、出力用ＦＥＴに必要最小限のバイアス電流を供給することができ、歪みの発生を抑えることができるとともに、無駄な消費電流を生じることがない。しかも、そのための構成は簡単である。

〔１〕ＦＥＴアンプの基本等価回路
図１は、ＣＭＯＳを使用したＦＥＴアンプ１０の基本等価回路を示す。この例においては、ＦＥＴアンプ１０は、入力回路（相互コンダクタンス回路）１１と、出力回路１３と、そのバイアス回路１２から構成されているとともに、バイアス回路１２および出力回路１３が積分回路を構成している場合である。また、ＦＥＴアンプ１０は、全体が１チップＩＣ化されている。

すなわち、１対の入力端子Ｔ11A、Ｔ11Bが、ＮチャンネルのＭＯＳ−ＦＥＴ（Ｍ11、Ｍ12）のゲートに接続されるとともに、そのソースがＭＯＳ−ＦＥＴ（Ｍ14）のドレインに接続される。この場合、ＦＥＴ（Ｍ14）は、ＦＥＴ（Ｍ13）を入力側とするとともに、接地端子Ｔ10を基準電位点としてカレントミラー回路１１２を構成するものである。また、ＦＥＴ（Ｍ13）には定電流源Ｑ11から定電流が供給される。

そして、ＦＥＴ（Ｍ11、Ｍ12）のドレインと電源端子Ｔ13との間に、直流負荷としてＰチャンネルのＭＯＳ−ＦＥＴ（Ｐ11、Ｐ12）のドレイン・ソース間が接続され、それらのゲートに所定のバイアス電圧が供給される。したがって、ＦＥＴ（Ｍ11、Ｍ12）は差動アンプ１１１として動作する。

さらに、ＦＥＴ（Ｍ11）のドレインがＰチャンネルのＭＯＳ−ＦＥＴ（Ｐ13）のソースに接続されるとともに、ＦＥＴ（Ｐ13）のゲートに所定のバイアス電圧ＶG2が供給され、カスコード回路１１３が構成される。同様に、ＦＥＴ（Ｍ12）のドレインがＰチャンネルのＭＯＳ−ＦＥＴ（Ｐ14）のソースに接続されるとともに、ＦＥＴ（Ｐ13）のゲートに所定のバイアス電圧が供給され、カスコード回路１１４が構成される。

また、ＦＥＴ（Ｍ15、Ｍ16）により、ＦＥＴ（Ｍ15）を入力側とするとともに、接地端子Ｔ10を基準電位点としてカレントミラー回路１１５が構成され、ＦＥＴ（Ｍ17、Ｍ18）により、ＦＥＴ（Ｍ17）を入力側とするとともに、ＦＥＴ（Ｍ15、Ｍ16）のドレインを基準電位点としてカレントミラー回路１１６が構成される。そして、ＦＥＴ（Ｐ13、Ｐ14）のドレインが、ＦＥＴ（Ｍ17、Ｍ18）のドレインに接続される。

さらに、ＦＥＴ（Ｐ14、Ｍ18）のドレインが、後述するバイアス回路１２を通じて出力回路１３を構成するのＰチャンネルのＭＯＳ−ＦＥＴ（Ｐ31）のゲートおよびＮチャンネルのＭＯＳ−ＦＥＴ（Ｍ31）のゲートに接続される。この場合、ＦＥＴ（Ｐ31、Ｍ31）は、コンプリメンタリ接続されているもので、ＦＥＴ（Ｐ31）のソースが電源端子Ｔ13に接続され、そのドレインがＦＥＴ（Ｍ31）のドレインに接続され、そのソースが接地端子Ｔ10に接続されている。そして、ＦＥＴ（Ｐ31、Ｍ31）のドレインが、出力端子Ｔ12に接続されるとともに、帰還用のコンデンサＣ21を通じてバイアス回路１２の入力端に接続される。なお、バイアス回路１２は、入力信号を同相で出力するものとする。

このような構成によれば、入力端子Ｔ11A、Ｔ11Bにバランス型の入力信号（バイアス電圧を含むものとする）が供給されると、これは差動アンプ１１１により増幅されるとともに、カスコード回路１１３、１１４を通じてカレントミラー回路１１６に供給される。したがって、ＦＥＴ（Ｐ14、Ｍ18）のドレインからは、差動アンプ１１１およびカスコード回路１１３、１１４により増幅された信号が取り出される。

そして、この出力信号がバイアス回路１２を通じてＦＥＴ（Ｐ21、Ｍ21）に互いに同相で供給されるとともに、そのドレインから逆相で出力され、この逆相出力がコンデンサＣ21を通じてバイアス回路１２の入力端に帰還される。したがって、出力回路１２は積分回路として動作し、端子Ｔ12に入力信号の積分信号が出力される。

こうして、図１のＦＥＴアンプ１０は積分回路として動作する。なお、このＦＥＴアンプ１０の交流利得Ｇvは、
Ｇv＝ｇm／ωＣ21［倍］
ｇm：入力回路１１の相互コンダクタンス
ω ：信号の角周波数
となる。また、直流利得は、相互コンダクタンスｇmと、相互コンダクタンス回路（入力回路）１１の出力インピーダンスと、バイアス回路１２のインピーダンスとにより決まる。

〔２〕バイアス回路１２の等価回路
図１のＦＥＴアンプ１０においては、負帰還量が低下する高周波域における歪み率が、出力用ＦＥＴ（Ｐ31、Ｍ31）のバイアス電流（アイドリング電流）の大きさにより左右される。この歪みは、ＦＥＴ（Ｐ31、Ｍ31）のバイアス電流を大きくしてＡ級動作に近付ければ抑えることができるが、そのようにすると、消費電流が増加してしまう。このため、歪みと消費電流との最適化が必要となるとともに、その最適化した状態を維持する必要がある。

図２は、そのような要求を満たすバイアス回路１２の原理的な等価回路を示す。すなわち、図２において、ＰチャンネルのＭＯＳ−ＦＥＴ（Ｐ21、Ｐ22）により、電源端子Ｔ13を基準電位点とし、ＦＥＴ（Ｐ21）を入力側としてカレントミラー回路２１１が構成される。同様に、ＮチャンネルのＭＯＳ−ＦＥＴ（Ｍ21、Ｍ22）により、接地端子Ｔ10を基準電位点とし、ＦＥＴ（Ｍ21）を入力側としてカレントミラー回路２１２が構成される。そして、ＦＥＴ（Ｐ21、Ｐ22）のドレインと、ＦＥＴ（Ｍ21、Ｍ22）のドレインとの間に抵抗器Ｒ21、Ｒ22が接続される。

さらに、ＦＥＴ（Ｐ22、Ｍ22）のドレインが出力用のＦＥＴ（Ｐ31、Ｍ31）のゲートにそれぞれ接続される。この場合、ＦＥＴ（Ｐ31、Ｍ31）は、上述のようにＣＭＯＳ接続されて出力回路１３を構成しているものであり、それらのドレインが出力端子Ｔ12に接続される。

このような構成において、
ＶGP21：ＦＥＴ（Ｐ21）のゲート・ソース間電圧
ＶGM21：ＦＥＴ（Ｍ21）のゲート・ソース間電圧
Ｉ21 ：抵抗器Ｒ21を流れる電流
ＶDD ：端子Ｔ13の電源電圧
とすれば、
Ｉ21＝（ＶDD−ＶGP21−ＶGM21）／Ｒ21 ・・・ (1)
となる。

また、一般に
ＶG：スレッショールド電圧を差し引いたＭＯＳ−ＦＥＴのゲート電圧
ＩD：ＭＯＳ−ＦＥＴのドレイン電流
とすると、ＦＥＴのゲート電圧ＶG対ドレイン電流ＩDの特性は２乗特性で近似することができるので、
ＩD＝α・ＶG^2 ・・・ (2)
α ：所定の定数
“^2”は２乗を示し、“ＶG^2”はＶGの２乗を示す（以下同様）
と表すことができる。

また、
ＶTH：ＰチャンネルおよびＮチャンネルのＭＯＳ−ＦＥＴのスレッショールド電圧の和
とすると、
ＶGP21＋ＶGM21＝ＶG＋ＶTH ・・・ (3)
と表すことができる。

そして、(2)式において、
ＩD＝Ｉ21
とすると、(1)、(2)式から
α・ＶG^2＝（ＶDD−ＶGP21−ＶGM21）／Ｒ21 ・・・ (4)
となり、この右辺に(3)式を代入して
α・ＶG^2＝（ＶDD−（ＶG＋ＶTH））／Ｒ21 ・・・ (5)
となる。

この(4)式から電圧ＶGについて解くと、ＶDD＞ＶTH、ＶG＞０の条件から図３に示す(6)を得ることができる。

一方、
Ｉ22：抵抗器Ｒ22を流れる電流
とすれば、カレントミラー回路２１１、２１２の入力電流は電流Ｉ21で互いに等しく、出力電流も電流Ｉ22で互いに等しい。また、これら電流Ｉ21、Ｉ22は、ＦＥＴ（Ｐ21、Ｍ21）、（Ｐ22、Ｍ22）のゲート幅により設定できる。

そこで、抵抗器Ｒ21、Ｒ22に生じる降下電圧の電圧比ｍ
ｍ＝Ｉ22・Ｒ22／（Ｉ21・Ｒ21）・・・ (7)
とする。

また、ＦＥＴ（Ｐ31、Ｍ31）について、
ＶGP31：ＦＥＴ（Ｐ31）のゲート・ソース間電圧
ＶGM31：ＦＥＴ（Ｍ31）のゲート・ソース間電圧
ＶGP31＋ＶGM31＝ＶO ・・・ (8)
とする。すると、
ＶO＝ＶDD−Ｉ22・Ｒ22
であるから、これに(7)式を代入して変形すると、
ＶO＝ＶDD−ｍＩ21Ｒ21
＝ＶDD−ｍ（ＶDD−ＶG−ＶTH）
＝（１−ｍ）ＶDD＋ｍ（ＶG＋ＶTH）・・・ (9)
となる。

そこで、(9)式に(6)式を代入して整理すると、図３に示す(10)式が得られる。そして、電圧ＶOは(8)式のとおりであるから、出力用のＦＥＴ（Ｐ31、Ｍ31）のゲートバイアス電圧の和が(10)式で示されることになる。

ただし、この(10)式は、出力用のＦＥＴ（Ｐ31、Ｍ31）のゲートバイアス電圧の和を示しているものであり、ＦＥＴ（Ｐ31、Ｍ31）のそれぞれのゲートバイアス電圧を規定しているものではない。そして、実際の回路においては、ＦＥＴ（Ｐ31、Ｍ31）のドレインの電位は容易には定まらない。

したがって、ＦＥＴ（Ｐ31、Ｍ31）のドレインの電位を規定値、例えば、電源電圧ＶDDの1/2に安定させるには、このバイアス回路１２の前段に負帰還を行うことにより、電圧ＶOが、ＦＥＴ（Ｐ31）用のゲート電圧ＶGP31と、ＦＥＴ（Ｍ31）用のゲート電圧ＶGM31とに適切に分割され、ＦＥＴ（Ｐ31）のアイドリング電流Ｉ31と、ＦＥＴ（Ｍ23）のアイドリング電流Ｉ31とが互いに等しくなるように、入力端の電位が決めることになる。

また、
ｎ：ＩＣにおけるＦＥＴ（Ｐ21、Ｍ21）とＦＥＴ（Ｐ31、Ｍ31）とのサイズ比
とすると、このサイズ比ｎから決まる係数ｎαから
Ｉ31＝ｎαＶO^2
となる。

そして、(10)式は上に凸な特性であり、その極点では、電源電圧ＶDDが変化しても電圧ＶO、すなわち、ＦＥＴ（Ｐ31、Ｍ31）のバイアス電圧は変化しないことになる。そこで、(10)式を電圧ＶDDで微分すると、図３に示す(11)式が得られ、ｄＶO／ｄＶDD＝０から図１３に示す(12)式が得られる。

また、ＦＥＴ（Ｐ31、Ｍ31）のスレッショールド電圧ＶTHの変化に対するバイアス電圧ＶOの変化は、図３に示す(13)式となり、この(13)式に(12)式を代入すると、(13)式は、
ｄＶO／ｄＶTH＝１
となる。したがって、電源電圧ＶDDの変化に対するバイアス電圧ＶOの変化が０になる条件は、スレッショールド電圧ＶTHの変化に対して正確に追従するポイントでもある。

例えば、ＦＥＴ（Ｐ31）について、
α＝77.8μＡ／Ｖ^2、ＶTH＝0.67Ｖ
ＦＥＴ（Ｍ31）について、
α＝61.4μＡ／Ｖ^2、ＶTH＝0.64Ｖ
とすると、それらの直列回路の合成特性は、
α＝17.2μＡ／Ｖ^2、ＶTH＝1.31Ｖ
となる。この結果、Ｒ21＝120ｋΩ、ＶDD＝３Ｖの場合、(12)式からｍ＝1.35となる。

図４は、電源電圧ＶDDに対するドレイン電流Ｉ31の理論計算の結果を示す。数値条件は、上記のようにｍ＝1.35とするとともに、ｎ＝19、ＦＥＴ（Ｐ31、Ｍ31）のバイアス電流Ｉ31を約１mＡとした場合である。そして、この計算結果によれば、ｍ＝1.35のとき、電源電圧ＶDDの変化に対してドレイン電流Ｉ31の変化を十分に抑えることができる。

また、図４には、ｍ＝1.15およびｍ＝1.4の場合について、実際のＦＥＴを使用してシミュレーションした結果も合わせて示す。このシミュレーション結果には、上記の理論計算よりも少し補正不足の傾向が見られるが、これは、ＦＥＴのドレイン・ソース間電圧対ドレイン電流の特性がドレイン・ソース間電圧に依存することを考慮していないこと、および実際のＦＥＴのゲート電圧対ドレイン電流特性が正確な２乗特性から外れていることなどに起因するものである。しかし、上述の計算式から導出された特性の傾向は当てはまっている。

以上のことから、図２に示すバイアス回路１２において、電圧比ｍを適切に設定すれば、初期の目的を達成できることがわかる。

〔３−１〕実施例
図５は、この発明を適用したＦＥＴアンプ１０の一例を示すもので、入力回路１１が図１の場合と同様に構成されるとともに、バイアス回路１２および出力回路１３が図２で説明したように構成される。ただし、この場合、抵抗器Ｒ22は、抵抗器Ｒ22A、Ｒ22Bに分割され、その接続中点が、ＦＥＴ（Ｐ14、Ｐ18）のドレインに接続されるとともに、ＦＥＴ（Ｐ31、Ｍ31）のドレインが、負帰還回路１４を通じてＦＥＴ（Ｐ11、Ｐ12）のゲートに接続される。

このような構成によれば、上述のように、入力端子Ｔ11A、Ｔ11Bにバランス型の入力信号（バイアス電圧を含むものとする）が供給されると、これは差動アンプ１１１により増幅されるとともに、カスコード回路１１３、１１４を通じてカレントミラー回路１１６に供給される。したがって、ＦＥＴ（Ｐ14、Ｍ18）のドレインからは、差動アンプ１１１およびカスコード回路１１３、１１４により増幅された信号が取り出される。

そして、この出力信号が、抵抗器Ｒ22A、Ｒ22Bを通じてＦＥＴ（Ｐ31、Ｍ31）のゲートに同相で供給されるので、そのドレインからは逆相の増幅出力が取り出され、端子Ｔ12に出力される。また、その出力の一部が負帰還回路１４を通じてＦＥＴ（Ｐ11、Ｐ12）に負帰還される。したがって、端子Ｔ12に入力信号の増幅信号が出力される。

そして、この場合、〔２〕により説明したように、ＦＥＴ（Ｐ21、Ｐ22）、（Ｍ21、Ｍ22）により、ＦＥＴ（Ｐ31、Ｍ31）には所定のバイアス電圧が供給されるとともに、そのバイアス電圧は電源電圧ＶDDが変化しても規定の値を維持したものとなる。したがって、ＦＥＴ（Ｐ31、Ｑ31）に必要最小限のバイアス電流を供給することができ、歪みの発生を抑えることができるとともに、無駄な消費電流を生じることがない。

しかも、そのための構成は、図５からも明らかなように簡単である。また、バイアス回路１２の出力電位を電源電圧ＶDDのほぼ1/2とすることにより、前段の対称性を良くすることができる。

図６は、バイアス回路１２および出力回路１３の他の例を示し、この例においては、図５に示す例における電源ライン側のＦＥＴ（Ｐ22）を省略し、入力回路１１の出力段のＦＥＴ（Ｐ14）が、図５の例におけるＦＥＴ（Ｐ22）を兼ねるようにした場合である。この場合にも、抵抗器Ｒ22に電流Ｉ22が流れることにより、ＦＥＴ（Ｐ31、Ｍ31）に所定のバイアス電圧が供給される。また、図７に示す例においては、図６の例とは逆に、接地ライン側のＦＥＴ（Ｍ22）を省略した場合である。

さらに、図８に示す例においては、バイアス用のＦＥＴ（Ｐ22、Ｍ22）に比較的大きなバイアス電流を流したとき、あるいはＦＥＴのゲート長を短くしたとき、ＦＥＴ（Ｐ22、Ｍ22）の出力インピーダンスが低下して利得が低下するので、これを改善するようにした場合である。

すなわち、ＦＥＴ（Ｐ22）ドレインと、抵抗器Ｒ22Aとの間にＰチャンネルのＭＯＳ−ＦＥＴ（Ｐ23）のソース・ドレイン間が接続され、抵抗器Ｒ22Bと、ＦＥＴ（Ｍ22）ドレインとの間にＮチャンネルのＭＯＳ−ＦＥＴ（Ｍ23）のソース・ドレイン間が接続される。また、抵抗器Ｒ21が、抵抗器Ｒ21A、Ｒ21B、Ｒ21Cに３分割され、抵抗器Ｒ21A、Ｒ21Bの接続中点がＦＥＴ（Ｐ23）のゲートに接続されるとともに、抵抗器Ｒ21B、Ｒ21Cの接続中点がＦＥＴ（Ｍ23）のゲートに接続される。

したがって、バイアス回路１２の出力インピーダンスが上昇することになり、利得の低下を改善することができる。

また、図９に示す例においては、図６における例と同様、電源ライン側のＦＥＴ（Ｐ22、Ｐ23）を省略した場合である。なお、図７の例と同様、接地ライン側のＦＥＴ（Ｍ23、Ｍ22）を省略することもできる。

ところで、図５に示す例においては、入力回路１１の出力インピーダンスが、高周波帯域で容量性の低インピーダンスとなった場合、あるいは入力回路１１として出力インピーダンスの低いアンプを使用した場合、抵抗器Ｒ22A、Ｒ22Bと、ＦＥＴ（Ｐ31、Ｍ31）の入力容量あるいは出力容量とによりローパスフィルタが構成され、高周波帯域で信号レベルが低下する。

そこで、図１０に示す例においては、抵抗器Ｒ22A、Ｒ22BにコンデンサＣ22A、Ｃ22Bを並列接続することにより、高周波帯域における信号レベルの低下を補償するようにした場合である。また、図１１に示す例においては、図６に示す例において、コンデンサＣ22により高周波帯域における特性を改善している場合である。

図１２に示す例においては、図５の例におけるカレントミラー回路２１１を構成しないでＦＥＴ（Ｐ22）を独立させ、これにＦＥＴ（Ｐ14、Ｍ18）から信号およびバイアス電流を供給するようにした場合である。この場合には、ＦＥＴ（Ｐ22）が信号増幅も行うことになるので、大きな利得を得ることができるとともに、消費電流を削減することもできる。

また、図１３に示す例においては、さらに、図１０の例と同様、コンデンサＣ22により高周波帯域における信号の減衰を補償するようにした場合である。

図１４に示す例においては、１対の出力端子Ｔ12A、Ｔ12Bに出力信号がバランス型に得られるようにした場合である。

すなわち、バイアス回路１２および出力回路１３Ａが、図１１の例におけるバイアス回路１２および出力回路１３と同様に構成され、ＦＥＴ（Ｍ12、Ｐ12）のドレインがＦＥＴ（Ｐ31）のゲートに接続される。また、ＦＥＴ（Ｐ31、Ｍ31）のドレインが一方の出力端子Ｔ12Aに接続されるとともに、負帰還用の抵抗器Ｒ27を通じてＦＥＴ（Ｐ31）のゲートに接続される。

さらに、出力回路１３Ｂが、ＦＥＴ（Ｐ32、Ｍ32）、抵抗器Ｒ28およびコンデンサＣ28により出力回路１３Ａと同様に構成され、ＦＥＴ（Ｍ11、Ｐ11）のドレインがＦＥＴ（Ｐ32）のゲートに接続される。また、ＦＥＴ（Ｐ32、Ｍ32）のドレインが他方の出力端子Ｔ12Bに接続されるとともに、負帰還用の抵抗器Ｒ29を通じてＦＥＴ（Ｐ32）のゲートに接続される。

また、カレントミラー回路２１２には、ＦＥＴ（Ｍ22）と同様の出力用ＦＥＴ（Ｍ23）が設けられ、そのドレインがＦＥＴ（Ｍ32）のゲートに接続される。さらに、ＦＥＴ（Ｐ31）のドレインとＦＥＴ（Ｐ32）のドレインとの間に、抵抗器Ｒ31、Ｒ32が直列接続され、その接続中点に、ＦＥＴ（Ｐ31、Ｐ32）の出力の直流電圧（直流電位）が取り出され、この直流電圧が負帰還回路１４を通じてＦＥＴ（Ｐ11、Ｐ12）のゲートに帰還される。

したがって、この例によれば、差動入力で差動出力のＦＥＴアンプとすることができる。

〔４〕まとめ
上述のＦＥＴアンプおよびバイアス回路によれば、以下のような効果を得ることができる。すなわち、
１．電源電圧の変動や素子の特性に変化があっても、出力用のＦＥＴに安定したバイアスを与えることができる。
２．回路が単純であり、簡単なので、バイアス回路における消費電流が少ない。
３．電源電圧に対してシリーズとなる素子が少ないので、低電圧で動作する。
４．前段（入力回路１１）に接続される入力端が１つなので、前段との接続が容易であり、前段として複雑な回路が不要である。
５．容量により高周波帯域の補正を行うことができ、高周波アンプとしても動作が可能である。
６．ＦＥＴの特性や抵抗値により動作点をＡ級でもＡＢ級でも容易に設定することができる。
７．入力インピーダンスを高くできるので、利得の大きなＦＥＴアンプを実現することができる。

８．定電圧や定電流を基準とする安定な電流を必要としないので、回路が簡単である。
９．ＣＭＯＳ回路は基準電圧の変化しない安定化電源の実現が難しいが、そのような安定化電源が不要なので、ＣＭＯＳ回路で実現することができる。

〔略語の一覧〕
ＣＭＯＳ：Complementary Metal Oxide Semiconductor
ＦＥＴ：Field Effect Transistor
ＩＣ：Integrated Circuit
ＭＯＳ：Metal Oxide Semiconductor

この発明の一形態を示す接続図である。この発明の他の形態を示す接続図である。この発明の特性を説明するための数式を示す図である。この発明を説明するための特性図である。この発明の他の形態を示す接続図である。この発明の他の形態を示す接続図である。この発明の他の形態を示す接続図である。この発明の他の形態を示す接続図である。この発明の他の形態を示す接続図である。この発明の他の形態を示す接続図である。この発明の他の形態を示す接続図である。この発明の他の形態を示す接続図である。この発明の他の形態を示す接続図である。この発明の他の形態を示す接続図である。この発明を説明するための接続図である。

符号の説明

１０…ＦＥＴアンプ、１１…入力回路、１２…バイアス回路、１３…出力回路、１４…負帰還回路

Claims

一方のチャンネルの第１のＭＯＳ−ＦＥＴのソースを第１の電位点に接続し、
上記第１のＭＯＳ−ＦＥＴのドレインを、少なくとも１つの第１の抵抗器を通じて他方のチャンネルの第２のＭＯＳ−ＦＥＴのドレインに接続し、
この第２のＭＯＳ−ＦＥＴのソースを上記第１の電位点とは異なる電位の第２の電位点に接続し、
上記一方のチャンネルの第３のＭＯＳ−ＦＥＴのソースを上記第１の電位点に接続し、
上記第３のＭＯＳ−ＦＥＴのドレインを、少なくとも１つの第２の抵抗器を通じて上記他方のチャンネルの第４のＭＯＳ−ＦＥＴのドレインに接続し、
この第４のＭＯＳ−ＦＥＴのソースを上記第２の電位点に接続し、
上記第１のＭＯＳ−ＦＥＴのドレインをそのゲートおよび上記第３のＭＯＳ−ＦＥＴのゲートに接続し、
上記第２のＭＯＳ−ＦＥＴのドレインをそのゲートおよび上記第４のＭＯＳ−ＦＥＴのゲートに接続し、
上記第２の抵抗器の両端に得られる電圧を、ＣＭＯＳ接続された出力用の１対のＭＯＳ−ＦＥＴのゲートにそれぞれ供給し、
上記出力用のＭＯＳ−ＦＥＴのゲートに供給されるバイアス電圧の変化が最小となるように、上記第１の抵抗器における降下電圧と、上記第２の抵抗器における降下電圧との比を設定する
ようにしたバイアス回路。
請求項１に記載のバイアス回路において、
上記第２の抵抗器に周波数特性を補償するためのコンデンサを並列接続する
ようにしたバイアス回路。
入力信号の供給される入力回路と、
この入力回路の出力が供給される出力回路と、
この出力回路に所定のバイアス電圧を供給するバイアス回路と
を有し、
上記バイアス回路は、
一方のチャンネルの第１のＭＯＳ−ＦＥＴのソースが電源ラインに接続され、
上記第１のＭＯＳ−ＦＥＴのドレインが、第１の抵抗器を通じて他方のチャンネルの第２のＭＯＳ−ＦＥＴのドレインに接続され、
この第２のＭＯＳ−ＦＥＴのソースが接地ラインに接続され、
上記一方のチャンネルの第３のＭＯＳ−ＦＥＴのソースが上記電源ラインに接続され、
上記第３のＭＯＳ−ＦＥＴのドレインが、第２および第３の抵抗器の直列回路を通じて上記他方のチャンネルの第４のＭＯＳ−ＦＥＴのドレインに接続され、
この第４のＭＯＳ−ＦＥＴのソースが上記接地ラインに接続され、
上記第１のＭＯＳ−ＦＥＴのドレインがそのゲートおよび上記第３のＭＯＳ−ＦＥＴのゲートに接続され、
上記第２のＭＯＳ−ＦＥＴのドレインがそのゲートおよび上記第４のＭＯＳ−ＦＥＴのゲートに接続されて構成され、
上記出力回路は、上記一方のチャンネルの第５のＭＯＳ−ＦＥＴと、上記他方のチャンネルの第６のＭＯＳ−ＦＥＴとが、上記電源ラインおよび上記接地ラインの間に、コンプリメンタリ接続されて構成され、
上記入力回路の出力端が、上記第２および第３の抵抗器の接続中点に接続され、
上記第２および第３の抵抗器の直列回路の両端が、上記第５および第６のＭＯＳ−ＦＥＴのゲートにそれぞれ接続され、
この第５および第６のＭＯＳ−ＦＥＴのドレインから出力が取り出されるとともに、その出力の一部が上記入力回路に負帰還され、
上記第５および第６のＭＯＳ−ＦＥＴのゲートに供給されるバイアス電圧の変化が最小となるように、上記第１の抵抗器における降下電圧と、上記第２および第３の抵抗器の直列回路における降下電圧との比を設定する
ようにしたＦＥＴアンプ。
一方のチャンネルの第１のＭＯＳ−ＦＥＴのソースを第１の電位点に接続し、
上記第１のＭＯＳ−ＦＥＴのドレインを、少なくとも１つの第１の抵抗器を通じて他方のチャンネルの第２のＭＯＳ−ＦＥＴのドレインに接続し、
この第２のＭＯＳ−ＦＥＴのソースを上記第１の電位点とは異なる第２の電位点に接続し、
上記一方のチャンネルの第３のＭＯＳ−ＦＥＴのソースを上記第１の電位点に接続し、
上記第３のＭＯＳ−ＦＥＴのドレインを、少なくとも１つの第２の抵抗器を通じて上記他方のチャンネルの第４のＭＯＳ−ＦＥＴのドレインに接続し、
この第４のＭＯＳ−ＦＥＴのソースを上記第２の電位点に接続し、
上記第１のＭＯＳ−ＦＥＴのドレインをそのゲートに接続し、
上記第２のＭＯＳ−ＦＥＴのドレインをそのゲートおよび上記第４のＭＯＳ−ＦＥＴのゲートに接続し、
上記第２の抵抗器の両端に得られる電圧を、ＣＭＯＳ接続された出力用の１対のＭＯＳ−ＦＥＴのゲートにそれぞれ供給し、
上記出力用のＭＯＳ−ＦＥＴのゲートに供給されるバイアス電圧の変化が最小となるように、上記第１の抵抗器における降下電圧と、上記第２の抵抗器における降下電圧との比を設定する
ようにしたバイアス回路。