CN102969994B - 电压可变增益放大电路 - Google Patents

Abstract

本发明提供一种增益相对于增益控制电压线性且连续地变化的电压可变增益放大电路。电压可变增益放大电路(100)构成为包括第1差动放大器(1)、第2差动放大器(2)、增益控制电压电流变换电路(3)、及基准电流产生电路(4)。第1差动放大器(1)与第2差动放大器(2)串联连接。增益控制电压电流变换电路(3)将增益控制电压(VC)变换为相对于增益控制电压(VC)线性地变化的增益控制电流(IC)。构成为第1及第2差动输入晶体管(11、12)的漏极电流(Id1、Id2)相对于增益控制电流(IC)线性地变化。

Description

电压可变增益放大电路

技术领域

本发明涉及增益(Gain)随着增益控制电压而线性地变化的电压可变增益放大电路。

背景技术

以往，已知增益相对于增益控制电压离散地变换的可编程增益放大电路、相对于增益控制电压取得增益的对数之后的结果线性地变换的电压可变增益放大电路。但是，根据电压可变增益放大电路的应用领域，为了提高增益的控制性，正在寻求开发一种增益相对于增益控制电压线性且连续地变化的电压可变增益放大电路。

专利文献1：日本特开平5-218767号公报

发明内容

为此，本发明的目的在于提供一种增益相对于增益控制电压线性且连续地变化的电压可变增益放大电路。此外，本发明的目的在于抑制这种电压可变增益放大电路的增益的电源电压依赖性。

再有，本发明的目的在于抑制这种电压可变增益放大电路的增益的半导体制造工艺引起的偏差、以及温度依赖性。

本发明的电压可变增益放大电路，其特征在于，具备：

第1差动放大器，其具备生成基准电流的恒流源、被供给来自该恒流源的所述基准电流的一对差动输入晶体管、输出一对差动输出电压的一对输出端子、以及在一对输出端子之间串联连接的第1及第2输出电阻元件；

第2差动放大器，其具有与所述第1差动放大器相同的结构，并接收所述第1差动放大器的所述一对差动输出电压；

增益控制电压电流变换电路，其将增益控制电压变换为相对于该增益控制电压线性地变化的增益控制电流；和

电流旁路电路，其形成所述基准电流之中的相当于所述增益控制电流的电流分别使所述差动输入晶体管成为旁路的这种旁路路径。

发明效果

根据本发明，能够提供一种增益相对于增益控制电压线性且连续地变化的电压可变增益放大电路。此外，根据本发明，能够抑制这种电压可变增益放大电路的增益的电源电压依赖性。再有，根据本发明，能够抑制这种电压可变增益放大电路的增益的半导体制造工艺引起的偏差、以及温度依赖性。

附图说明

图1是本发明的实施方式中的电压可变增益放大电路的框图。

图2是构成本发明的实施方式中的电压可变增益放大电路的第1差动放大器的电路图。

图3是构成本发明的实施方式中的电压可变增益放大电路的增益控制电压电流变换电路的第1电路例的电路图。

图4是构成本发明的实施方式中的电压可变增益放大电路的电流旁路电路的电路图。

图5是表示增益控制电流与增益控制电压的关系的图。

图6是表示电压可变增益放大电路的增益与增益控制电压的关系的图。

图7是构成本发明的实施方式中的电压可变增益放大电路的增益控制电压电流变换电路的第2电路例的电路图。

图8是表示增益控制电压电流变换电路的第1电路例中的增益的电源电压依赖性的图。

图9是表示增益控制电压电流变换电路的第2电路例中的增益的电源电压依赖性的图。

图10是构成本发明的实施方式中的电压可变增益放大电路的基准电流产生电路的第1电路例(采用共发共基连接(cascode)时)的电路图。

图11是构成本发明的实施方式中的电压可变增益放大电路的基准电流产生电路的第2电路例(没有采用共发共基连接时)的电路图。

图12是采用图10、图11的电压可变增益放大电路的2级放大电路的电路图。

图13是采用图10、图11的电压可变增益放大电路的1级放大电路的电路图。

符号说明：

1-第1差动放大器，2-第2差动放大器，3、3A-增益控制电压电流变换电路，4-基准电流产生电路，100-电压可变增益放大电路，11-第1差动输入晶体管，12-第2差动输入晶体管，13、14、15-恒流源晶体管，20、21-相位补偿电路，22-第1输出电阻元件，23-第2输出电阻元件，50-电流旁路电路。

具体实施方式

图1是本发明的实施方式中的电压可变增益放大电路100的框图。电压可变增益放大电路100构成为包括：第1差动放大器1、第2差动放大器2、增益控制电压电流变换电路3、及基准电流产生电路4。图2是第1差动放大器1的电路图。第2差动放大器2接收第1差动放大器1的差动输出进行动作，具有与第1差动放大器1相同的电路构成。电压可变增益放大电路100能够制造成半导体集成电路芯片。

<本发明的基本原理>

电压可变增益放大电路100构成为：增益相对于增益控制电压线性(linear)且连续地变化。首先，基于图1、图2，说明该电压可变增益放大电路100的基本原理。

第1级的第1差动放大器1的增益G1根据差动输入晶体管11、12的跨导gm(gm1＝gm2)、第1及第2输出电阻元件22、23的电阻值RO(＝RO1＝RO2)并通过G1＝gm×RO来决定。第2级的第2差动放大器2的增益G2也通过G2＝gm×RO来决定。

在电压可变增益放大电路100中，由于使第1差动放大器1和第2差动放大器2串联连接，因此从第2级的第2差动放大器2得到的整体的增益G为G＝G1×G2＝(gm·RO)²。如后面所述，由于gm＝√Idl，因此整体的增益G与Id1成比例(G∝Id)。其中，Id1是第1差动放大器1的第1差动输入晶体管11的漏极电流。第2差动输入晶体管12的漏极电流Id2等于Id1(Id1＝Id2)。

增益控制电压电流变换电路3基本上是将增益控制电压VC变换为相对于增益控制电压VC线性地变化的增益控制电流IC。因此，如果构成为第1及第2差动输入晶体管11、12的漏极电流Id1、Id2相对于增益控制电流IC线性地变化，则增益G如图6所示那样相对于增益控制电压VC线性地变化。

<第1差动放大器1的构成>

基于图2来说明第1差动放大器1的构成。第2差动放大器2如上述那样具有与第1差动放大器1相同的构成。

第1差动放大器1构成为包括：由P沟道型MOS晶体管构成的第1差动输入晶体管11、由P沟道型MOS晶体管构成的第2差动输入晶体管12、由P沟道型MOS晶体管构成的恒流源晶体管13、14、15、由N沟道型MOS晶体管16、17构成的第1电流镜电路、由N沟道型MOS晶体管18、19构成的第2电流镜电路、由相位补偿用电容器和零点消去用电阻构成的第1相位补偿电路20及第2相位补偿电路21、第1输出电阻元件22、第2输出电阻元件23、第1电容器C1、以及第2电容器C2。

实际上，在第1差动放大器1中设置了后述的图4的电流旁路电路50，但在此说明除去了电流旁路电路50之后的构成。

向恒流源晶体管13、14、15的源极施加电源电压VDD。在恒流源晶体管13的漏极连接着第1及第2差动输入晶体管11、12的共用源极。向恒流源晶体管13的栅极施加来自基准电流产生电路4的偏置电压，恒定的漏极电流2×Id1作为基准电流流过。尽管第1及第2差动输入晶体管11、12中分别流过漏极电流Id1、Id2，但假设第1及第2差动输入晶体管11、12具有相同的尺寸及电气特性，使得Id1＝Id2。

第1电流镜电路与第1差动输入晶体管11的漏极连接，第2电流镜电路与第2差动输入晶体管12的漏极连接。

向恒流源晶体管14、15的栅极施加共用的偏置电压。向第1及第2差动输入晶体管11、12的各栅极分别施加差动输入电压VIN、VIP。从与恒流源晶体管14及N沟道型MOS晶体管16的第1连接节点连接的第1输出端子24、与恒流源晶体管15及N沟道型MOS晶体管19的第2连接节点连接的第2输出端子25分别输出差动输出电压VOP、VON。

在第1输出端子24与第2输出端子25之间串联连接了第1输出电阻元件22和第2输出电阻元件23。第1输出电阻元件22的电阻值RO1和第2输出电阻元件23的电阻RO2被设定为相等的电阻值RO(RO1＝RO2＝RO)。

第1电容器C1与第1输出电阻元件22并联连接，第2电容器C2与第2输出电阻元件23并联连接。此外，第1输出电阻元件RO1与第2输出电阻元件RO2的连接节点被调整至恒定的公共电压VCOM(中心电压)。

以下，求出电压可变增益放大电路100的增益G1。当前，假设VIN变动了ΔVIN，伴随于此第1差动输入晶体管11的漏极电流Id1变动了ΔId1。于是，ΔId1能够由式1表示。

[式1]

ΔId1＝gm1·ΔVIN＝gm·ΔVIN

gm1是第1差动输入晶体管11的跨导(transconductance)，假设是与第2差动输入晶体管12的跨导gm2相等的值gm(gm1＝gm2＝gm)。

由于N沟道型MOS晶体管16中流过来自恒流源晶体管14的恒流，因此漏极电流Id1的变动量ΔId1流入第2输出电阻元件22。因而，差动输出电压VON变动了ΔVON。因此，ΔVON能够由式2表示。

[式2]

ΔVON＝ΔId1·RO＝gm·RO·ΔVIN

同样，假设VIP变动了ΔVIP，伴随于此第2差动输入晶体管12的漏极电流Id2变动了ΔId2。于是，ΔId2能够由式3表示。

[式3]

ΔId2＝gm2·ΔVIP＝gm·ΔVIP

此外，由ΔId2引起的差动输出电压VON的变动量ΔVON能够由式4表示。

[式4]

ΔVOP＝ΔId2·RO1＝gm·RO·ΔVIP

因此，增益G1能够由式5表示。

[式5]

此外，根据第1差动输入晶体管11的饱和区中的电流式，Id1由式6表示。

[式6]

μp为迁移率，Cox为每单位面积的栅极电容，S1为栅极尺寸比，Vgs1为栅极源极间电压，Vtp1为阈值电压。在将第1差动输入晶体管11的沟道宽度设为W、将沟道长度设为L时，所谓栅极尺寸比是W/L之比。以下也是同样的。

于是，跨导gm由式7表示。

[式7]

因此，增益G1能够由式8表示。增益G1与√Id1成比例。

[式8]

由此，电压可变增益放大电路100的整体的增益G是由式9表示。

[式9]

G＝G1×G2＝4β1·RO²·Id1

在此，β1由式10给出。

[式10]

如上述，增益控制电压电流变换电路3将增益控制电压VC变换为相对于增益控制电压VC线性地变化的增益控制电流IC。此外，电流旁路电路50构成为使得第1及第2差动输入晶体管11、12的漏极电流Id1、Id2相对于增益控制电流IC线性地变化。

以下，说明增益控制电压电流变换电路3、电流旁路电路50的具体构成。

<增益控制电压电流变换电路3的构成>

增益控制电压电流变换电路3基本上是使用电阻元件34来进行电压电流变换的电路，将增益控制电压VC变换为相对于增益控制电压VC线性地变化的第1增益控制电流IC1、第2增益控制电流IC2。IC1、IC2通过电流镜电路而分别提供给第1差动放大器1、第2差动放大器2。

图3(a)是增益控制电压电流变换电路3的电路图。如图示那样，增益控制电压电流变换电路3构成为包括：增益电压控制电路31、运算放大器32、由P沟道型MOS晶体管构成的控制晶体管33、电压电流变换用的电阻元件34、缓冲放大器35、振荡防止用的相位补偿电路36、由P沟道型MOS晶体管构成的第1及第2镜像晶体管37、38。

增益电压控制电路31是使增益控制电压VC相对于直流电平的基准电压VREF进行反相从而生成反相增益控制电压VC2的电路。增益电压控制电路31例如图3(b)所示那样由运算放大器310和反馈电阻元件312构成，其中该运算放大器310经由输入电阻元件311向反相输入端子(-)施加增益控制电压VC并向非反相输入端子(+)施加基准电压VREF，该反馈电阻元件312连接在运算放大器310的反相输入端子(-)与输出端子之间。将输入电阻元件311和反馈电阻元件312的电阻值设为Rx。

从增益电压控制电路31输出的反相增益控制电压VC2被施加于运算放大器32的反相输入端子(-)。向控制晶体管33的栅极施加运算放大器32的输出电压，向其源极施加电源电压VDD。

在控制晶体管33的漏极连接着具有电阻值RC2的电阻元件34的一个端子。控制晶体管33与电阻元件34的连接节点连接于运算放大器32的非反相输入端子(+)。经由缓冲放大器35向电阻元件34的另一个端子施加最小基准电压VREF MIN。运算放大器32使控制电流IC0流入控制晶体管33，使得电阻元件34的一个端子电压为VC2。

以下，说明该增益控制电压电流变换电路3的动作。首先，将ΔVC、ΔVC2如式11、12那样进行定义。

[式11]

ΔVC＝VC-VREF

[式12]

ΔVC2＝VC2-VREF

ΔVC是将基准电压VREF作为基准的增益控制电压，ΔVC2是将基准电压VREF作为基准的反相增益控制电压。

反相增益控制电压VC2是使增益控制电压VC相对于VREF反相之后的结果，因此ΔVC2是如式13那样使ΔVC的极性反相之后的结果。

[式13]

ΔVC2＝-ΔVC

此外，将ΔVC0如式14那样进行定义。

[式14]

ΔVC0＝VREF-VREF_MIN

-ΔVC0～ΔVC0的范围是增益控制电压ΔVC变化的范围。此外，控制晶体管33中流过控制电流IC0，第1及第2镜像晶体管37、38中分别流过第1及第2增益控制电流IC1、IC2。优选通过使各晶体管尺寸相等由此IC0、IC1、IC2被设定为相同的值(IC0＝IC1＝IC2)。

控制电流IC0由式15表示。

[式15]

利用式12～14，对式15的IC0进行变形时，导出式16。

[式16]

式16的-1/RC2·ΔVC相对于ΔVC是线性的，ΔVC0/RC2是固定值。也就是说，IC0相对于ΔVC线性地变化。图5中表示IC0与ΔVC的关系。

在该情况下，将ΔVC0/RC2如式17所示那样进行设定。

[式17]

如上述，Id1是第1差动输入晶体管11的漏极电流(Id1＝Id2)。因此，增益控制电流IC1由式18表示。

[式18]

<电流旁路电路50的构成>

电流旁路电路50构成为：第1及第2差动放大器1、2中的第1及第2差动输入晶体管11、12的漏极电流Id1、Id2(Id1＝Id2)相对于增益控制电流IC1线性地变化。图4(a)是电流旁路电路50的电路图。图4(b)是表示电流旁路电路50与增益控制电压电流变换电路3的连接关系的电路图。

电流旁路电路50构成为包括：由N沟道型MOS晶体管构成的一对第1旁路晶体管51、52、由P沟道型MOS晶体管构成的一对第2旁路晶体管53、54。第1旁路晶体管51的漏极连接在第1差动输入晶体管11与恒流源晶体管13的连接节点，源极被接地。另一个第1旁路晶体管52的漏极连接在第2差动输入晶体管12与恒流源晶体管13的连接节点，源极被接地。

此外，第2旁路晶体管53的漏极连接在第1差动输入晶体管11与构成第1电流镜电路的N沟道型MOS晶体管17的漏极之间的连接节点。向第2旁路晶体管53的源极施加电源电压VDD。另一个第2旁路晶体管54的漏极连接在第2差动输入晶体管12与构成第2电流镜电路的N沟道型MOS晶体管19的漏极之间的连接节点。向第2旁路晶体管54的源极施加电源电压VDD。

并且，向一对第2旁路晶体管53、54的被共用连接的栅极施加增益控制电压电流变换电路3的运算放大器32的输出。

此外，第1镜像晶体管37串联连接着N沟道型MOS晶体管55。N沟道型MOS晶体管55的栅极与漏极连接，其源极被接地。N沟道型MOS晶体管55的栅极与一对第1旁路晶体管51、52的被共用连接的栅极连接。N沟道型MOS晶体管55和第1旁路晶体管51形成电流镜电路，N沟道型MOS晶体管55和第1旁路晶体管52形成另一个电流镜电路。

由此，在一对第1旁路晶体管51、52以及一对第2旁路晶体管53、54中分别流过来自增益控制电压电流变换电路3的增益控制电流IC1。

如果没有第1旁路晶体管51，则第1差动输入晶体管11中流过恒流源晶体管13的漏极电流2×Id1的一半的漏极电流Id1，但是通过设置第1旁路晶体管51，增益控制电流IC1使第1差动输入晶体管11成为旁路从而形成流向接地的旁路路径。由此，第1差动输入晶体管11中流过的漏极电流Id1’如式19所示成为从原来的漏极电流Id1中减去增益控制电流IC1之后的电流。

[式19]

第1旁路晶体管52相对于第2差动输入晶体管12也发挥相同的功能。第2旁路晶体管53通过第1旁路晶体管52使被旁路的增益控制电流IC1合流到与第1差动输入晶体管的漏极连接的N沟道型MOS晶体管17的漏极电流路径。由此，N沟道型MOS晶体管17中流过恒定的漏极电流Id1。第2旁路晶体管54也发挥相同的功能。

为此，若利用式9求出整体的增益G，则得到式20。

[式20]

此外，通过式21导出与G的ΔVC相关的偏微分。

[式21]

因此，可知电压可变增益放大电路100的整体的增益G相对于增益控制电压VC与基准电压VREF的差分ΔVC线性地变化。也就是说，当ΔVC增加时，增益G线性地增加。再者，当然增益G相对于增益控制电压VC线性地变化(ΔVC＝VC-VREF)。

再者，在本实施方式的增益控制电压电流变换电路3中包含增益电压控制电路31，但由于该电路仅仅使增益控制电压VC的极性相对于基准电压VREF反相，因此与增益G的线性特性无关，可以省略。在该情况下，当ΔVC增加时，增益G线性地减少。

<增益控制电压电流变换电路的其他构成例>

希望电压可变增益放大电路100的增益G不具有电源电压依赖性。作为基准电流产生电路4而使用不具有电源电压依赖性的电路(例如后述的gm恒定型基准电流产生电路)，从而能够改善增益G的电源电压依赖性。

但是，上述的增益控制电压电流变换电路3是具有电源电压依赖性的电路。通常，基准电压VREF、最小基准电压VREF_MIN是利用电源电压VDD生成的。当考虑(例如VREF＝0.5VDD、VREF_MIN＝0.4VDD)VC＝VC2＝VREF这种的中心设定的情况时，根据式15，IC1＝(VREF-VREF_MIN)/RC2＝0.1VDD/RC2，增益控制电流IC1具有电源电压依赖性。其结果，被增益控制电流IC1控制的增益G也具有电源电压依赖性。

因此，为了抑制增益G的电源电压依赖性，增益控制电压电流变换电路3需要由不具有电源电压依赖性的电路构成。图7是这种的增益控制电压电流变换电路3A的电路图。

增益控制电压电流变换电路3A是在图3(a)的增益控制电压电流变换电路3中设置了用于抑制增益控制电流IC1的电源电压依赖性的控制电路的电路。该控制电路构成为包括：电阻元件65、第2电阻元件、第1电流产生电路、第2电流产生电路。电阻元件65具有电阻值RC22，与电阻元件34(第1电阻元件)串联连接。电阻元件65被插入在缓冲放大器35与电阻元件34之间。在该情况下，将电阻元件34的电阻值设为RC21。此外，将经由控制晶体管33而流过电阻元件34的电流设为I2。

第1电流产生电路构成为包括：在2个电阻元件34、65的连接节点与接地之间连接的N沟道型MOS晶体管66、以及按照N沟道型MOS晶体管66中流过不具有电源电压依赖性的电流Is的方式来控制N沟道型MOS晶体管66的基准电流产生电路4。基准电流产生电路4可由后述的gm恒定型基准电流产生电路构成。

再者，基准电流产生电路4按照在N沟道型MOS晶体管67中也流过不具有电源电压依赖性的电流IRA的方式来控制N沟道型MOS晶体管67。电流IRA作为基准电流经由未图示的电流镜电路向第1及第2差动放大器1、2的恒流源晶体管13提供恒定的漏极电流2×Id1。

第2电流产生电路构成为包括：运算放大器61、由P沟道型MOS晶体管构成的控制晶体管62、63、以及具有电阻值RC1的电阻元件64。控制晶体管62和电阻元件64在电源电压VDD与缓冲放大器35的输出端子之间串联连接。控制晶体管63被连接在电源电压VDD与电阻元件34、65的连接节点之间。向控制晶体管62、63的栅极施加运算放大器61的输出。

此外，向运算放大器61的反相输入端子(-)施加基准电压VREF，向非反相输入端子(+)施加控制晶体管62与电阻元件64的连接节点的电压。由于控制晶体管62与电阻元件64的连接节点的电压为基准电压VREF，因此在将流过电阻元件64的电流设为I1时，I1可由式22表示。

[式22]

若使控制晶体管62、63的晶体管尺寸相同，则控制晶体管63中也流过电流I1。电流I1从控制晶体管63流入电阻元件34、65的连接节点。将电阻元件34、65的连接节点的电压设为Vx。

该控制电路在电源电压VDD变动的情况下通过在电阻元件65中流过因电源电压VDD的变动引起的I1的电流变动量(ΔI1)，由此电压Vx变化，抑制在电阻元件34中流过的电流I2的电源电压依赖性。例如，当电源电压VDD上升时，电压Vx伴随着上升。电流I2如上述那样可设定为与第1及第2镜像晶体管37、38中流过的IC1、IC2相等。

以下，利用公式来说明该增益控制电压电流变换电路3A的动作。在该情况下，设定VREF＝0.5VDD，VREF_MIN＝0.4VDD。此外，设定VC＝VC2＝VREF。

于是，电流I1基于式22由式23表示。

[式23]

此外，根据电流守恒定律，式24成立。

[式24]

另一方面，I2由式25表示。

[式25]

若根据式25来求取Vx，则得到式26。

[式26]

Vx＝VREF-RC21·I2

若在式24中代入式26，则得到下式。

[式27]

将式23的I1、VREF＝0.5VDD、VREF_MIN＝0.4VDD代入式27，关于I2对式27求解，则得到式28。

[式28]

根据式28可知，电流I2相对于电源电压VDD的依赖性得到抑制。再有，通过设定RC1＝RC22，由于(1/RC22-1/RC1)＝0，因此电流I2不依赖于电源电压VDD。从而，能够如上述那样设定为IC1＝IC2＝I2。

图8是表示在改善前的增益控制电压电流变换电路3中电源电压VDD为3.3V、5V时的增益G的特性的图。图9是表示在改善后的增益控制电压电流变换电路3A中电源电压VDD为3.3V、5V时的增益G的特性的图。由此可知在改善后的增益控制电压电流变换电路3A中增益G的电源电压依赖性被大幅改善。

<基准电流产生电路4的构成>

以下，说明gm恒定型的基准电流产生电路4的构成。该基准电流产生电路4如上述那样作为基准电流向第1及第2差动放大器1、2的恒流源晶体管13供给不依赖于电源电压VDD的漏极电流2×Id1。此外，被用于抑制增益控制电压电流变换电路3A的电源电压依赖性。

再有，gm恒定型的基准电流产生电路4还被用于抑制电压可变增益放大电路100的增益G的半导体制造工艺引起的偏差、以及温度依赖性。

图10是gm恒定型的基准电流产生电路4的电路图。gm恒定型的基准电流产生电路4构成为包括：具有电阻值RB的电阻70、P沟道型MOS晶体管71、72、73、74、偏置电路75、N沟道型MOS晶体管76、77、78、79。

P沟道型MOS晶体管71、72是镜像晶体管，形成第1电流镜电路。在P沟道型MOS晶体管71的源极与电源电压之间连接了电阻元件70。向P沟道型MOS晶体管72的源极施加电源电压VDD。

N沟道型MOS晶体管76、77是镜像晶体管，形成第2电流镜电路。N沟道型MOS晶体管76、77的源极被接地。第2电流镜电路与第1电流镜电路串联连接。

P沟道型MOS晶体管73、74与P沟道型MOS晶体管71、72分别进行共发共基连接。N沟道型MOS晶体管78、79与N沟道型MOS晶体管76、77分别进行共发共基连接。如图11所示，在没有采用共发共基连接的情况下，P沟道型MOS晶体管73、74以及N沟道型MOS晶体管78、79被省略。

被共发共基连接的N沟道型MOS晶体管80、81构成了基准电流产生电路4的输出晶体管。偏置电路75向P沟道型MOS晶体管73、74的栅极施加共用的第1偏置电压。此外，偏置电路75向N沟道型MOS晶体管76、77、80的栅极施加共用的第2偏置电压。

N沟道型MOS晶体管76、81形成第3电流镜电路。如图11所示，在没有采用共发共基连接的情况下，N沟道型MOS晶体管80被省略。

P沟道型MOS晶体管82和N沟道型MOS晶体管80、81在电源电压VDD与接地之间串联连接。第1及第2差动放大器1、2的恒流源晶体管13和P沟道型MOS晶体管82形成第4电流镜电路。

在将P沟道型MOS晶体管71的栅极源极间电压设为Vgs3，将P沟道型MOS晶体管72的栅极源极间电压设为Vgs4，将电阻70及沟道型MOS晶体管71中流过的电流设为I_RO(基准电流)时，式29成立。

[式29]

Vgs4＝Vgs3+I_RO·RB

在此，根据饱和区的电流式(式6)，式30成立。其中，在将P沟道型MOS晶体管71的栅极尺寸比设为S3，将P沟道型MOS晶体管72的栅极尺寸比设为S4时，假设被设定为S3＝K·S4的关系。此外，μp是P沟道型MOS晶体管71、72的迁移率，Cox是每单位面积的栅极电容。

[式30]

Vt3、Vt4分别是P沟道型MOS晶体管71、72的阈值电压。在忽略基板偏置效应，并设定Vt3＝Vt4时，式30能够整理成为式31。

[式31]

因此，根据式31，电流I_RO能够由式32表示。

[式32]

即，基准电流I_RO与电阻值RB的平方的倒数成比例。此外，尽管I_RO不受电源电压VDD的影响，但是会受到P沟道型MOS晶体管71的特性(μp·Cox)的影响。此外，也会受到电阻值RB的温度依赖性的影响。

此外，通过第4电流镜电路，在P沟道MOS晶体管82中流过基准电流I_RO(在将镜像比α设为1时)。由此，在第1及第2差动放大器1、2的恒流源晶体管13中流过电流I_RO(＝2×Id1)(在将镜像比设为1时)。在此，在将电流I_RO设置为2×Id1时，图2的第1及第2差动输入晶体管11、12中分别流过Id1(＝1/2·I_R)。

接下来，基于由gm恒定型的基准电流产生电路4得到的基准电流I_RO，求出第1差动放大器1的增益G1。增益G1由式8表示。在式8中，Id1＝1/2·I_RO。于是，增益G1由式33表示。

[式33]

若式33中代入式32的I_RO，则得到式34。

[式34]

因此，根据式9，电压可变增益放大电路100的整体的增益G由式35表示。

[式35]

式35的γ由式36表示。

[式36]

在此，γ是由第1差动输入晶体管11和P沟道型MOS晶体管72的尺寸比所决定的值，(RO/RB)²是由电阻值之比所决定的值。因此，通过采用gm恒定型的基准电流产生电路4，能够分别抑制电压可变增益放大电路100的整体的增益G的电源电压依赖性、因半导体制造工艺产生的偏差、以及温度依赖性。

这样，gm恒定型的基准电流产生电路4适合用于电压可变增益放大电路100，但也能够用于图12所示的这种2级结构的放大电路100A、图13所示的这种1级结构的放大电路100B。即，根据式34可知，对于第1差动放大器1的增益G1，也能够分别抑制因半导体制造工艺引起的偏差、以及温度依赖性。

Claims (16)

1.一种电压可变增益放大电路，其特征在于，具备：

第1差动放大器，其具备生成基准电流的恒流源、被供给来自该恒流源的所述基准电流的一对差动输入晶体管、输出一对差动输出电压的一对输出端子、以及在一对输出端子之间串联连接的第1及第2输出电阻元件；

第2差动放大器，其具有与所述第1差动放大器相同的结构，并接收所述第1差动放大器的所述一对差动输出电压；

增益控制电压电流变换电路，其将增益控制电压变换为相对于该增益控制电压线性地变化的增益控制电流；和

电流旁路电路，其形成所述基准电流之中的相当于所述增益控制电流的电流分别使所述差动输入晶体管成为旁路的这种旁路路径。

2.根据权利要求1所述的电压可变增益放大电路，其特征在于，

所述电流旁路电路具备第1旁路晶体管，其中：该第1旁路晶体管的漏极与所述差动输入晶体管的源极连接，其源极被接地，并使所述差动输入晶体管成为旁路从而使所述增益控制电流流入接地。

3.根据权利要求2所述的电压可变增益放大电路，其特征在于，

所述电流旁路电路具备第2旁路晶体管，该第2旁路晶体管使被旁路的所述增益控制电流合流到所述差动输入晶体管的漏极电流路径。

4.根据权利要求1所述的电压可变增益放大电路，其特征在于，

所述增益控制电压电流变换电路具备被施加与所述增益控制电压相应的电压的电阻元件，从该电阻元件得到所述增益控制电流。

5.根据权利要求1所述的电压可变增益放大电路，其特征在于，

所述增益控制电压电流变换电路具备：

电阻元件，其具有第1端子和第2端子；

第1控制晶体管，其与所述电阻元件的第1端子连接；

增益电压控制电路，其使所述增益控制电压相对于第1基准电压反相从而生成第2增益控制电压；

运算放大器，其反相输入端子被施加所述第2增益控制电压，其非反相输入端子被施加所述电阻元件的第1端子的电压，其输出电压被施加于所述第1控制晶体管的栅极；

基准电压源，其向所述电阻元件的第2端子施加第2基准电压；和

第2控制晶体管，其与所述第1控制晶体管一起形成电流镜电路，

从所述第2控制晶体管得到所述增益控制电流。

6.根据权利要求1所述的电压可变增益放大电路，其特征在于，

所述增益控制电压电流变换电路具备：

第1电阻元件，其具有第1端子和第2端子；

第1控制晶体管，其与所述电阻元件的第1端子连接；

增益电压控制电路，其使所述增益控制电压相对于第1基准电压反相从而生成第2增益控制电压；

运算放大器，其反相输入端子被施加所述第2增益控制电压，其非反相输入端子被施加所述第1电阻元件的第1端子的电压，其输出电压被施加于所述第1控制晶体管的栅极；

控制电路，其根据电源电压来改变所述第1电阻元件的所述第2端子的电压，由此抑制所述第1电阻元件中流过的电流的电源电压依赖性；和

第2控制晶体管，其与所述第1控制晶体管一起形成电流镜电路，

从所述第2控制晶体管得到所述增益控制电流。

7.根据权利要求6所述的电压可变增益放大电路，其特征在于，

所述控制电路具备：

第2电阻元件，其具有第3端子和第4端子，并且所述第3端子连接着所述第1电阻元件的所述第2端子；

基准电压源，其向所述第2电阻元件的所述第4端子施加第2基准电压；

第1电流产生电路，其连接在所述第2电阻元件的所述第3端子与接地之间，并流过不具有电源电压依赖性的电流；和

第2电流产生电路，其向所述第2电阻元件的所述第3端子流入与所述第1基准电压与所述第2基准电压之差相应的具有电源电压依赖性的电流。

8.根据权利要求7所述的电压可变增益放大电路，其特征在于，

所述第2电流产生电路具备第3电阻元件，其中：该第3电阻元件具有第5端子和第6端子，所述第5端子被施加所述第1基准电压，所述第6端子被施加所述第2基准电压。

9.根据权利要求8所述的电压可变增益放大电路，其特征在于，

所述第2电阻元件的电阻值与所述第3电阻元件的电阻值相同。

10.根据权利要求1所述的电压可变增益放大电路，其特征在于，

所述电压可变增益放大电路具备向所述恒流源供给所述基准电流的基准电流产生电路，

所述基准电流产生电路具备：形成电流镜电路的第1及第2镜像晶体管、以及与所述第1镜像晶体管的源极连接的基准电阻元件，

从所述第2镜像晶体管得到所述基准电流。

11.一种电压控制可变增益放大电路，包括：

电流源，用于生成基本恒定的基准电流；

差动输入级，用于响应于第一和第二输入信号之间的电压差，选择性地沿第一和第二电流路径转移基准电流；

输出级，用于响应于沿第一和第二电流路径传导的电流，形成差动输出电压的第一和第二电压；以及

电流旁路电路，用于响应于增益控制电压，向第一和第二电流路径中的每一个提供附加电流，其中，所述附加电流随增益控制电压的变化线性变化。

12.根据权利要求11所述的电压控制可变增益放大电路，其中，所述电流旁路电路包括：

第一晶体管，具有：第一电流电极，耦合至第一电源电压端子；控制电极，用于接收第一控制电压；以及第二电流电极，耦合至第一电流路径；

第二晶体管，具有：第一电流电极，耦合至第一电源电压端子；控制电极，用于接收第一控制电压；以及第二电流电极，耦合至第二电流路径；以及

第三晶体管，具有：第一电流电极，耦合至电流源；控制电极，用于接收第二控制电压；以及第二电流电极，耦合至第二电源电压端子。

13.根据权利要求12所述的电压控制可变增益放大电路，其中，所述电流旁路电路还包括：

第四晶体管，具有：第一电流电极，耦合至电流源；控制电极，用于接收第二控制电压；以及第二电流电极，耦合至第二电源电压端子，

其中，第一、第二、第三和第四晶体管中的每一个传导第一电流。

14.一种用于放大差动输入电压的方法，包括：

传导基本恒定的第一电流；

根据增益，基于第一和第二输入电压之差，分别沿第一和第二电流路径转移第一电流；

响应于沿第一和第二电流路径传导的电流，形成差动输出电压的第一和第二输出电压；

向第一和第二电流路径中的每一个提供附加电流；以及

响应于增益控制电压，线性改变增益附加电流。

15.根据权利要求14所述的方法，其中，所述转移包括：

分别使用第一和第二MOS晶体管，沿第一和第二电流路径转移第一电流。

16.根据权利要求14所述的方法，其中，所述形成包括：

将在第一和第二电流路径中传导的电流分别镜像至第三和第四电流路径；以及

分别响应于在第三和第四电流路径中传导的电流，提供第一和第二输出电压。