KR20050034596A - 증폭 회로 - Google Patents

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KR20050034596A
KR20050034596A KR1020047005235A KR20047005235A KR20050034596A KR 20050034596 A KR20050034596 A KR 20050034596A KR 1020047005235 A KR1020047005235 A KR 1020047005235A KR 20047005235 A KR20047005235 A KR 20047005235A KR 20050034596 A KR20050034596 A KR 20050034596A
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코모리켄지
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소니 가부시끼 가이샤
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Abstract

제조 프로세스마다의 소자 특성의 편차에 기인하는 DC 오프셋을 제거하여 아날로그 신호 처리에 적용 가능한 CMOS 인버터 회로로 이루어지는 증폭 회로이다. PMOS 트랜지스터(11) 및 NMOS 트랜지스터(12) 등으로 이루어지는 CMOS 인버터 회로에 있어서, NMOS 트랜지스터(12)의 소스 전압을 올리기 위해 NMOS트랜지스터(12)에 접속되는 NMOS 트랜지스터(13)와, DC 오프셋을 검출하여 NMOS 트랜지스터(13)의 게이트에 DC 오프셋을 삭감하도록 조정된 전압을 인가하는 DC 오프셋 검출 수단을 구비한다.

Description

증폭 회로{AMPLIFICATION CIRCUIT}
본 발명은, 증폭 회로에 관한 것으로, 특히 CMOS를 구성하는 NMOS 트랜지스터 및 PMOS 트랜지스터에 관해 제조 프로세스마다 생기는 소자 특성의 흐트러짐에 기인하는 DC 오프셋을 제거함으로써 아날로그 신호 처리에 적용할 수 있도록 이루어진 CMOS 인버터 회로에 관한 것이다.
근래, 디지털 신호 처리 기술의 진보에 수반한 디지털 기기 제조의 증대에 응하여, 디지털 기기 내부에 마련된 반도체 장치에 있어서 CMOS 집적 회로가 대폭적으로 사용되게 되어 있다. 그런데, 고주파 신호, 영상 신호, 음성 신호 등에 관해서는 아날로그 신호로서 처리하는 편이 용이한 경우가 있고, 또한 A/D 변환 회로, D/A 변환 회로, 클록 발진 회로 등을 실현하기 위해서는 아날로그 신호 처리가 필요하게 된다.
아날로그 신호 처리 회로로서는 바이폴러 트랜지스터가 양호한 적성을 갖고 있고, CMOS에 관해서는, 샘플 홀드 회로 등의 일부의 아날로그 신호 처리 회로를 제외하고 아날로그 신호 처리 회로로서의 적성은 낮다고 여겨져 왔다. 그런데도, CMOS 인버터 회로는, 상당히 간단한 구성임에도 불구하고, 입력 다이내믹 레인지가 큰 것, 높은 이득을 얻을 수 있는 것, 전류 공급 능력이 우수한 것 등의 이점을 갖고 있고, CMOS 인버터 회로를 아날로그 신호 처리 회로로서 이용함으로써 전체적인 회로 규모의 축소 및 성능의 향상을 실현하는 것이 기대되고 있다.
도 13a 내지 도 13b는, 아날로그 신호 처리 회로로서의 CMOS 인버터 회로의 구성의 한 예를 도시한 도면이다. 여기서, 도 13a에 관해서는 CMOS 인버터 회로 자체가 도시되어 있고, 도 13b에 관해서는, CMOS 인버터 회로의 동작 특성에 관한 설명을 용이하게 하기 위해, 아날로그 신호 처리를 실시할 때의 이상적인 동작점을 주는 가상의 전압원 등을 부여한 회로 구성이 도시되어 있다. 도 13a 및 도 13b에 있어서, 201은 전압원, 202는 PMOS 트랜지스터, 203은 NMOS 트랜지스터, 204는 접지부, 205는 입력 단자, 206은 출력 단자, 207은 MOS 트랜지스터의 드레인 저항에 의해 정해지는 부하 저항, 208은 바이어스 전압으로서 가상적으로 설정된 전압원이다. 또한, 전압원(201)의 전압치를 Vdd, 전압원(208)의 전압치를 Vdd/2, 부하 저항(207)의 저항치를 Rd, PMOS 트랜지스터(202)의 드레인 전류를 Ip, NMOS 트랜지스터(203)의 드레인 전류를 In, 부하 저항(207)을 흐르는 전류를 Id, 입력 단자(205)에서의 입력 전압의 전압치를 Vg, 출력 단자(206)에서의 출력 전압의 전압치를 Vo라고 한다.
다음에, 도 13a 및 제 13b에 도시된 CMOS 인버터 회로의 동작 특성에 관해 설명한다. CMOS 인버터 회로를 아날로그 신호 처리 회로로서 사용하는 경우에는, 입출력의 다이내믹 레인지를 가능한 한 크게 취할 수 있도록, 입력 전압에 관해 Vg=Vdd/2로 한 때에, 출력 전압에 관해 Vo=Vdd/2로 되도록 바이어스 설정하는 것이 바람직하다. 이와 같이 바이어스 설정한 때에 있어서의 PMOS 트랜지스터(202)의 드레인 전류(Ip) 및 NMOS 트랜지스터(203)의 드레인 전류(In)는, 각각 식 (1) 및 식 (2)에 의해 표시된다.
여기서, Mp는 PMOS 트랜지스터(202)의 드레인 전류 계수, Vtp는 PMOS 트랜지스터(202)의 임계치 전압, Mn은 NMOS 트랜지스터(203)의 드레인 전류 계수, Vtn은 NMOS 트랜지스터(203)의 임계치 전압이다.
도 13b에 도시된 바와 같이, 출력 전압(Vo)은, MOS 트랜지스터의 드레인 저항에 의해 규정되는 부하 저항(207)의 저항치(Rd)와 해당 부하 저항에 흐르는 전류(Id)에 의해 정해지고, 식 (3)에 의해 주어진다. 또한, 적절한 바이어스 설정을 실현하기 위해, Vo=Vg=Vdd/2로 하는 조건은 식 (4)에 의해 주어진다.
식 (4)에 표시된 바와 같이, PMOS 트랜지스터(202) 및 NMOS 트랜지스터(203)에 관해, 드레인 전류 계수(Mp, Mn), 임계치 전압(Vtp, Vtn) 등의 파라미터가 일치하는 경우에 Vo=Vg로 된다. 따라서 PMOS 트랜지스터(202) 및 NMOS 트랜지스터(203)의 소자 특성에 관한 파라미터를 동등하게 함으로써 소망하는 바이어스 설정을 실현할 수 있다.
그런데도, PMOS 트랜지스터 및 NMOS 트랜지스터의 소자 특성에 관한 파라미터는, 통상 각 제조 프로세스마다 생기는 미묘한 제조 환경의 차이에 기인하여 크게 흐트러지는 것이 알려져 있다(이후로는, 이와 같은 제조 프로세스마다 생기는 MOS 트랜지스터의 소자 특성의 흐트러짐을 제조 편차라고 칭하기로 한다). 이 때문에, Vo=Vg로는 되지 않고, 소자 특성의 편차에 의거하여, Ip>In으로 되는 경우에는 Vo>Vg로 되고, Ip<In으로 되는 경우에는 Vo<Vg로 된다. 따라서 바이어스 설정을 위해, 입력 전압을 Vg=Vdd/2로 하여도 출력 전압(Vo)은 Vdd/2로부터 빗나가 버려 소위 DC 오프셋이 생기게 된다.
따라서 제조 편차에 응하여 DC 오프셋이 발생하기 때문에, 출력에 관해 충분한 다이내믹 레인지를 취할 수 없고, 이대로는 고이득 앰프 또는 버퍼 앰프 등의 아날로그 신호 처리 회로로서 사용하는데 부적합하다는 과제가 있다.
도 1은 본 발명의 DC 오프셋 검출 회로에 관한 동작 원리를 나타내기 위한 회로도.
도 2는 본 발명의 실시의 형태 1에 의한 증폭 회로에 포함되는 DC 오프셋 검출 회로를 도시한 회로도.
도 3은 본 발명의 실시의 형태 1에 의한 증폭 회로의 구성을 도시한 회로도.
도 4는 본 발명의 실시의 형태 1에 의한 증폭 회로에서 사용되는 연산 증폭기의 구성의 한 예를 도시한 회로도.
도 5는 본 발명의 실시의 형태 1에 의한 증폭 회로에서 사용되는 연산 증폭기의 구성의 다른 예를 도시한 회로도.
도 6은 본 발명의 실시의 형태 2에 의한 증폭 회로의 구성을 도시한 회로도.
도 7은 본 발명의 실시의 형태 2에 의한 증폭 회로에서 사용되는 연산 증폭기의 구성의 한 예를 도시한 회로도.
도 8은 본 발명의 실시의 형태 2에 의한 증폭 회로에서 사용되는 연산 증폭기의 구성의 다른 예를 도시한 회로도.
도 9는 본 발명의 실시의 형태 3에 의한 증폭 회로의 구성을 도시한 회로도.
도 10은 본 발명의 실시의 형태 4에 의한 증폭 회로의 구성을 도시한 회로도.
도 11은 본 발명의 실시의 형태 5에 의한 증폭 회로의 구성을 도시한 회로도.
도 12는 본 발명의 실시의 형태 6에 의한 증폭 회로의 구성을 도시한 회로도.
도 13a 및 도 13b는, 아날로그 신호 처리 회로로서의 CMOS 인버터 회로의 구성의 한 예를 도시한 도면.
본 발명은 상기한 바와 같은 과제를 해결하기 위해 이루어진 것으로, 제조 편차에 기인하는 DC 오프셋을 제거하여 아날로그 신호 처리에 적용 가능한 CMOS 인버터 회로로 이루어지는 증폭 회로를 얻는 것을 목적으로 한다.
본 발명에 관한 증폭 회로는, 제 1의 PMOS 트랜지스터 및 제 1의 NMOS 트랜지스터 등으로 이루어지는 CMOS 인버터 회로에 있어서, DC 오프셋을 삭감하도록 제 1의 NMOS 트랜지스터의 소스 전압을 올리는 제 1의 전압 시프트 수단과, DC 오프셋을 삭감하도록 제 1의 PMOS 트랜지스터의 소스 전압을 내리는 제 2의 전압 시프트 수단의 양쪽 또는 어느 한쪽을 구비하도록 한 것이다.
상기한 바와 같은 구성을 취함으로써, DC 오프셋을 삭감하여 출력 전압의 다이내믹 레인지를 크게 취할 수 있고, CMOS 인버터 회로를 아날로그 신호 처리 회로로서 사용 가능하게 할 수 있다는 효과를 이룬다. 또한, 상기 제 1의 전압 시프트 수단과 상기 제 2의 전압 시프트 수단을 함께 구비하도록 구성하면, PMOS 트랜지스터와 NMOS 트랜지스터 사이의 임계치 전압의 대소 관계 및 드레인 전류 계수의 대소 관계에 관계없이, DC 오프셋을 삭감하여 출력 전압의 다이내믹 레인지를 크게 취할 수 있다는 효과를 이룬다.
본 발명에 관한 증폭 회로는, 전압 시프트 수단에 있어서, 제 1의 NMOS 트랜지스터와 접지부 사이, 또는 제 1의 PMOS 트랜지스터와 전압원 사이에 끼이는 제 2의 MOS 트랜지스터와, 해당 제 2의 MOS 트랜지스터의 게이트에 대해 DC 오프셋을 삭감하도록 조정된 전압을 인가하는 DC 오프셋 검출 수단을 구비하도록 한 것이다.
상기한 바와 같은 구성을 취함으로써, 검출된 DC 오프셋 양에 응하여 제 1의 NMOS 트랜지스터의 소스 전압을 적절한 레벨까지 올리던지, 또는 검출된 DC 오프셋 양에 응하여 제 1의 PMOS 트랜지스터의 소스 전압을 적절한 레벨까지 내릴 수 있고, DC 오프셋을 대충 제거할 수 있기 때문에, CMOS 인버터 회로에 관해 아날로그 신호 처리 회로로서의 성능을 향상할 수 있다는 효과를 이룬다.
본 발명에 관한 증폭 회로는, DC 오프셋 검출 수단에 있어서, 제 1의 PMOS 트랜지스터와 동일하게 형성되는 제 3의 PMOS 트랜지스터와, 제 1의 NMOS 트랜지스터와 동일하게 형성되는 제 3의 NMOS 트랜지스터와, 바이어스용 전압원과, 제 3의 NMOS 트랜지스터와 접지부 사이 또는 제 3의 PMOS 트랜지스터와 전압원과의 사이에 끼이고 제 2의 MOS 트랜지스터와 동일하게 형성되는 제 4의 MOS 트랜지스터와, 제 3의 PMOS 트랜지스터 및 제 3의 NMOS 트랜지스터로 이루어지는 CMOS의 입력부에 반전 입력부가 접속됨과 함께 해당 CMOS의 출력부에 비반전 입력부가 접속되고 출력 전압을 제 2의 MOS 트랜지스터의 게이트 및 제 4의 MOS 트랜지스터의 게이트에 인가하는 연산 증폭기를 구비하도록 한 것이다.
상기한 바와 같은 구성을 취함으로써, DC 오프셋 검출 수단을 간단한 회로 구성에 의해 실현할 수 있음과 함께, 해당 DC 오프셋 검출 수단을 사용한 아날로그 신호 처리 회로 등의 회로 규모를 작게 할 수 있다는 효과를 이룬다.
본 발명에 관한 증폭 회로는, 연산 증폭기에 있어서, 차동쌍을 구성하도록 서로 드레인이 접속되고 게이트에 비반전 입력부가 접속되는 제 5의 NMOS 트랜지스터 및 게이트에 반전 입력부가 접속되는 제 6의 NMOS 트랜지스터와, 전류 미러를 구성하도록 서로 게이트가 접속되는 제 5의 PMOS 트랜지스터 및 제 6의 PMOS 트랜지스터와, 제 5의 NMOS 트랜지스터의 소스에 드레인이 접속되는 제 7의 NMOS 트랜지스터와, 제 6의 NMOS 트랜지스터의 소스에 드레인이 접속되는 제 8의 NMOS 트랜지스터와, 제 5의 PMOS 트랜지스터의 드레인에 드레인이 접속되는 제 9의 NMOS 트랜지스터와, 제 6의 PMOS 트랜지스터의 드레인에 드레인이 접속되는 제 10의 NMOS 트랜지스터를 갖고 구성되고, 제 7의 NMOS 트랜지스터의 게이트와 제 10 NMOS 트랜지스터의 게이트와 제 6의 NMOS 트랜지스터의 소스가 접속되고, 제 8의 NMOS 트랜지스터의 게이트와 제 9의 NMOS 트랜지스터의 게이트와 제 5의 NMOS 트랜지스터의 소스가 접속되고, 제 5의 PMOS 트랜지스터의 드레인과 제 9의 NMOS 트랜지스터의 드레인과의 접속부위 또는 제 6의 PMOS 트랜지스터의 드레인과 제 10의 NMOS 트랜지스터의 드레인과의 접속부위의 어느 하나가 출력부에 접속되도록 한 것이다.
상기한 바와 같은 구성을 취함으로써, 제 5의 NMOS 트랜지스터 및 제 6의 NMOS 트랜지스터로 이루어지는 차동쌍과 제 7의 NMOS 트랜지스터 및 제 8의 NMOS 트랜지스터로 이루어지는 부성(負性) 컨덕턴스 회로로부터 높은 상호 컨덕턴스를 갖는 증폭부가 구성되기 때문에, MOS 트랜지스터의 사이즈를 크게 하는 일 없이 그리고 바이어스 전류를 크게 하는 일 없이 고이득의 연산 증폭기를 얻을 수 있음과 함께, 해당 연산 증폭기를 사용한 아날로그 신호 처리 회로 등의 회로 규모를 작게 할 수 있다는 효과를 이룬다.
본 발명에 관한 증폭 회로는, 연산 증폭기에 있어서, 차동쌍을 구성하도록 서로 드레인이 접속되고 게이트에 비반전 입력부가 접속되는 제 5의 PMOS 트랜지스터 및 게이트에 반전 입력부가 접속되는 제 6의 PMOS 트랜지스터와, 전류 미러를 구성하도록 서로 게이트가 접속되는 제 5의 NMOS 트랜지스터 및 제 6의 NMOS 트랜지스터와, 제 5의 PMOS 트랜지스터의 소스에 드레인이 접속되는 제 7의 PMOS 트랜지스터와, 제 6의 PMOS 트랜지스터의 소스에 드레인이 접속되는 제 8의 PMOS 트랜지스터와, 제 5의 NMOS 트랜지스터의 드레인에 드레인이 접속되는 제 9의 PMOS 트랜지스터와, 제 6의 NMOS 트랜지스터의 드레인에 드레인이 접속되는 제 10 PMOS 트랜지스터를 갖고 구성되고, 제 7의 PMOS 트랜지스터의 게이트와 제 10의 PMOS 트랜지스터의 게이트와 제 6의 PMOS 트랜지스터의 소스가 접속되고, 제 8의 PMOS 트랜지스터의 게이트와 제 9의 PMOS 트랜지스터의 게이트와 제 5의 PMOS 트랜지스터의 소스가 접속되고, 제 5의 NMOS 트랜지스터의 드레인과 제 9의 PMOS 트랜지스터의 드레인과의 접속부위 또는 제 6의 NMOS 트랜지스터의 드레인과 제 10의 PMOS 트랜지스터의 드레인과의 접속부위의 어느 하나가 출력부에 접속되도록 한 것이다.
상기한 바와 같은 구성을 취함으로써, 제 5의 PMOS 트랜지스터 및 제 6의 PMOS 트랜지스터로 이루어지는 차동쌍과 제 7의 PMOS 트랜지스터 및 제 8의 PMOS 트랜지스터로 이루어지는 부성 컨덕턴스 회로로부터 높은 상호 컨덕턴스를 갖는 증폭부가 구성되기 때문에, MOS 트랜지스터의 사이즈를 크게 하는 일 없이 및 바이어스 전류를 크게 하는 일 없이 고이득의 연산 증폭기를 얻을 수 있음과 함께, 해당 연산 증폭기를 사용한 아날로그 신호 처리 회로 등의 회로 규모를 작게 할 수 있다는 효과를 이룬다.
본 발명에 관한 증폭 회로는, 직렬로 접속되는 제 1의 PMOS 트랜지스터 및 제 1의 NMOS 트랜지스터로 이루어지는 CMOS 인버터와, 제 1의 PMOS 트랜지스터 및 제 1의 NMOS 트랜지스터의 어느 한쪽의 MOS 트랜지스터의 소스 전위를 가변으로 제어하는 전압 제어 수단과, DC 오프셋을 제거하도록 다른쪽의 MOS 트랜지스터의 소스 전위를 변화시키는 전압 시프트 수단을 구비하도록 한 것이다.
상기한 바와 같은 구성을 취함으로써, 한쪽의 MOS 트랜지스터의 소스 전위를 적절히 변화시킨 다음 DC 오프셋을 제거하도록 전압 시프트 수단을 동작시킴에 의해, 결과적으로 제 1의 PMOS 트랜지스터 및 제 1의 NMOS 트랜지스터로 이루어지는 CMOS로서 주어지는 증폭 회로의 게인을 제어할 수 있기 때문에, DC 오프셋을 제거함과 함께 게인 제어가 가능한 증폭 회로를 얻을 수 있다는 효과를 이룬다.
본 발명에 관한 증폭 회로는, 전압 제어 수단에 관해, 한쪽의 MOS 트랜지스터의 소스에 접속되는 전압 제어용의 MOS 트랜지스터와, 전압 제어용의 MOS 트랜지스터의 게이트에 접속되는 가변 전압원을 갖고 구성되도록 한 것이다.
상기한 바와 같은 구성을 취함으로써, 한쪽의 MOS 트랜지스터의 소스 전위를 간단한 구성으로 변화시킬 수 있고, 회로 구성을 간략화할 수 있다는 효과를 이룬다.
본 발명에 관한 증폭 회로는, 전압 시프트 수단에 관해, 다른쪽의 MOS 트랜지스터의 소스에 접속되는 전압 시프트용의 MOS 트랜지스터와, DC 오프셋을 검출하여 전압 시프트용의 MOS 트랜지스터의 게이트에 대해 DC 오프셋을 제거하도록 조정된 전압을 인가하는 DC 오프셋 검출 수단을 갖고 구성되도록 한 것이다.
상기한 바와 같이 구성함으로써, 검출된 DC 오프셋 양에 응하여 다른쪽의 MOS 트랜지스터의 소스 전위를 적절한 레벨까지 변화시킬 수 있기 때문에, DC 오프셋을 확실하게 제거할 수 있고 정밀도가 높은 증폭 회로를 얻을 수 있다는 효과를 이룬다.
본 발명에 관한 증폭 회로는, DC 오프셋 검출 수단에 관해, 상기한 제 1의 PMOS 트랜지스터, 제 1의 NMOS 트랜지스터, 전압 제어용의 MOS 트랜지스터 및 전압 시프트용의 MOS 트랜지스터의 각각에 관해 동일하게 형성되는 MOS 트랜지스터를 동일한 순서로 접속함으로써 얻어지는 대조용 회로와, 대조용 회로 내에 있어서 제 1의 PMOS 트랜지스터에 대응하는 PMOS 트랜지스터 및 제 1의 NMOS 트랜지스터에 대응하는 NMOS 트랜지스터로 이루어지는 CMOS 인버터의 입력부 및 출력부에 각각 반전 입력부 및 비반전 입력부가 접속됨과 함께 출력부가 전압 시프트용의 2개의 MOS 트랜지스터의 게이트에 각각 접속되는 연산 증폭기를 갖고 구성되고, 대조용 회로측의 전압 제어용의 MOS 트랜지스터의 게이트에도 상기 가변 전압원을 접속하도록 한 것이다.
상기한 바와 같이 구성함으로써, DC 오프셋을 고정밀도로 검출하는 DC 오프셋 검출 수단을 간단한 구성으로 실현할 수 있고, 회로 구성을 간략화할 수 있다는 효과를 이룬다.
본 발명에 관한 증폭 회로는, 신호 출력부와 전압원과의 사이에 끼이고 드레인과 게이트가 단락된 제 1의 부하용 MOS 트랜지스터와, 신호 출력부와 접지부 사이에 끼이고 드레인과 게이트가 단락된 제 2의 부하용 MOS 트랜지스터를 구비하도록 한 것이다.
상기한 바와 같이 구성함으로써, 전압 출력을 취출하기 위한 부하를 MOS 트랜지스터를 이용하여 부여할 수 있기 때문에, 집적화를 가능하게 하여 회로 규모를 작게 할 수 있다는 효과를 이룬다.
이하, 첨부한 도면을 참조하여 본 발명에 관한 실시의 형태에 관해 설명한다. 또한, 본 발명의 실시의 형태에 기재된 실시예를 구성하는 각 요소와, 청구의 범위에 기재된 발명을 구성하는 각 요소 또는 각 수단과의 대응 관계를 명확하게 하기 위해, 본 발명의 실시의 형태에 관한 이하의 설명문중에서, 실시예의 각 요소에 대응하는 청구의 범위에 기재된 발명의 각 요소 또는 각 수단을, 각각 실시예의 각 요소에 뒤이어 적절히 괄호 기재에 의해 나타내는 것으로 한다.
실시의 형태 1
도 1은 본 발명에 관한 DC 오프셋 검출 회로의 동작 원리를 나타내기 위한 도면이다. 도 1에 있어서, 1은 전압원, 2는 PMOS 트랜지스터(제 3의 PMOS 트랜지스터), 3은 NMOS 트랜지스터(제 3의 NMOS 트랜지스터), 4는 접지부, 5는 NMOS 트랜지스터(3)의 소스와 접지부(4) 사이에 끼이고 DC 오프셋을 삭감하도록 NMOS 트랜지스터(3)의 소스 전압을 올리는 전압원, 6은 입력 단자, 7은 출력 단자이다. 또한, PMOS 트랜지스터(2)의 백 게이트는 소스에 접속되고, NMOS 트랜지스터(3)의 백 게이트는 접지부(4)에 접속된다. 또한, 전압원(1)의 전압치를 Vdd, PMOS 트랜지스터의 드레인 전류를 Ip, NMOS 트랜지스터의 드레인 전류를 In, 출력 단자(7)에 흐르는 전류를 Id, 전압원(5)의 전압치(이하, 시프트 전압이라고 칭한다)를 Vs, 입력 전압을 Vg, 출력 전압을 Vo라고 한다.
다음에, 도 1에 도시된 CMOS 인버터 회로의 동작 특성에 관해 설명한다. 여기서도, 적절한 바이어스 설정을 실현하기 위해, Vg=Vdd/2로 하여 DC 오프셋에 관한 평가를 실시한다. 상기 조건하에 있어서의 PMOS 트랜지스터(2)의 드레인 전류(Ip) 및 NMOS 트랜지스터(3)의 드레인 전류(In)는, 각각 식 (5) 및 식 (6)에 의해 주어진다.
따라서 PMOS 트랜지스터(2)의 드레인 전류(Ip)와 NMOS 트랜지스터(3)의 드레인 전류(In)와의 차로서 주어지는 전류(Id)는, 식 (7)에 의해 주어진다.
식 (7)으로부터 명확한 바와 같이, 시프트 전압(Vs)의 전압치를 적절히 조정함으로써, Id=0으로 할 수 있다. 이 때, 출력 전압(Vo)이 입력 전압(Vg)에 일치한다. 여기서, Id=0으로 할 수 있는 시프트 전압(Vs)의 전압치는, 이하의 식 (8)로부터 산출된다.
예를 들면, PMOS 트랜지스터(2)의 드레인 전류 계수(Mp)와 NMOS 트랜지스터(3)의 드레인 전류 계수(Mn)가 동등한 경우에는, Vs=Vtp-Vtn으로 되고 시프트 전압의 전압치가 정해진다. 그런데, 단일 전원에 의해 동작하는 때에는 Vs≥0으로 되기 때문에, Vtp≥Vtn인 경우에 관해서만 출력 전압에 관한 DC 오프셋을 제거하는 것이 가능해진다. 또한, Vtp<Vtn인 경우에 관해서는, PMOS 트랜지스터(2)의 소스와 전압원(1)과의 사이에 전압 시프트용의 전압원을 끼움에 의해, DC 오프셋을 마찬가지로 제거하는 것이 가능해진다.
또한, PMOS 트랜지스터(2)의 임계치 전압(Vtp)과 NMOS 트랜지스터(3)의 임계치 전압(Vtn)이 동등한 경우에는, Vtp=Vtn=Vt로 하여, 이하의 식 (9)에 의거하여 시프트 전압(Vs)의 전압치를 구할 수 있다.
그런데, 단일 전원에 의해 동작하는 때에는 Vs≥0임과 함께, Vg-Vt>0이기 때문에, Mp≤Mn인 경우에 관해서만 출력 전압에 관한 DC 오프셋을 제거하는 것이 가능해진다. 또한, Mp>Mn인 경우에 관해서는, PMOS 트랜지스터(2)의 소스와 전압원(1)과의 사이에 전압 시프트용의 전압원을 끼움에 의해, DC 오프셋을 마찬가지로 제거하는 것이 가능해진다.
다음에, 제조 편차에 기인하는 DC 오프셋을 제거하도록 시프트 전압을 자동적으로 조정 가능한 DC 오프셋 검출 회로(DC 오프셋 검출 수단)에 관해 설명한다. 도 2는 본 발명의 실시의 형태 1에 의한 DC 오프셋 검출 회로를 도시한 회로도이다. 도 2에 있어서, 도 1과 동일 부호는 동일 또는 상당 부분을 나타내기 때문에 그 설명을 생략한다. 8은 NMOS 트랜지스터(3)의 소스와 접지부(4) 사이에 끼이는 NMOS 트랜지스터(제 4의 NMOS 트랜지스터), 9는 비반전 입력부가 출력 단자(7)에 접속되고 반전 입력부가 입력 단자(6)에 접속되고 출력부가 NMOS 트랜지스터(8)의 게이트에 접속되는 연산 증폭기(제 1의 연산 증폭기)이다. 여기서, NMOS 트랜지스터(8)의 백 게이트는 접지부(4)에 접속된다.
다음에, 도 2에 도시된 DC 오프셋 검출 회로의 동작 특성에 관해 설명한다.
PMOS 트랜지스터(2)의 드레인 전류(Ip)는 식 (10)에 의해 주어지고, NMOS 트랜지스터(3)의 드레인 전류(In)는 식 (11)에 의해 주어지고, NMOS 트랜지스터(8)의 드레인 전류(In)는 식 (12)에 의해 주어진다. 여기서는 설명을 간단하게 하기 위해, NMOS 트랜지스터(3)와 NMOS 트랜지스터(8)는 동일하게 형성되는 것으로 하고, 드레인 전류 계수(Mn), 임계치 전압(Vtn) 등의 소자 특성에 관해서는 서로 동등한 것으로 하여 해석을 실시하다. 또한, 본 발명에 관한 DC 오프셋 검출 회로에서는, NMOS 트랜지스터(3)와 NMOS 트랜지스터(8)가 동일하게 형성되는 것을 필수의 요건으로 하는 것이 아니다. 그리고, 이들의 트랜지스터를 다르도록 형성하였다 하여도, 이하의 수치 해석으로 특정되는 회로 특성과 동등한 회로 특성을 얻는 것이 물론 가능하다.
여기서, Vn은 NMOS 트랜지스터(8)의 게이트 전압이다. 연산 증폭기(9)에 의해 게이트 전압(Vn)을 인가함으로써, 비포화 영역에서 동작하는 NMOS 트랜지스터(8)의 드레인 전류와 포화 영역에서 동작하는 NMOS 트랜지스터(3)의 드레인 전류가 동등하게 되고, 식 (11)과 식 (12)으로부터, 소망하는 시프트 전압(Vs)을 발생시키기 위한 게이트 전압(Vn)은 식 (13)으로 표시한 바와 같이 구하여진다.
시프트 전압(Vs)은, CMOS 인버터에 관한 DC 오프셋을 제거하기 위한 전압치로서 식 (8)에 의거하여 정해지기 때문에, 식 (13)에 식 (8)을 대입함에 의해, 제조 편차에 기인하여 발생하는 DC 오프셋을 제거하기 위해 NMOS 트랜지스터(8)의 게이트에 주저야 할 게이트 전압(Vn)은 식 (14)에 의해 주어진다.
상기한 바와 같이, PMOS 트랜지스터(2), NMOS 트랜지스터(3) 및 NMOS 트랜지스터(8)에 관한 드레인 전류 계수(Mp), 드레인 전류 계수(Mn), 임계치 전압(Vtp), 임계치 전압(Vtn) 등의 소자 특성의 편차에 응하여, 인가하는 것이 필요하게 되는 게이트 전압(Vn)의 전압치는 식 (14)에 의거하여 일의적으로 결정되는 것이다.
예를 들면, PMOS 트랜지스터(2)의 드레인 전류 계수(Mp)와 NMOS 트랜지스터(3, 8)의 드레인 전류 계수(Mn)가 동등하고, PMOS 트랜지스터(2)의 임계치 전압(Vtp)과 NMOS 트랜지스터(3, 8)의 임계치 전압(Vtn)에 편차가 생기고 있는 경우에는, 식 (15)로부터 게이트 전압(Vn)은 구하여진다.
또한, PMOS 트랜지스터(2)의 임계치 전압(Vtp)과 NMOS 트랜지스터(3, 8)의 임계치 전압(Vtn)이 동등하여 Vtp=Vtn=Vt로 되고, PMOS 트랜지스터(2)의 드레인 전류 계수(Mp)와 NMOS 트랜지스터(3, 8)의 드레인 전류 계수(Mn)에 편차가 생기고 있는 경우에는, 식 (16)으로부터 게이트 전압(Vn)은 구하여진다.
여기서, 도 2에 도시된 DC 오프셋 검출 회로의 동작에 관해 설명한다. 출력 전압(Vo)이 입력 전압(Vg)보다 커지면, 출력 전압(Vo)과 입력 전압(Vg)과의 차동 전압을 증폭한 전압이 NMOS 트랜지스터(8)의 게이트에 인가된다. NMOS 트랜지스터(8)의 게이트 전압이 커지면 해당 NMOS 트랜지스터의 드레인 저항이 작아저서 출력 전압(Vo)은 저하된다. 따라서 연산 증폭기(9)로부터 출력되는 전압(Vn)은, 출력 전압(Vo)과 입력 전압(Vg)을 동등하게 하는 전압치로 수렴한다.
다음에, 도 2에 도시된 DC 오프셋 검출 회로를 이용한 본 발명의 실시의 형태 1에 의한 증폭 회로에 관해 설명한다. 도 3은, 본 발명의 실시의 형태 1에 의한 증폭 회로의 구성을 도시한 회로도이다. 도 3에 있어서, 도 2와 동일 부호는 동일 또는 상당 부분을 나타내기 때문에 그 설명을 생략한다. 10은 아날로그 신호 처리를 실시할 수 있도록 설정되는 바이어스 전압을 인가하는 전압원(바이어스용 전압원), 11은 PMOS 트랜지스터(2)와 동일하게 형성되는 PMOS 트랜지스터(제 1의 PMOS 트랜지스터), 12는 NMOS 트랜지스터(3)와 동일하게 형성되는 NMOS 트랜지스터(제 1의 NMOS 트랜지스터), 13은 NMOS 트랜지스터(8)와 동일하게 형성되는 NMOS 트랜지스터(제 2의 NMOS 트랜지스터), 14는 입력 단자(신호 입력부), 15는 출력 단자(신호 출력부)이다. 여기서, 입력 단자(14)에서의 입력 전압을 Vin, 출력 단자(15)에서의 출력 전압을 Vout라고 한다. 또한, PMOS 트랜지스터(11)의 백 게이트는 소스에 접속되고, NMOS 트랜지스터(12)의 백 게이트는 접지부(4)에 접속되고, NMOS 트랜지스터(13)의 백 게이트는 접지부(4)에 접속된다. 또한, 바이어스용 전압원(10)에 관해서는, 예를 들면 전압원(1)의 전원 전압을 저항 분할하는 등의 여러가지의 방법을 이용하여 실현하는 것이 가능하다. 또한, 상기한 증폭 회로는 동일 칩 내에 형성됨으로써 동일한 제조 프로세스를 거치는 것이기 때문에, PMOS 트랜지스터(2)와 PMOS 트랜지스터(11), NMOS 트랜지스터(3)와 NMOS 트랜지스터(12), NMOS 트랜지스터(8)와 NMOS 트랜지스터(13)에 대해서는, 각각 드레인 전류 계수나 임계치 전압 등의 소자 특성이 서로 동등한 것이라고 간주할 수 있다. 즉, PMOS 트랜지스터(2), NMOS 트랜지스터(3) 및 NMOS 트랜지스터(8)로 이루어지는 회로는, PMOS 트랜지스터(11), NMOS 트랜지스터(12) 및 NMOS 트랜지스터(13)로 이루어지는 회로와 동일하게 형성되는 대조용 회로로서 주어지는 것이다. 또한, PMOS 트랜지스터(2), NMOS 트랜지스터(3), NMOS 트랜지스터(8), 연산 증폭기(9) 및 바이어스용 전압원(10) 등으로 이루어지는 DC 오프셋 검출 회로(제 1의 DC 오프셋 검출 수단)와, NMOS 트랜지스터(13)로, DC 오프셋을 삭감하도록, NMOS 트랜지스터(12)의 소스 전압을 올리는 제 1의 전압 시프트 수단이 구성된다.
다음에, 도 3에 도시된 증폭 회로의 동작에 관해 설명한다. 도 2에 도시된 DC 오프셋 검출 회로에 관한 동작에서 기술한 바와 같이, PMOS 트랜지스터(2)의 드레인과 NMOS 트랜지스터(3)의 드레인과의 접속부위의 전압(Vo)은 바이어스 설정용으로 전압원(10)에 의해 주어지는 바이어스 전압(Vg)과 동등하게 된다. 또한, 상술한 바와 같이, PMOS 트랜지스터(2)와 PMOS 트랜지스터(11), NMOS 트랜지스터(3)와 NMOS 트랜지스터(12), 및 NMOS 트랜지스터(8)와 NMOS 트랜지스터(13)에 대해서는, 각각 소자 특성이 동일한 것으로 간주할 수 있기 때문에, 연산 증폭기(9)의 출력 전압을 NMOS 트랜지스터(13)의 게이트에 인가함으로써, 입력 전압(Vin)에 관해 Vin=Vg일 때에 출력 전압(Vout)에 관해 Vout=Vg로 할 수 있고, DC 오프셋을 제거하는 것이 가능해진다. 즉, DC 오프셋 검출 회로에 의해, 해당 DC 오프셋 검출 회로를 구비한 증폭 회로가 생성된 칩에 관해 고유하게 발현하는 DC 오프셋 양을 검출하고, 이 DC 오프셋 양을 지표하는 전압(Vn)을 전압 시프트용의 NMOS 트랜지스터(13)의 게이트에 인가함으로써, PMOS 트랜지스터(11) 및 NMOS 트랜지스터(12) 등으로 이루어지는 CMOS 인버터 회로의 DC 오프셋을 제거하는 것이 가능해진다.
다음에, 도 2 및 도 3에 도시된 연산 증폭기의 구성에 관해 설명한다. 도 4는 연산 증폭기의 구성의 한 예를 도시한 회로도이다. 도 4에 있어서, 21은 전압원, 22, 23, 24, 25는 PMOS 트랜지스터, 26, 27, 28, 29, 30은 NMOS 트랜지스터, 31은 전압원, 32는 접지부, 33은 반전 입력부, 34는 비반전 입력부, 35는 출력부이다.
PMOS 트랜지스터(22, 23, 24, 25)의 소스는 전압원(21)에 접속되고, PMOS 트랜지스터(22)의 게이트와 PMOS 트랜지스터(23)의 게이트는, 서로 접속됨과 함께 PMOS 트랜지스터(23)의 드레인에 접속된다. PMOS 트랜지스터(24)의 게이트와 PMOS 트랜지스터(25)의 게이트는, 서로 접속됨과 함께 PMOS 트랜지스터(24)의 드레인에 접속된다. NMOS 트랜지스터(26)에 관해서는, 드레인이 PMOS 트랜지스터(23)의 드레인에 접속되고, 게이트가 반전 입력부(33)에 접속된다. NMOS 트랜지스터(27)에 관해서는, 드레인이 PMOS 트랜지스터(24)의 드레인에 접속되고, 게이트가 비반전 입력부(34)에 접속된다. NMOS 트랜지스터(26)의 소스와 NMOS 트랜지스터(27)의 소스는, 서로 접속됨과 함께 NMOS 트랜지스터(30)의 드레인에 접속된다. NMOS 트랜지스터(28)의 드레인은 PMOS 트랜지스터(22)의 드레인에 접속되고, NMOS 트랜지스터(29)의 드레인은 PMOS 트랜지스터(25)의 드레인에 접속된다. NMOS 트랜지스터(28)의 게이트와 NMOS 트랜지스터(29)의 게이트는, 서로 접속됨과 함께 NMOS 트랜지스터(28)의 드레인에 접속된다. NMOS 트랜지스터(30)의 게이트는 전압원(31)에 접속된다. NMOS 트랜지스터(28, 29, 30)의 소스는 접지부(32)에 접속된다. 그리고, PMOS 트랜지스터(25)의 드레인과 NMOS 트랜지스터(29)의 드레인과의 접속부위가 출력부(35)에 접속된다. 또한, PMOS 트랜지스터(22, 23, 24, 25)의 백 게이트는 전압원(21)에 접속되고, NMOS 트랜지스터(26, 27)의 백 게이트는 각각 소스에 접속되고, NMOS 트랜지스터(28, 29, 30)의 백 게이트는 접지부(32)에 접속된다.
상기한 바와 같은 연산 증폭기에 있어서, PMOS 트랜지스터(22)와 PMOS 트랜지스터(23), PMOS 트랜지스터(24)와 PMOS 트랜지스터(25), NMOS 트랜지스터(28)와 NMOS 트랜지스터(29)에 의해, 각각 전류 미러가 구성된다. 또한, NMOS 트랜지스터(30)와 전압원(31)에 의해, 정전류원이 구성된다.
다음에, 도 4에 도시된 연산 증폭기의 동작에 관해 설명한다. 연산 증폭기의 반전 입력부(33)는 DC 오프셋 검출 회로를 구성하는 CMOS의 입력부에 접속됨과 함께 비반전 입력부(34)는 DC 오프셋 검출 회로를 구성하는 CMOS의 출력부에 접속되기 때문에, 반전 입력부(33)에 인가되는 전압을 Vg, 비반전 입력부(34)에 인가되는 전압을 Vo, 게이트 전압(Vg)에 응하여 NMOS 트랜지스터(26)를 흐르는 드레인 전류를 Ig, 및 게이트 전압(Vo)에 응하여 NMOS 트랜지스터(27)를 흐르는 드레인 전류를 Io라고 한다.
NMOS 트랜지스터(26)의 드레인 전류 즉 PMOS 트랜지스터(23)의 드레인 전류는, PMOS 트랜지스터(22, 23)로 이루어지는 전류 미러에 의해 되꺾여서 PMOS 트랜지스터(22)의 드레인 전류와 동등하게 된다. PMOS 트랜지스터(22)의 드레인 전류 즉 NMOS 트랜지스터(28)의 드레인 전류는, NMOS 트랜지스터(28, 29)로 이루어지는 전류 미러에 의해 되꺾여서 NMOS 트랜지스터(29)의 드레인 전류와 동등하게 된다. 이로써, NMOS 트랜지스터(29)의 드레인 전류는 Ig로 된다. 또한, NMOS 트랜지스터(27)의 드레인 전류 즉 PMOS 트랜지스터(24)의 드레인 전류는, PMOS 트랜지스터(24, 25)로 이루어지는 전류 미러에 의해 되꺾여서 PMOS 트랜지스터(25)의 드레인 전류와 동등하게 된다. 이로써, PMOS 트랜지스터(25)의 드레인 전류는 Io로 된다. 따라서 출력부(35)를 흐르는 전류는 Io-Ig로 된다.
여기서, NMOS 트랜지스터(29)가 끌어들이는 드레인 전류(Ig)에 대해 PMOS 트랜지스터(25)로부터 흘러 들어가는 드레인 전류(Io)의 쪽이 커지면 출력 전압(Vn)은 상승하고, 역으로 PMOS 트랜지스터(25)로부터 흘러 들어가는 드레인 전류(Io)에 대해 NMOS 트랜지스터(29)가 끌어들이는 드레인 전류(Ig)의 쪽이 커지면 출력 전압(Vn)은 저하된다. 따라서 도 4에 도시된 연산 증폭기는, DC 오프셋 검출 회로의 출력 전압(Vo)과 입력 전압(Vg)과의 차동 전압을 증폭한 전압(Vn)을 출력한다.
다음에, 도 2 및 도 3에 도시된 연산 증폭기의 변형예에 관해 설명한다. 도 5는, 연산 증폭기의 구성의 다른 예를 도시한 도면이다. 도 5에 있어서, 41은 전압원, 42는 PMOS 트랜지스터(제 5의 PMOS 트랜지스터), 43은 PMOS 트랜지스터(제 6의 PMOS 트랜지스터), 44는 NMOS 트랜지스터(제 5의 NMOS 트랜지스터), 45는 NMOS 트랜지스터(제 6의 NMOS 트랜지스터), 46은 NMOS 트랜지스터(제 9의 NMOS 트랜지스터), 47은 NMOS 트랜지스터(제 7의 NMOS 트랜지스터), 48은 NMOS 트랜지스터(제 8의 NMOS 트랜지스터), 49는 NMOS 트랜지스터(제 10의 NMOS 트랜지스터), 50은 접지부, 51은 비반전 입력부, 52는 반전 입력부, 53은 출력부이다.
PMOS 트랜지스터(42, 43)의 소스는, 전압원(41)에 접속된다. PMOS 트랜지스터(42)의 게이트와 PMOS 트랜지스터(43)의 게이트는, 서로 접속됨과 함께 PMOS 트랜지스터(42)의 드레인에 접속된다. NMOS 트랜지스터(44)의 드레인과 NMOS 트랜지스터(45)의 드레인은 서로 접속되고, NMOS 트랜지스터(44)의 게이트는 비반전 입력부(51)에 접속되고, NMOS 트랜지스터(45)의 게이트는 반전 입력부(52)에 접속된다. PMOS 트랜지스터(42)의 드레인과 NMOS 트랜지스터(46)의 드레인은 접속되고, PMOS 트랜지스터(43)의 드레인과 NMOS 트랜지스터(49)의 드레인은 접속된다. NMOS 트랜지스터(44)의 소스와 NMOS 트랜지스터(47)의 드레인과 NMOS 트랜지스터(46)의 게이트와 NMOS 트랜지스터(48)의 게이트는, 서로 접속된다. NMOS 트랜지스터(45)의 소스와 NMOS 트랜지스터(48)의 드레인과 NMOS 트랜지스터(47)의 게이트와 NMOS 트랜지스터(49)의 게이트는, 서로 접속된다. NMOS 트랜지스터(46, 47, 48, 49)의 소스는 접지부(50)에 접속된다. 그리고, PMOS 트랜지스터(43)의 드레인과 NMOS 트랜지스터(49)의 드레인과의 접속부위가 출력부(53)에 접속된다. 또한, PMOS 트랜지스터(42, 43)의 백 게이트는 전압원(41)에 접속되고, NMOS 트랜지스터(44, 45)의 백 게이트는 각각 소스에 접속되고, NMOS 트랜지스터(46, 47, 48, 49)의 백 게이트는 접지부(50)에 접속된다.
상기한 바와 같은 연산 증폭기에 있어서, NMOS 트랜지스터(44) 및 NMOS 트랜지스터(45)로 이루어지는 차동쌍과, NMOS 트랜지스터(47) 및 NMOS 트랜지스터(48)로 이루어지는 부성 컨덕턴스 회로로부터 높은 상호 컨덕턴스를 갖는 증폭기가 구성된다. 또한, PMOS 트랜지스터(42)와 PMOS 트랜지스터(43), NMOS 트랜지스터(46)와 NMOS 트랜지스터(48), NMOS 트랜지스터(47)와 NMOS 트랜지스터(49)에 의해, 각각 전류 미러가 구성된다.
다음에, 도 5에 도시된 연산 증폭기의 동작에 관해 설명한다. 이 연산 증폭기에서도, 연산 증폭기의 반전 입력부(52)는 DC 오프셋 검출 회로를 구성하는 CMOS의 입력부에 접속됨과 함께 비반전 입력부(51)는 DC 오프셋 검출 회로를 구성하는 CMOS의 출력부에 접속되기 때문에, 반전 입력부(52)에 인가되는 전압을 Vg, 비반전 입력부(51)에 인가되는 전압을 Vo, 게이트 전압(Vg)에 응하여 NMOS 트랜지스터(45)를 흐르는 드레인 전류를 Ig, 및 게이트 전압(Vo)에 응하여 NMOS 트랜지스터(44)를 흐르는 드레인 전류를 Io라고 한다.
NMOS 트랜지스터(44)의 드레인 전류 즉 NMOS 트랜지스터(47)의 드레인 전류는, NMOS 트랜지스터(47, 49)로 이루어지는 전류 미러에 의해 되꺾여서 NMOS 트랜지스터(49)의 드레인 전류와 동등하게 된다. 이로써, NMOS 트랜지스터(49)의 드레인 전류는 Io로 된다. 또한, NMOS 트랜지스터(45)의 드레인 전류 즉 NMOS 트랜지스터(48)의 드레인 전류는, NMOS 트랜지스터(46, 48)로 이루어지는 전류 미러에 의해 되꺾여서 NMOS 트랜지스터(46)의 드레인 전류와 동등하게 된다. NMOS 트랜지스터(46)의 드레인 전류 즉 PMOS 트랜지스터(42)의 드레인 전류는, PMOS 트랜지스터(42, 43)로 이루어지는 전류 미러에 의해 되꺾여서 PMOS 트랜지스터(43)의 드레인 전류와 동등하게 된다. 이로써, PMOS 트랜지스터(43)의 드레인 전류는 Ig로 된다. 따라서 출력부(53)를 흐르는 전류는 Ig-Io로 된다. 여기서, PMOS 트랜지스터(43)로부터 흘러 들어가는 드레인 전류(Ig)에 대해 NMOS 트랜지스터(49)가 끌어들이는 드레인 전류(Io)의 쪽이 작아지면 출력 전압(Vn)은 상승하고, 역으로 PMOS 트랜지스터(43)로부터 흘러 들어가는 드레인 전류(Ig)에 대해 NMOS 트랜지스터(49)가 끌어들이는 드레인 전류(Io)의 쪽이 커지면 출력 전압(Vn)은 저하된다. 또한, NMOS 트랜지스터(47)의 게이트가 NMOS 트랜지스터(45)의 소스와 NMOS 트랜지스터(48)의 드레인과의 접속부위에 접속됨과 함께 NMOS 트랜지스터(48)의 게이트가 NMOS 트랜지스터(44)의 소스와 NMOS 트랜지스터(47)의 드레인과의 접속부위에 접속됨에 의해, 전압(Vo)이 전압(Vg)보다 커지면 전류(Ig)의 전류량이 커짐과 함께 전류(Io)의 전류량은 상당히 작아지고, 전압(Vg)이 전압(Vo)보다 커지면 전류(Io)의 전류량이 커짐과 함께 전류(Ig)의 전류량은 상당히 작아진다. 따라서 이 연산 증폭기는, 상기한 바와 같은 부성 컨덕턴스 특성을 구비함으로써, DC 오프셋 검출 회로의 출력 전압(Vo)과 입력 전압(Vg)과의 차동 전압을 증폭한 전압(Vn)을 출력한다.
여기서, 도 4에 도시된 연산 증폭기와 도 5에 도시된 연산 증폭기와의 차이에 관해 설명한다. 도 4에 도시된 바와 같은 연산 증폭기에서는, 통상, 오픈 루프 게인은 차동쌍을 구성하는 NMOS 트랜지스터(26, 27)의 트랜지스터 사이즈 및 정전류원을 흐르는 바이어스 전류에 의거하여 정해진다. 따라서 DC 오프셋을 제거하기 위해 오픈 루프 게인을 크게 하려고 하면, MOS 트랜지스터의 사이즈를 크게 할 필요 및 바이어스 전류를 증가시킬 필요가 생기고, 회로 규모가 커짐과 함께 소비 전류가 증가한다는 단점이 있다.
이에 대해, 도 5에 도시된 연산 증폭기에서는, NMOS 트랜지스터(44) 및 NMOS 트랜지스터(45)로 이루어지는 차동쌍과, NMOS 트랜지스터(47) 및 NMOS 트랜지스터(48)로 이루어지는 부성 컨덕턴스 회로로부터, 높은 상호 컨덕턴스를 갖는 증폭부가 구성된다. 이로써, MOS 트랜지스터의 사이즈를 크게 하는 일 없이 및 바이어스 전류를 증가시키는 일 없이, 고이득의 연산 증폭기를 얻는 것이 가능해진다.
이상과 같이 본 실시의 형태 1에 의하면, CMOS 인버터 회로에, DC 오프셋을 삭감하도록 NMOS 트랜지스터(12)의 소스 전압을 올리는 전압 시프트 수단을 구비하도록 구성하였기 때문에, DC 오프셋을 삭감하여 출력 전압의 다이내믹 레인지를 크게 취할 수 있고, 해당 CMOS 인버터 회로를 아날로그 신호 처리 회로로서 사용 가능하게 할 수 있다는 효과를 이룬다. 또한, PMOS 트랜지스터(11) 및 NMOS 트랜지스터(12)로 이루어지는 CMOS의 출력부에 보정용 회로를 부가할 필요가 없어지기 때문에, 기생 용량에 의한 주파수 특성의 열화, 노이즈 성능의 열화 및 소비 전류의 증대를 억제할 수 있다는 효과를 이룬다.
또한, 전압 시프트 수단이 NMOS 트랜지스터(13)와 DC 오프셋을 검출하여 해당 NMOS 트랜지스터(13)의 게이트에 DC 오프셋을 삭감하도록 조정된 전압을 인가하는 DC 오프셋 검출 수단을 갖고 구성되도록 하였기 때문에, 검출된 DC 오프셋 양에 응하여 NMOS 트랜지스터(12)의 소스 전압을 적절한 레벨까지 올릴 수 있고, DC 오프셋을 제거할 수 있기 때문에, CMOS 인버터 회로에 관해 아날로그 신호 처리 회로로서의 성능을 향상할 수 있다는 효과를 이룬다.
또한, DC 오프셋 검출 회로가, PMOS 트랜지스터(11)와 동일하게 형성되는 PMOS 트랜지스터(2), NMOS 트랜지스터(12)와 동일하게 형성되는 NMOS 트랜지스터(3), NMOS 트랜지스터(13)와 동일하게 형성되는 NMOS 트랜지스터(8), 및 바이어스 전압과 PMOS 트랜지스터(2) 및 NMOS 트랜지스터(3) 등으로 이루어지는 CMOS의 출력 전압과의 차동 전압을 증폭하는 연산 증폭기(9) 등으로 구성되도록 하였기 때문에, DC 오프셋 검출 회로를 간단한 구성에 의해 실현할 수 있음과 함께, 해당 DC 오프셋 검출 회로를 사용한 증폭 회로의 회로 규모를 작게 할 수 있다는 효과를 이룬다.
또한, 연산 증폭기(9)가, 차동쌍을 구성하는 NMOS 트랜지스터(44, 45)와, NMOS 트랜지스터(44, 45)에 각각 접속되는 NMOS 트랜지스터(47, 48)와, 전류 미러를 구성하는 PMOS 트랜지스터(42, 43)와, PMOS 트랜지스터(42, 43)에 각각 접속되는 NMOS 트랜지스터(46, 49)를 갖고 구성됨과 함께, NMOS 트랜지스터(46)의 게이트와 NMOS 트랜지스터(48)의 게이트와 NMOS 트랜지스터(44)의 소스가 접속되고, NMOS 트랜지스터(47)의 게이트와 NMOS 트랜지스터(49)의 게이트와 NMOS 트랜지스터(45)의 소스가 접속되도록 하였기 때문에, NMOS 트랜지스터(44, 45)로 이루어지는 차동쌍과 NMOS 트랜지스터(47, 48)로 이루어지는 부성 컨덕턴스 회로로부터 높은 상호 컨덕턴스를 갖는 증폭부가 구성되기 때문에, 연산 증폭기를 구성하는 MOS 트랜지스터의 사이즈를 크게 하는 일 없이 및 바이어스 전류를 크게 하는 일 없이 고이득의 연산 증폭기를 얻을 수 있음과 함께, 해당 연산 증폭기를 사용한 DC 오프셋 검출 회로 및 해당 DC 오프셋 검출 회로를 사용한 증폭 회로의 회로 규모를 작게 할 수 있다는 효과를 이룬다.
실시의 형태 2
도 6은, 본 발명의 실시의 형태 2에 의한 증폭 회로의 구성을 도시한 회로도이다. 상술한 바와 같이, 단일 전원에 의해 동작시키는 때에는, 도 3에 도시된 바와 같은 증폭 회로는, Vtp≥Vtn인 경우 및 Mp≤Mn인 경우에 있어서, DC 오프셋을 제거하는 것이 가능하다. 이에 대해, 도 6에 도시된 본 발명의 실시의 형태 2에 의한 증폭 회로는 Vtp<Vtn인 경우 및 Mp>Mn인 경우에 있어서, DC 오프셋을 제거할 수 있는 점에서 실시의 형태 1에 의한 증폭 회로와 차이를 갖는다. 도 6에 있어서, 도 3와 동일 부호는 동일 또는 상당 부분을 나타내기 때문에 그 설명을 생략한다. 61은 PMOS 트랜지스터(11)의 소스 전압을 내려서 DC 오프셋을 제거하기 위해 PMOS 트랜지스터(11)의 소스와 전압원(1)과의 사이에 끼이는 PMOS 트랜지스터(제 2의 PMOS 트랜지스터), 62는 PMOS 트랜지스터(61)와 동일하게 형성되고 PMOS 트랜지스터(2)의 소스와 전압원(1)과의 사이에 끼이는 PMOS 트랜지스터(제 4의 PMOS 트랜지스터), 63은 반전 입력부에 PMOS 트랜지스터(2)의 게이트 및 NMOS 트랜지스터(3)의 게이트가 접속되고, 비반전 입력부에 PMOS 트랜지스터(2)의 드레인 및 NMOS 트랜지스터(3)의 드레인이 접속되고, 출력부에 PMOS 트랜지스터(61)의 게이트 및 PMOS 트랜지스터(62)의 게이트가 접속되는 연산 증폭기(제 2의 연산 증폭기)이다. 또한, PMOS 트랜지스터(61)의 백 게이트는 전압원(1)에 접속되고, PMOS 트랜지스터(62)의 백 게이트는 전압원(1)에 접속된다. 또한, 상기한 증폭 회로는 동일 칩 내에 형성됨으로써 동일한 제조 프로세스를 거치는 것이기 때문에, PMOS 트랜지스터(2)와 PMOS 트랜지스터(11), NMOS 트랜지스터(3)와 NMOS 트랜지스터(12), PMOS 트랜지스터(62)와 PMOS 트랜지스터(61)에 관해서는, 각각 드레인 전류 계수나 임계치 전압 등의 소자 특성이 서로 동등한 것이라고 간주할 수 있다. 또한, PMOS 트랜지스터(2), NMOS 트랜지스터(3), PMOS 트랜지스터(62), 연산 증폭기(63) 및 바이어스용 전압원(10) 등으로 이루어지는 DC 오프셋 검출 회로(제 2의 DC 오프셋 검출 수단)와, PMOS 트랜지스터(61)로부터, DC 오프셋을 삭감하도록, PMOS 트랜지스터(11)의 소스 전압을 내리는 제 2의 전압 시프트 수단이 구성된다.
다음에, 도 6에 도시된 증폭 회로의 동작에 관해 설명한다. 도 6에 도시된 증폭 회로의 동작은, 기본적으로는 도 3에 도시된 증폭 회로와 같다. 즉, PMOS 트랜지스터(2) 및 NMOS 트랜지스터(3) 등으로 이루어지는 CMOS의 출력 전압(Vo)이 바이어스 전압(Vg)보다 커지면, 출력 전압(Vo)과 바이어스 전압(Vg)과의 차동 전압을 증폭한 전압이 PMOS 트랜지스터(62)의 게이트에 인가된다. PMOS 트랜지스터(62)의 게이트 전압이 커지면 해당 PMOS 트랜지스터의 드레인 저항이 커지고 출력 전압(Vo)은 저하된다. 따라서 연산 증폭기(63)로부터 출력되는 전압(Vp)은, 출력 전압(Vo)과 바이어스 전압(Vg)을 동등하게 하는 전압에 수렴한다.
PMOS 트랜지스터(2)와 PMOS 트랜지스터(11), NMOS 트랜지스터(3)와 NMOS 트랜지스터(12), 및 PMOS 트랜지스터(62)와 PMOS 트랜지스터(61)에 관해서는, 각각 동일하게 형성되고 소자 특성이 동일하다고 간주할 수 있기 때문에, 연산 증폭기(63)의 출력 전압(Vp)을 PMOS 트랜지스터(61)의 게이트에 인가함으로써, 입력 전압(Vin)에 관해 Vin=Vg일 때에 출력 전압(Vout)에 관해 Vout=Vg로 할 수 있고, DC 오프셋을 제거하는 것이 가능해진다. 즉, DC 오프셋 검출 회로에 의해 해당 DC 오프셋 검출 회로를 구비한 증폭 회로가 생성된 칩에 관해 고유하게 발현하는 DC 오프셋 양을 검출하고, 이 DC 오프셋 양을 지표하는 전압(Vp)을 전압 시프트용의 PMOS 트랜지스터(61)의 게이트에 인가함으로써, PMOS 트랜지스터(11) 및 NMOS 트랜지스터(12) 등으로 이루어지는 CMOS 인버터 회로의 DC 오프셋을 제거하는 것이 가능해진다.
다음에, 도 6에 도시된 연산 증폭기의 구성에 관해 설명한다. 도 7은, 연산 증폭기의 구성의 한 예를 도시한 회로도이다. 도 7에 있어서, 71은 전압원, 72는 PMOS 트랜지스터, 73은 전압원, 74, 75, 76, 77은 PMOS 트랜지스터, 78, 79, 80, 81은 NMOS 트랜지스터, 82는 접지부, 83은 반전 입력부, 84는 비반전 입력부, 85는 출력부이다.
PMOS 트랜지스터(72, 74, 75)의 소스는, 전압원(71)에 접속된다. PMOS 트랜지스터(72)의 게이트는, 전압원(73)의 부극측에 접속된다. PMOS 트랜지스터(74)의 게이트와 PMOS 트랜지스터(75)의 게이트는, 서로 접속됨과 함께 PMOS 트랜지스터(74)의 드레인에 접속된다. PMOS 트랜지스터(76)의 소스와 PMOS 트랜지스터(77)의 소스는, 서로 접속됨과 함께 PMOS 트랜지스터(72)의 드레인에 접속된다. PMOS 트랜지스터(76)의 게이트는 반전 입력부(83)에 접속되고, PMOS 트랜지스터(77)의 게이트는 비반전 입력부(84)에 접속된다. PMOS 트랜지스터(74)의 드레인은 NMOS 트랜지스터(78)의 드레인에 접속되고, PMOS 트랜지스터(76)의 드레인은 NMOS 트랜지스터(79)의 드레인에 접속되고, PMOS 트랜지스터(77)의 드레인은 NMOS 트랜지스터(80)의 드레인에 접속되고, PMOS 트랜지스터(75)의 드레인은 NMOS 트랜지스터(81)의 드레인에 접속된다. NMOS 트랜지스터(78)의 게이트와 NMOS 트랜지스터(79)의 게이트는, 서로 접속됨과 함께 NMOS 트랜지스터(79)의 드레인에 접속된다. NMOS 트랜지스터(80)의 게이트와 NMOS 트랜지스터(81)의 게이트는, 서로 접속됨과 함께 NMOS 트랜지스터(80)의 드레인에 접속된다. NMOS 트랜지스터(78)의 소스, NMOS 트랜지스터(79)의 소스, NMOS 트랜지스터(80)의 소스 및 NMOS 트랜지스터(81)의 소스는, 접지부(82)에 접속된다. 그리고, PMOS 트랜지스터(75)의 드레인과 NMOS 트랜지스터(81)의 드레인과의 접속부위가 출력부(85)에 접속된다. 또한, PMOS 트랜지스터(72, 74, 75)의 백 게이트는 전압원(71)에 접속되고, PMOS 트랜지스터(76, 77)의 백 게이트는 각각 소스에 접속되고, NMOS 트랜지스터(78, 79, 80, 81)의 백 게이트는 접지부(82)에 접속된다.
상기한 바와 같은 연산 증폭기에 있어서, PMOS 트랜지스터(74)와 PMOS 트랜지스터(75), NMOS 트랜지스터(78)와 NMOS 트랜지스터(79), NMOS 트랜지스터(80)와 NMOS 트랜지스터(81)에 의해, 각각 전류 미러가 구성된다. 또한, PMOS 트랜지스터(72)와 전압원(73)에 의해, 정전류원이 구성된다. 또한, 도 7에 도시된 연산 증폭기에 관해서는, 도 4에 도시된 연산 증폭기와 비교하면 NMOS와 PMOS가 교체되고 있을 뿐이고, 기본적인 동작은 같기 때문에, 동작에 관한 설명에 관해서는 이것을 생략한다.
다음에, 도 6에 도시된 연산 증폭기의 변형예에 관해 설명한다. 도 8은, 연산 증폭기의 구성의 다른 예를 도시한 도면이다. 도 8에 있어서, 91은 전압원, 92는 PMOS 트랜지스터(제 9의 PMOS 트랜지스터), 93은 PMOS 트랜지스터(제 7의 PMOS 트랜지스터), 94는 PMOS 트랜지스터(제 8의 PMOS 트랜지스터), 95는 PMOS 트랜지스터(제 10의 PMOS 트랜지스터), 96은 PMOS 트랜지스터(제 5의 PMOS 트랜지스터), 97은 PMOS 트랜지스터(제 6의 PMOS 트랜지스터), 98은 NMOS 트랜지스터(제 5의 NMOS 트랜지스터), 99는 NMOS 트랜지스터(제 6의 NMOS 트랜지스터), 100은 접지부, 101은 비반전 입력부, 102는 반전 입력부, 103은 출력부이다.
PMOS 트랜지스터(92)의 소스, PMOS 트랜지스터(93)의 소스, PMOS 트랜지스터(94)의 소스 및 PMOS 트랜지스터(95)의 소스는, 전압원(91)에 접속된다. PMOS 트랜지스터(92)의 드레인은 NMOS 트랜지스터(98)의 드레인에 접속되고, PMOS 트랜지스터(95)의 드레인은 NMOS 트랜지스터(99)의 드레인에 접속된다. PMOS 트랜지스터(93)의 드레인은 PMOS 트랜지스터(96)의 소스에 접속되고, PMOS 트랜지스터(94)의 드레인은 PMOS 트랜지스터(97)의 소스에 접속된다. PMOS 트랜지스터(93)의 드레인과 PMOS 트랜지스터(96)의 소스와 PMOS 트랜지스터(92)의 게이트와 PMOS 트랜지스터(94)의 게이트는, 서로 접속된다. PMOS 트랜지스터(94)의 드레인과 PMOS 트랜지스터(97)의 소스와 PMOS 트랜지스터(93)의 게이트와 PMOS 트랜지스터(95)의 게이트는, 서로 접속된다. PMOS 트랜지스터(96)의 게이트는 비반전 입력부(101)에 접속되고, PMOS 트랜지스터(97)의 게이트는 반전 입력부(102)에 접속된다. PMOS 트랜지스터(96)의 드레인과 PMOS 트랜지스터(97)의 드레인은, 서로 접속됨과 함께 접지부(100)에 접속된다. NMOS 트랜지스터(98)의 게이트와 NMOS 트랜지스터(99)의 게이트는, 서로 접속됨과 함께 NMOS 트랜지스터(98)의 드레인에 접속된다. NMOS 트랜지스터(98)의 소스와 NMOS 트랜지스터(99)의 소스는, 접지부(100)에 접속된다. 그리고, PMOS 트랜지스터(95)의 드레인과 NMOS 트랜지스터(99)의 드레인과의 접속부위가 출력부(103)에 접속된다.
상기한 바와 같은 연산 증폭기에 있어서, PMOS 트랜지스터(96) 및 PMOS 트랜지스터(97)로 이루어지는 차동쌍과, PMOS 트랜지스터(93) 및 PMOS 트랜지스터(94)로 이루어지는 부성 컨덕턴스 회로로부터 높은 상호 컨덕턴스를 갖는 증폭기가 구성된다. 또한, PMOS 트랜지스터(92)와 PMOS 트랜지스터(94), PMOS 트랜지스터(93)와 PMOS 트랜지스터(95), NMOS 트랜지스터(98)와 NMOS 트랜지스터(99)에 의해, 각각 전류 미러가 구성된다. 또한, 도 8에 도시된 연산 증폭기에 관해서는, 도 5에 도시된 연산 증폭기와 비교하면, NMOS와 PMOS가 교체되고 있을 뿐이고, 기본적인 동작은 같기 때문에 , 동작에 관한 설명에 관해서는 이것을 생략한다.
여기서, 도 7에 도시된 연산 증폭기와 도 8에 도시된 연산 증폭기와의 차이에 관해 설명한다. 도 7에 도시된 바와 같은 연산 증폭기에서는, 통상, 오픈 루프 게인은 차동쌍을 구성하는 PMOS 트랜지스터(76, 77)의 트랜지스터 사이즈 및 정전류원을 흐르는 바이어스 전류에 의거하여 정해진다. 따라서 DC 오프셋을 제거하기 위해 오픈 루프 게인을 크게 하려고 하면, MOS 트랜지스터의 사이즈를 크게 할 필요 및 바이어스 전류를 증가시킬 필요가 생기고, 회로 규모가 커짐과 함께 소비 전류가 증가한다는 단점이 있다.
이에 대해, 도 8에 도시된 연산 증폭기에서는, PMOS 트랜지스터(96) 및 PMOS 트랜지스터(97)로 이루어지는 차동쌍과, PMOS 트랜지스터(93) 및 PMOS 트랜지스터(94)로 이루어지는 부성 컨덕턴스 회로로부터, 높은 상호 컨덕턴스를 갖는 증폭부가 구성된다. 이로써, MOS 트랜지스터의 사이즈를 크게 하는 일 없이 및 바이어스 전류를 증가시키는 일 없이, 고이득의 연산 증폭기를 얻는 것이 가능해진다.
이상과 같이 본 실시의 형태 2에 의하면, Vtp≥Vtn인 경우 및 Mp≤Mn인 경우에 DC 오프셋을 삭감하는 기능을 갖는 실시의 형태 1에 의한 증폭 회로와 비교하여, Vtp<Vtn인 경우 및 Mp>Mn인 경우에 있어서 DC 오프셋의 삭감 등에 관해 실시의 형태 1과 같은 효과를 이룰 수 있다.
실시의 형태 3
본 발명의 실시의 형태 3에 의한 증폭 회로는, 도 3에 도시된 바와 같이 CMOS 인버터 회로를 이루는 NMOS 트랜지스터의 소스 전압을 올리는 제 1의 전압 시프트 수단과, 도 6에 도시된 바와 같이 CMOS 인버터 회로를 이루는 PMOS 트랜지스터의 소스 전압을 내리는 제 2의 전압 시프트 수단에 관해, 공통 부분을 마련함에 의해, 2개의 전압 시프트 수단을 간략한 구성에 의해 병합하여 실현하고 있는 점에서, 실시의 형태 1 및 실시의 형태 2와 차이를 갖고 있다. 도 9는, 본 발명의 실시의 형태 3에 의한 증폭 회로의 구성을 도시한 회로도이다. 도 9에 있어서, 도 3 및 도 6과 동일 부호는 동일 또는 상당 부분을 나타내기 때문에 그 설명을 생략한다.
다음에, 도 9에 도시된 증폭 회로의 동작에 관해 설명한다. Vtp≥Vtn인 경우 및 Mp≤Mn인 경우에는, 연산 증폭기(9)가 기능하여 연산 증폭기(9)로부터 NMOS 트랜지스터(8)에 출력되는 전압(Vn)은 PMOS 트랜지스터(2) 및 NMOS 트랜지스터(3)로 이루어지는 CMOS의 출력 전압(Vo)을 바이어스 전압(Vg)과 동등하게 하는 전압에 수렴한다. 또한, Vtp<Vtn인 경우 및 Mp>Mn인 경우에는, 연산 증폭기(63)가 기능하여 연산 증폭기(63)로부터 PMOS 트랜지스터(62)에 출력되는 전압(Vp)은 PMOS 트랜지스터(2) 및 NMOS 트랜지스터(3)로 이루어지는 CMOS의 출력 전압(Vo)을 바이어스 전압(Vg)과 동등하게 하는 전압에 수렴한다.
PMOS 트랜지스터(62)와 PMOS 트랜지스터(61), PMOS 트랜지스터(2)와 PMOS 트랜지스터(11), NMOS 트랜지스터(3)와 NMOS 트랜지스터(12), NMOS 트랜지스터(8)와 NMOS 트랜지스터(13)에 관해서는, 각각 동일하게 형성되고 소자 특성이 동일하다고 간주할 수 있기 때문에, 연산 증폭기(9)의 출력 전압(Vn)을 NMOS 트랜지스터(13)에 입력함, 및 연산 증폭기(63)의 출력 전압(Vp)을 PMOS 트랜지스터(61)에 입력함으로써, 입력 전압(Vin)에 관해 Vin=Vg일 때에 출력 전압(Vout)에 관해 Vout=Vg로 할 수 있고, DC 오프셋을 제거하는 것이 가능해진다. 즉, PMOS 트랜지스터(2), NMOS 트랜지스터(3, 8), 연산 증폭기(9) 및 바이어스 설정용 전압원(10) 등을 갖고 구성되는 제 1의 DC 오프셋 검출 수단, 또는 PMOS 트랜지스터(2, 62), NMOS 트랜지스터(3), 연산 증폭기(63) 및 바이어스 설정용 전압원(10) 등을 갖고 구성되는 제 2의 DC 오프셋 검출 수단에 의해, 도 9에 도시된 증폭 회로가 생성된 칩에 관해 고유하게 발현하는 DC 오프셋 양을 검출하고, 검출된 DC 오프셋 양을 지표하는 전압(Vn)을 전압 시프트용의 NMOS 트랜지스터(13)의 게이트에 인가함, 또는 검출된 DC 오프셋 양을 지표하는 전압(Vp)을 전압 시프트용의 PMOS 트랜지스터(61)의 게이트에 인가함으로써, PMOS 트랜지스터(11) 및 NMOS 트랜지스터(12) 등으로 이루어지는 CMOS 인버터 회로의 DC 오프셋을 제거할 수 있다.
이상과 같이, 본 실시의 형태 3에 의하면, 실시의 형태 1 및 실시의 형태 2와 같은 효과를 이룸과 함께, CMOS 인버터 회로에 대해, DC 오프셋을 삭감하도록 NMOS 트랜지스터(12)의 소스 전압을 올리는 제 1의 전압 시프트 수단과, DC 오프셋을 삭감하도록 PMOS 트랜지스터(11)의 소스 전압을 내리는 제 2의 전압 시프트 수단을 함께 구비하도록 구성하였기 때문에, 임계치 전압(Vtp와 Vtn) 사이의 대소 관계 및 드레인 전류 계수(Mp와 Mn) 사이의 대소 관계에 관계없이, DC 오프셋을 삭감하여 출력 전압의 다이내믹 레인지를 크게 취할 수 있고, 해당 CMOS 인버터 회로로 이루어지는 증폭 회로를 아날로그 신호 처리 회로로서 사용 가능하게 할 수 있다는 효과를 이룬다.
실시의 형태 4
본 발명의 실시의 형태 4에 의한 증폭 회로는, DC 오프셋 제거 기능에 더하여 게인 가변 기능을 구비하는 점에서, 실시의 형태 1부터 실시의 형태 3에 의한 증폭 회로와 차이를 갖는다. 도 10은, 본 발명의 실시의 형태 4에 의한 증폭 회로의 구성을 도시한 회로도이다. 도 10에 있어서, 도 3과 동일 부호는 동일 또는 상당 부분을 나타내기 때문에 그 설명을 생략한다. 111은 PNOS 트랜지스터(11)의 소스와 전압원(1)과의 사이에 끼이는 PMOS 트랜지스터(제 2의 PMOS 트랜지스터), 112는 PMOS 트랜지스터(111)와 동일하게 형성되고 PMOS 트랜지스터(2)의 소스와 전압원(1)과의 사이에 끼이는 PMOS 트랜지스터(제 4의 PMOS 트랜지스터), 113은 PMOS 트랜지스터(111)의 게이트 및 PMOS 트랜지스터(112)의 게이트에 접속되는 가변 전압원, 114는 전원 시동시 등에 생기는 래치 업 현상을 방지하는 기능을 갖는 NMOS 트랜지스터이다.
상술한 바와 같이, 도 10에 도시된 증폭 회로는 동일 칩 내에 형성됨으로써 동일한 제조 프로세스를 거치는 것이기 때문에, PMOS 트랜지스터(111)와 PMOS 트랜지스터(112)에 관해서도 드레인 전류 계수나 임계치 전압 등의 소자 특성은 동등한 것으로 간주할 수 있다.
여기서, PMOS 트랜지스터(111) 및 전압원(113) 등으로, PMOS 트랜지스터(11)의 소스 전위를 가변으로 제어하는 전압 제어 수단이 구성된다. 또한, PMOS 트랜지스터(112), PMOS 트랜지스터(2), NMOS 트랜지스터(3) 및 NMOS 트랜지스터(8)로 이루어지는 회로는, PMOS 트랜지스터(111), PMOS 트랜지스터(11), NMOS 트랜지스터(12) 및 NMOS 트랜지스터(13)로 이루어지는 회로와 동일하게 형성되는 대조용 회로로서 주어지는 것이다.
또한, PMOS 트랜지스터(112), PMOS 트랜지스터(2), NMOS 트랜지스터(3), NMOS 트랜지스터(8), 연산 증폭기(9) 및 바이어스용 전압원(10) 등으로부터, 전압 제어 수단에 의해 PMOS 트랜지스터(11)의 소스 전위를 변화시킨 상태에서 PMOS 트랜지스터(11) 및 NMOS 트랜지스터(12)로 이루어지는 CMOS 인버터 회로에서 발생하는 DC 오프셋을 검출함과 함께, NMOS 트랜지스터(13)의 게이트에 대해 DC 오프셋을 제거하도록 조정된 전압을 인가하는 DC 오프셋 검출 수단이 구성된다. 또한, 해당 DC 오프셋 검출 수단과 NMOS 트랜지스터(13)로부터, DC 오프셋을 제거하도록 NMOS 트랜지스터(12)의 소스 전위를 올리는 전압 시프트 수단이 구성된다.
다음에, 도 10에 도시된 증폭 회로의 동작에 관해 설명한다. 여기서, 전원 전압을 Vdd, 가변 전압원(113)에 의해 부여되는 제어 전압을 Vc, PMOS 트랜지스터(11) 및 PMOS 트랜지스터(2)의 소스 전위를 Vsp, 바이어스용 전압원(10)에 의해 부여되는 바이어스 전압을 Vg, 연산 증폭기(9)의 출력 전압을 Vn이라고 한다. 이미 기술한 바와 같이, PMOS 트랜지스터(112), PMOS 트랜지스터(2), NMOS 트랜지스터(3) 및 NMOS 트랜지스터(8)로 이루어지는 회로는, PMOS 트랜지스터(111), PMOS 트랜지스터(11), NMOS 트랜지스터(12) 및 NMOS 트랜지스터(13)로 이루어지는 회로와 동일하게 형성된 대조용 회로로서 주어진 것이고, PMOS 트랜지스터(111) 및 PMOS 트랜지스터(112)의 게이트에는 같은 제어 전압(Vc)이 인가되고, NMOS 랜지스터(13) 및 NMOS 트랜지스터(8)의 게이트에는 DC 오프셋을 제거하기 위해 같은 전압(Vn)이 인가되어 있기 때문에, 바이어스 전압(Vg)에 관해서는, 대응 관계에 있는 MOS 트랜지스터는 각각 같은 동작을 한다. 또한, 회로 동작에 관한 이하의 설명에 있어서는, 이해를 용이하게 하기 위해, PMOS 트랜지스터(111)와 PMOS 트랜지스터(11)와의 소자 특성, 및 NMOS 트랜지스터(12)와 NMOS 트랜지스터(13)와의 소자 특성은 각각 서로 동등한 것으로 하고 수치 해석을 실시한다. 또한, 본 발명에 관한 증폭 회로에서는, PMOS 트랜지스터(111)와 PMOS 트랜지스터(11), 및 NMOS 트랜지스터(12)와 NMOS 트랜지스터(13)를 각각 동일하게 형성하는 것을 필수의 요건으로 하는 것은 아니다. 그리고, 이들 트랜지스터를 다르도록 형성하였다 하여도, 이하의 수치 해석에서 특정되는 회로 특성과 동등한 회로 특성을 얻는 것이 물론 가능하다.
PMOS 트랜지스터(111)의 비포화 영역에서의 드레인 전류와 PMOS 트랜지스터(11)의 포화 영역에서의 드레인 전류가 등등함에 의거하여 식 (17)을 얻을 수 있고, 식 (17)을 정리함으로써 식 (18)을 얻을 수 있다. 그리고, 식 (18)을 Vsp에 관해 풀음으로서, Vsp는 식 (19)에 표시된 바와 같이 주어진다. 식 (19)에 표시된 바와 같이, 가변 전압원(113)의 전압(Vc)을 적절히 변화시킴으로써, PMOS 트랜지스터(11) 및 PMOS 트랜지스터(2)의 소스 전위(Vsp)를 제어하는 것이 가능해진다.
또한, DC 오프셋 검출 수단에 의해 전압(Vn)을 NMOS 트랜지스터(13)의 게이트에 인가함에 의해, PMOS 트랜지스터(111), PMOS 트랜지스터(11), NMOS 트랜지스터(12) 및 NMOS 트랜지스터(13) 등으로 이루어지는 CMOS 인버터 회로에 관한 DC 오프셋을 제거할 수 있고, CMOS 인버터 회로의 출력 전류(Io)는 식 (20)에 표시한 바와 같이 구할 수 있다. 또한, CMOS 인버터 회로의 게인(Ga)은, 식 (21)에 표시한 바와 같이 주어진다. 식 (21)로부터 명확한 바와 같이, 제어 전압(Vc)을 적절히 변화시킴으로써 CMOS 인버터 회로의 게인(Ga)을 제어하는 것이 가능해진다.
여기서, Ro는 출력 단자(15)에 접속되는 부하 저항의 저항치이다. 또한, NMOS 트랜지스터(114)에 관해서는, 정상 동작시에는 드레인-소스간 전압이 제로로 되고 OFF 동작을 하기 때문에, DC 오프셋에 관한 보정 동작에는 전혀 영향을 주는 것이 아니다.
이상과 같이, 본 실시의 형태 4에 의하면, PMOS 트랜지스터(11)의 소스 전위를 가변으로 제어하는 전압 제어 수단과, DC 오프셋을 제거하도록 NMOS 트랜지스터(12)의 소스 전위를 올리는 전압 시프트 수단을 구비하도록 구성하였기 때문에, PMOS 트랜지스터(11)의 소스 전위를 적절히 변화시킨 다음 DC 오프셋을 제거하도록 전압 시프트 수단을 동작시킴에 의해, 결과적으로 CMOS 인버터 회로의 게인을 제어할 수 있기 때문에, DC 오프셋을 제거함과 함께 게인 제어가 가능한 증폭 회로를 얻을 수 있다는 효과를 이룬다. 또한, PMOS 트랜지스터(11) 및 NMOS 트랜지스터(12) 등으로 이루어지는 CMOS 인버터 회로의 출력부에 보정용 회로를 부가할 필요가 없어지기 때문에, 기생 용량에 의한 주파수 특성의 열화, 노이즈 성능의 열화 및 소비 전류의 증대를 억제할 수 있다는 효과를 이룬다.
또한, 전압 제어 수단이, PMOS 트랜지스터(11)의 소스와 전압원(1)과의 사이에 끼이는 PMOS 트랜지스터(111)와, PMOS 트랜지스터(111)의 게이트에 접속되는 가변 전압원(113)을 갖고 구성되기 때문에, PMOS 트랜지스터(11)의 소스 전위를 간단한 구성으로 변화시킬 수 있고, 회로 구성을 간략화할 수 있다는 효과를 이룬다.
또한, 전압 시프트 수단이, NMOS 트랜지스터(12)의 소스와 접지부(4) 사이에 끼이는 NMOS 트랜지스터(13)와, DC 오프셋을 검출하여 NMOS 트랜지스터(13)의 게이트에 대해 DC 오프셋을 제거하도록 조정된 전압을 인가하는 DC 오프셋 검출 수단을 갖고 구성되기 때문에, 검출된 DC 오프셋 양에 응하여 NMOS 트랜지스터(12)의 소스 전위를 적절한 레벨까지 올릴 수 있기 때문에, DC 오프셋을 확실하게 제거할 수 있고 정밀도가 높은 증폭 회로를 얻을 수 있다는 효과를 이룬다.
또한, DC 오프셋 검출 수단이, 게이트가 가변 전압원(113)에 접속되고 PMOS 트랜지스터(111)와 동일하게 형성되는 PMOS 트랜지스터(112)와, PMOS 트랜지스터(112)에 접속되고 PMOS 트랜지스터(11)와 동일하게 형성되는 PMOS 트랜지스터(2)와, PMOS 트랜지스터(2)에 접속되고 NMOS 트랜지스터(12)와 동일하게 형성되는 NMOS 트랜지스터(3)와, NMOS 트랜지스터(3)에 접속되고 NMOS 트랜지스터(13)와 동일하게 형성되는 NMOS 트랜지스터(8)와, PMOS 트랜지스터(2)의 게이트 및 NMOS 트랜지스터(3)의 게이트에 직류 바이어스 전압을 인가하는 전압원(10)과, PMOS 트랜지스터(2) 및 NMOS 트랜지스터(3)로 이루어지는 CMOS의 입력부 및 출력부에 각각 반전 입력부 및 비반전 입력부가 접속됨과 함께 출력부가 NMOS 트랜지스터(13)의 게이트 및 NMOS 트랜지스터(8)의 게이트에 접속되는 연산 증폭기(9)를 갖고 구성되어 있기 때문에, DC 오프셋을 고정밀도로 검출하는 DC 오프셋 검출 수단을 간단한 구성으로 실현할 수 있고, 회로 구성을 간략화할 수 있다는 효과를 이룬다.
실시의 형태 5
본 발명의 실시의 형태 5에 의한 증폭 회로는, 실시의 형태 4와 마찬가지로, DC 오프셋 제거 기능에 더하여 게인 가변 기능을 구비하는 점에서 특징을 갖는 것이다. 도 11은 본 발명의 실시의 형태 5에 의한 증폭 회로의 구성을 도시한 회로도이다. 도 11에 있어서, 도 6 및 도 10과 동일 부호는 동일 또는 상당 부분을 나타내기 때문에 그 설명을 생략한다. 121은 NMOS 트랜지스터(12)의 소스와 접지부(4) 사이에 끼이는 NMOS 트랜지스터(제 2의 NMOS 트랜지스터), 122는 NMOS 트랜지스터(121)와 동일하게 형성되고 NMOS 트랜지스터(3)의 소스와 접지부(4) 사이에 끼이는 NMOS 트랜지스터(제 4의 NMOS 트랜지스터), 123은 NMOS 트랜지스터(121)의 게이트 및 NMOS 트랜지스터(122)의 게이트에 접속되는 가변 전압원이다.
상기한 증폭 회로는 동일 칩 내에 형성됨으로써 동일한 제조 프로세스를 거치는 것이기 때문에, PMOS 트랜지스터(61)와 PMOS 트랜지스터(62), PMOS 트랜지스터(11)와 PMOS 트랜지스터(2), NMOS 트랜지스터(12)와 NMOS 트랜지스터(3), NMOS 트랜지스터(121)와 NMOS 트랜지스터(122)에 관해서는, 각각 드레인 전류 계수나 임계치 전압 등의 소자 특성은 동등한 것으로 간주할 수 있다. 즉, PMOS 트랜지스터(62), PMOS 트랜지스터(2), NMOS 트랜지스터(3) 및 NMOS 트랜지스터(122)로 이루어지는 회로는, PMOS 트랜지스터(61), PMOS 트랜지스터(11), NMOS 트랜지스터(12) 및 NMOS 트랜지스터(121)로 이루어지는 회로와 동일하게 형성되는 대조용 회로로서 주어지는 것이다.
또한, 도 11에 도시된 증폭 회로에서는, NMOS 트랜지스터(121) 및 가변 전압원(123) 등으로부터, NMOS 트랜지스터(12)의 소스 전위를 가변으로 제어하는 전압 제어 수단이 구성된다. 또한, PMOS 트랜지스터(62), PMOS 트랜지스터(2), NMOS 트랜지스터(3), NMOS 트랜지스터(122), 연산 증폭기(63) 및 바이어스용 전압원(10) 등으로부터, 전압 제어 수단에 의해 NMOS 트랜지스터(12)의 소스 전위를 변화시킨 상태에서 PMOS 트랜지스터(11) 및 NMOS 트랜지스터(12)로 이루어지는 CMOS 인버터 회로에서 발생하는 DC 오프셋을 검출함과 함께, PMOS 트랜지스터(61)의 게이트에 대해 DC 오프셋을 제거하도록 조정된 전압을 인가하는 DC 오프셋 검출 수단이 구성된다. 또한, DC 오프셋 검출 수단과 PMOS 트랜지스터(61)로부터, DC 오프셋을 제거하도록 PMOS 트랜지스터(11)의 소스 전위를 내리는 전압 시프트 수단이 구성된다.
다음에, 도 11에 도시된 증폭 회로의 동작에 관해 설명한다. 여기서, 전원 전압을 Vdd, 가변 전압원(123)에 의해 부여되는 제어 전압을 Vc, NMOS 트랜지스터(12) 및 NMOS 트랜지스터(3)의 소스 전위를 Vsn, 바이어스용 전압원(10)에 의해 부여되는 바이어스 전압을 Vg, 연산 증폭기(63)의 출력 전압을 Vp라고 한다. 이미 기술한 바와 같이, PMOS 트랜지스터(62), PMOS 트랜지스터(2), NMOS 트랜지스터(3) 및 NMOS 트랜지스터(122)로 이루어지는 회로는, PMOS 트랜지스터(61), PMOS 트랜지스터(11), NMOS 트랜지스터(12) 및 NMOS 트랜지스터(121)로 이루어지는 회로와 동일하게 형성된 대조용 회로로서 주어진 것이고, NMOS 트랜지스터(121) 및 NMOS 트랜지스터(122)의 게이트에는 같은 제어 전압(Vc)이 인가되고, PMOS 트랜지스터(61) 및 PMOS 트랜지스터(62)의 게이트에는 DC 오프셋을 제거하기 위해 같은 전압(Vp)이 인가되기 때문에, 바이어스 전압(Vg)에 관해서는, 대응 관계에 있는 MOS 트랜지스터는 각각 같은 동작을 한다. 또한, 회로 동작에 관한 이하의 설명에 있어서는, 이해를 용이하게 하기 위해, PMOS 트랜지스터(61)와 PMOS 트랜지스터(11)와의 소자 특성, 및 NMOS 트랜지스터(12)와 NMOS 트랜지스터(121)와의 소자 특성은 각각 서로 동등한 것으로 하고 수치 해석을 실시한다. 또한, 본 발명에 관한 증폭 회로에서는, PMOS 트랜지스터(61)와 PMOS 트랜지스터(11), 및 NMOS 트랜지스터(12)와 NMOS 트랜지스터(121)를 각각 동일하게 형성하는 것을 필수의 요건으로 하는 것은 아니다. 그리고, 이들 트랜지스터를 다르게 되도록 형성하였다 하여도, 이하의 수치 해석에서 특정되는 회로 특성과 동등한 회로 특성을 얻는 것이 물론 가능하다.
NMOS 트랜지스터(121)의 비포화 영역에서의 드레인 전류와 NMOS 트랜지스터(12)의 포화 영역에서의 드레인 전류가 동등한 것에 의거하여 식 (22)을 얻을 수 있고, 식 (22)을 정리함으로써 식 (23)을 얻을 수 있다. 그리고, 식 (23)을 Vsn에 관해 풀음으로써, Vsn은 식 (24)에 표시한 바와 같이 주어진다. 식 (24)로부터 명확한 바와 같이, 가변 전압원(123)의 전압(Vc)을 적절히 변화시킴으로써, NMOS 트랜지스터(12) 및 NMOS 트랜지스터(3)의 소스 전위(Vsn)를 제어하는 것이 가능해진다.
또한, 도 11에 도시된 증폭 회로에 관해서도, 식 (25) 및 식 (26)에 표시된 바와 같이 출력 전류(Io) 및 게인(Ga)을 구할 수 있다. 식 (26)으로부터 명확한 바와 같이, 제어 전압(Vc)을 적절히 변화시킴으로써 CMOS 인버터 회로의 게인(Ga)을 제어하는 것이 가능해진다.
이상과 같이, 본 실시의 형태 5에 의하면, NMOS 트랜지스터(12)의 소스 전위를 가변으로 제어하는 전압 제어 수단과, DC 오프셋을 제거하도록 PMOS 트랜지스터(11)의 소스 전위를 내리는 전압 시프트 수단을 구비하도록 구성하였기 때문에, NMOS 트랜지스터(12)의 소스 전위를 적절히 변화시킨 다음 DC 오프셋을 제거하도록 전압 시프트 수단을 동작시킴에 의해, 결과적으로 CMOS 인버터 회로의 게인을 제어할 수 있기 때문에, DC 오프셋을 제거함과 함께 게인 제어가 가능한 증폭 회로를 얻을 수 있다는 효과를 이룬다. 또한, PMOS 트랜지스터(11) 및 NMOS 트랜지스터(12)로 이루어지는 CMOS 인버터 회로의 출력부에 보정용 회로를 부가할 필요가 없어지기 때문에, 기생 용량에 의한 주파수 특성의 열화, 노이즈 성능의 열화 및 소비 전류의 증대를 억제할 수 있다는 효과를 이룬다.
또한, 전압 제어 수단이, NMOS 트랜지스터(12)의 소스와 접지부(4) 사이에 끼이는 NMOS 트랜지스터(121)와, NMOS 트랜지스터(121)의 게이트에 접속되는 가변 전압원(123)을 갖고 구성되기 때문에, NMOS 트랜지스터(12)의 소스 전위를 간단한 구성에 의해 변화시킬 수 있고, 회로 구성을 간략화할 수 있다는 효과를 이룬다.
또한, 전압 시프트 수단이, PMOS 트랜지스터(11)의 소스와 전압원(1)과의 사이에 끼이는 PMOS 트랜지스터(61)와, DC 오프셋을 검출하여 PMOS 트랜지스터(61)의 게이트에 대해 DC 오프셋을 제거하도록 조정된 전압을 인가하는 DC 오프셋 검출 수단을 갖고 구성되기 때문에, 검출된 DC 오프셋 양에 응하여 PMOS 트랜지스터(11)의 소스 전위를 적절한 레벨까지 내릴 수 있기 때문에, DC 오프셋을 확실하게 제거할 수 있어서 정밀도가 높은 증폭 회로를 얻을 수 있다는 효과를 이룬다.
또한, DC 오프셋 검출 수단이, PMOS 트랜지스터(61)와 동일하게 형성되는 PMOS 트랜지스터(62)와, PMOS 트랜지스터(62)에 접속되고 PMOS 트랜지스터(11)와 동일하게 형성되는 PMOS 트랜지스터(2)와, PMOS 트랜지스터(2)에 접속되고 NMOS 트랜지스터(12)와 동일하게 형성되는 NMOS 트랜지스터(3)와, NMOS 트랜지스터(3)에 접속됨과 함께 게이트가 가변 전압원(123)에 접속되고 NMOS 트랜지스터(121)와 동일하게 형성되는 NMOS 트랜지스터(122)와, PMOS 트랜지스터(2)의 게이트 및 NMOS 트랜지스터(3)의 게이트에 직류 바이어스 전압을 인가하는 전압원(10)과, PMOS 트랜지스터(2) 및 NMOS 트랜지스터(3)로 이루어지는 CMOS의 입력부 및 출력부에 각각 반전 입력부 및 비반전 입력부가 접속됨과 함께 출력부가 PMOS 트랜지스터(61)의 게이트 및 PMOS 트랜지스터(62)의 게이트에 접속되는 연산 증폭기(63)를 갖고 구성되고 있기 때문에, DC 오프셋을 고정밀도로 검출하는 DC 오프셋 검출 수단을 간단한 구성으로 실현할 수 있고, 회로 구성을 간략화할 수 있다는 효과를 이룬다.
실시의 형태 6
본 발명의 실시의 형태 6에 의한 증폭 회로는, 부하로서 MOS 트랜지스터를 출력 단자에 접속하는 점에서 특징을 갖는 것이다. 도 12는, 본 발명의 실시의 형태 6에 의한 증폭 회로의 구성을 도시한 회로도이다. 도 12에 있어서, 도 11와 동일 부호는 동일 또는 상당 부분을 나타내기 때문에 그 설명을 생략한다. 131은 전압원(1)과 출력 단자(15) 사이에 끼이고 드레인과 게이트가 단락된 NMOS 트랜지스터(제 1의 부하용 MOS 트랜지스터), 132는 접지부(4)와 출력 단자(15) 사이에 끼이고 드레인과 게이트가 단락된 NMOS 트랜지스터(제 2의 부하용 MOS 트랜지스터)이다. 또한, 도 11에 도시된 DC 오프셋 검출 수단 등에 관해서는 생략되어 있다.
다음에, 도 12에 도시된 증폭 회로의 동작에 관해 설명한다. 여기서, NMOS 트랜지스터(131, 132)에 관한 드레인 전류 계수를 Mn', 상호 컨덕턴스를 Gmn'라고 하면, NMOS 트랜지스터(131, 132)에 의한 부하에 관한 저항치(Rd)는 식 (27)에 표시된 바와 같이 주어진다. 그리고, 식 (25) 및 식 (27)에 의거하여, 도 12에 도시된 증폭 회로의 게인(Gb)은, 식 (28)에 표시된 바와 같이 주어진다. 식 (28)로부터 명확한 바와 같이, 증폭 회로의 게인을 NMOS 트랜지스터(12) 및 NMOS 트랜지스터(121)의 드레인 전류 계수(Mn)와 NMOS 트랜지스터(131) 및 NMOS 트랜지스터(132)의 드레인 전류 계수(Mn')와의 비에 의거하여 설정할 수 있다. 즉, NMOS 트랜지스터(12, 121)의 채널 길이 또는 채널 폭에 대한 NMOS 트랜지스터(131, 132)의 채널 길이 또는 채널 폭의 비를 변화시킴으로서 게인(Gb)을 적절히 설정하는 것이 가능해진다.
이상과 같이, 본 실시의 형태 6에 의하면, 출력 단자(15)와 전압원(1)과의 사이에 끼이고 드레인과 게이트가 단락된 NMOS 트랜지스터(131)와, 출력 단자(15)와 접지부(4) 사이에 끼이고 드레인과 게이트가 단락된 NMOS 트랜지스터(132)를 구비하도록 구성하였기 때문에, 전압 출력을 취출하기 위한 부하를 MOS 트랜지스터를 이용하여 부여할 수 있기 때문에, 집적화를 가능하게 하고 회로 규모를 작게 할 수 있다는 효과를 이룬다. 또한, 증폭 회로의 게인을 MOS 트랜지스터의 채널 길이 또는 채널 폭 등의 사이즈비를 기초로 하여 설정하는 것이 가능해지기 때문에, 저항을 이용하여 전압 출력을 취출하는 경우와 비교하여 제조 편차에 기인하여 게인에 관해 발생하는 오차를 저감할 수 있고, 증폭 회로의 정밀도를 높일 수 있다는 효과를 이룬다. 또한, 부하용 트랜지스터로서는 PMOS 트랜지스터를 이용하여도 좋고, NMOS 트랜지스터와 같은 효과를 이루는 것이 가능하다.
또한, 상기 실시의 형태 1부터 실시의 형태 6에 의해 설명되는 증폭 회로는, 본 발명을 한정하는 것이 아니고, 예시하는 것을 의도하여 개시되어 있는 것이다. 본 발명의 기술적 범위는 청구의 범위에 의해 정해지는 것이고, 청구의 범위에 기재된 발명의 기술적 범위에 있어서 여러가지의 설계적 변경이 가능하다. 예를 들면, 도 3, 도 6, 도 9, 도 10, 도 11 및 도 12에 도시된 바와 같이, DC 오프셋 검출 회로에 접속되는 CMOS 인버터 회로의 수는 1개로 한정되는 것이 아니라, DC 오프셋 검출 회로에 대해 복수의 CMOS 인버터 회로를 접속하는 구성을 채택할 수도 있다. 이와 같은 구성에 있어서, 각 CMOS 인버터 회로의 신호 입력부 및 신호 출력부를 공통으로 접속함으로써, 구동 능력의 큰 증폭 회로를 얻을 수 있다. 또한, 실시의 형태 6에서는, 도 11에 도시된 증폭 회로의 출력 단자(15)에 부하용의 MOS 트랜지스터를 접속하는 구성으로 하고 있지만, 도 3, 도 6, 도 9 및 도 10에 도시된 증폭 회로의 출력 단자(15)에 부하용의 MOS 트랜지스터를 접속하는 구성으로 하는 것도 물론 가능하다.

Claims (17)

  1. 제 1의 PMOS 트랜지스터와, 해당 제 1의 PMOS 트랜지스터의 드레인에 드레인이 접속되는 제 1의 NMOS 트랜지스터와, 상기 제 1의 PMOS 트랜지스터의 게이트 및 상기 제 1의 NMOS 트랜지스터의 게이트에 접속되는 신호 입력부와, 상기 제 1의 PMOS 트랜지스터의 드레인과 상기 제 1의 NMOS 트랜지스터의 드레인과의 접속부위에 접속되는 신호 출력부를 갖고 구성되는 증폭 회로에 있어서,
    DC 오프셋을 삭감하도록 상기 제 1의 NMOS 트랜지스터의 소스 전압을 올리는 제 1의 전압 시프트 수단과, DC 오프셋을 삭감하도록 상기 제 1의 PMOS 트랜지스터의 소스 전압을 내리는 제 2의 전압 시프트 수단의 양쪽 또는 어느 한쪽을 구비하는 것을 특징으로 하는 증폭 회로.
  2. 제 1항에 있어서,
    제 1의 전압 시프트 수단이, 제 1의 NMOS 트랜지스터의 소스와 접지부 사이에 끼이는 제 2의 NMOS 트랜지스터와, DC 오프셋을 검출하여 해당 제 2의 NMOS 트랜지스터의 게이트에 대해 DC 오프셋을 삭감하도록 조정된 전압을 인가하는 제 1의 DC 오프셋 검출 수단을 갖고 구성되는 것을 특징으로 하는 증폭 회로.
  3. 제 1항에 있어서,
    제 2의 전압 시프트 수단이, 제 1의 PMOS 트랜지스터의 소스와 전압원과의 사이에 끼이는 제 2의 PMOS 트랜지스터와, DC 오프셋을 검출하여 해당 제 2의 PMOS 트랜지스터의 게이트에 대해 DC 오프셋을 삭감하도록 조정된 전압을 인가하는 제 2의 DC 오프셋 검출 수단을 갖고 구성되는 것을 특징으로 하는 증폭 회로.
  4. 제 2항에 있어서,
    제 1의 DC 오프셋 검출 수단이, 제 1의 PMOS 트랜지스터와 동일하게 형성되는 제 3의 PMOS 트랜지스터와, 해당 제 3의 PMOS 트랜지스터의 드레인에 드레인이 접속되고 제 1의 NMOS 트랜지스터와 동일하게 형성되는 제 3의 NMOS 트랜지스터와, 상기 제 3의 PMOS 트랜지스터의 게이트 및 상기 제 3의 NMOS 트랜지스터의 게이트에 직류 바이어스 전압을 주는 바이어스용 전압원과, 상기 제 3의 NMOS 트랜지스터의 소스에 드레인이 접속되고 제 2의 NMOS 트랜지스터와 동일하게 형성되는 제 4의 NMOS 트랜지스터와, 비반전 입력부가 상기 제 3의 PMOS 트랜지스터의 드레인과 상기 제 3의 NMOS 트랜지스터의 드레인과의 접속부위에 접속되고, 반전 입력부가 상기 제 3의 PMOS 트랜지스터의 게이트와 상기 제 3의 NMOS 트랜지스터의 게이트와의 접속부위에 접속되고, 출력부가 상기 제 2의 NMOS 트랜지스터의 게이트 및 상기 제 4의 NMOS 트랜지스터의 게이트에 접속되는 제 1의 연산 증폭기를 갖고 구성되는 것을 특징으로 하는 증폭 회로.
  5. 제 3항에 있어서,
    제 2의 DC 오프셋 검출 수단이, 제 1의 PMOS 트랜지스터와 동일하게 형성되는 제 3의 PMOS 트랜지스터와, 해당 제 3의 PMOS 트랜지스터의 드레인에 드레인이 접속되고 제 1의 NMOS 트랜지스터와 동일하게 형성되는 제 3의 NMOS 트랜지스터와, 상기 제 3의 PMOS 트랜지스터의 게이트 및 상기 제 3의 NMOS 트랜지스터의 게이트에 직류 바이어스 전압을 주는 바이어스용 전압원과, 상기 제 3의 PMOS 트랜지스터의 소스에 드레인이 접속되고 제 2의 PMOS 트랜지스터와 동일하게 형성되는 제 4의 PMOS 트랜지스터와, 비반전 입력부가 상기 제 3의 PMOS 트랜지스터의 드레인과 상기 제 3의 NMOS 트랜지스터의 드레인과의 접속부위에 접속되고, 반전 입력부가 상기 제 3의 PMOS 트랜지스터의 게이트와 상기 제 3의 NMOS 트랜지스터의 게이트와의 접속부위에 접속되고, 출력부가 상기 제 2의 PMOS 트랜지스터의 게이트 및 상기 제 4의 PMOS 트랜지스터의 게이트에 접속되는 제 2의 연산 증폭기를 갖고 구성되는 것을 특징으로 하는 증폭 회로.
  6. 제 4항에 있어서,
    제 1의 연산 증폭기가, 차동쌍을 구성하도록 서로 드레인이 접속되고 게이트에 비반전 입력부가 접속되는 제 5의 NMOS 트랜지스터 및 게이트에 반전 입력부가 접속되는 제 6의 NMOS 트랜지스터와, 전류 미러를 구성하도록 서로 게이트가 접속되는 제 5의 PMOS 트랜지스터 및 제 6의 PMOS 트랜지스터와, 상기 제 5의 NMOS 트랜지스터의 소스에 드레인이 접속되는 제 7의 NMOS 트랜지스터와, 상기 제 6의 NMOS 트랜지스터의 소스에 드레인이 접속되는 제 8의 NMOS 트랜지스터와, 상기 제 5의 PMOS 트랜지스터의 드레인에 드레인이 접속되는 제 9의 NMOS 트랜지스터와, 상기 제 6의 PMOS 트랜지스터의 드레인에 드레인이 접속되는 제 10의 NMOS 트랜지스터를 갖고 구성되고,
    상기 제 7의 NMOS 트랜지스터의 게이트와 상기 제 10의 NMOS 트랜지스터의 게이트와 상기 제 6의 NMOS 트랜지스터의 소스가 접속되고, 상기 제 8의 NMOS 트랜지스터의 게이트와 상기 제 9의 NMOS 트랜지스터의 게이트와 상기 제 5의 NMOS 트랜지스터의 소스가 접속되고, 상기 제 5의 PMOS 트랜지스터의 드레인과 상기 제 9의 NMOS 트랜지스터의 드레인과의 접속부위 또는 상기 제 6의 PMOS 트랜지스터의 드레인과 상기 제 10의 NMOS 트랜지스터의 드레인과의 접속부위의 어느 하나가 출력부에 접속되는 것을 특징으로 하는 증폭 회로.
  7. 제 5항에 있어서,
    제 2의 연산 증폭기가, 차동쌍을 구성하도록 서로 드레인이 접속되고 게이트에 비반전 입력부가 접속되는 제 5의 PMOS 트랜지스터 및 게이트에 반전 입력부가 접속되는 제 6의 PMOS 트랜지스터와, 전류 미러를 구성하도록 서로 게이트가 접속되는 제 5의 NMOS 트랜지스터 및 제 6의 NMOS 트랜지스터와, 상기 제 5의 PMOS 트랜지스터의 소스에 드레인이 접속되는 제 7의 PMOS 트랜지스터와, 상기 제 6의 PMOS 트랜지스터의 소스에 드레인이 접속되는 제 8의 PMOS 트랜지스터와, 상기 제 5의 NMOS 트랜지스터의 드레인에 드레인이 접속되는 제 9의 PMOS 트랜지스터와, 상기 제 6의 NMOS 트랜지스터의 드레인에 드레인이 접속되는 제 10의 PMOS 트랜지스터를 갖고 구성되고,
    상기 제 7의 PMOS 트랜지스터의 게이트와 상기 제 10의 PMOS 트랜지스터의 게이트와 상기 제 6의 PMOS 트랜지스터의 소스가 접속되고, 상기 제 8의 PMOS 트랜지스터의 게이트와 상기 제 9의 PMOS 트랜지스터의 게이트와 상기 제 5의 PMOS 트랜지스터의 소스가 접속되고, 상기 제 5의 NMOS 트랜지스터의 드레인과 상기 제 9의 PMOS 트랜지스터의 드레인과의 접속부위 또는 상기 제 6의 NMOS 트랜지스터의 드레인과 상기 제 10의 PMOS 트랜지스터의 드레인과의 접속부위의 어느 하나가 출력부에 접속되는 것을 특징으로 하는 증폭 회로.
  8. 제 1의 PMOS 트랜지스터와, 해당 제 1의 PMOS 트랜지스터의 드레인에 드레인이 접속되는 제 1의 NMOS 트랜지스터와, 상기 제 1의 PMOS 트랜지스터의 게이트 및 상기 제 1의 NMOS 트랜지스터의 게이트에 접속되는 신호 입력부와, 상기 제 1의 PMOS 트랜지스터의 드레인과 상기 제 1의 NMOS 트랜지스터의 드레인과의 접속부위에 접속되는 신호 출력부를 갖고 구성되는 증폭 회로에 있어서,
    상기 제 1의 PMOS 트랜지스터의 소스 전위를 가변으로 제어하는 전압 제어 수단과,
    DC 오프셋을 제거하도록 상기 제 1의 NMOS 트랜지스터의 소스 전위를 올리는 전압 시프트 수단을 구비하는 것을 특징으로 하는 증폭 회로.
  9. 제 8항에 있어서,
    전압 제어 수단이, 제 1의 PMOS 트랜지스터의 소스와 전압원과의 사이에 끼이는 제 2의 PMOS 트랜지스터와, 해당 제 2의 PMOS 트랜지스터의 게이트에 접속되는 가변 전압원을 갖고 구성되는 것을 특징으로 하는 증폭 회로.
  10. 제 8항에 있어서,
    전압 시프트 수단이, 제 1의 NMOS 트랜지스터의 소스와 접지부 사이에 끼이는 제 2의 NMOS 트랜지스터와, DC 오프셋을 검출하여 해당 제 2의 NMOS 트랜지스터의 게이트에 대해 DC 오프셋을 제거하도록 조정된 전압을 인가하는 DC 오프셋 검출 수단을 갖고 구성되는 것을 특징으로 하는 증폭 회로.
  11. 제 10항에 있어서,
    전압 제어 수단이, 제 1의 PMOS 트랜지스터의 소스와 전압원과의 사이에 끼이는 제 2의 PMOS 트랜지스터와, 해당 제 2의 PMOS 트랜지스터의 게이트에 접속되는 가변 전압원을 갖고 구성되고,
    DC 오프셋 검출 수단이, 상기 제 1의 PMOS 트랜지스터와 동일하게 형성되는 제 3의 PMOS 트랜지스터와, 해당 제 3의 PMOS 트랜지스터의 드레인에 드레인이 접속되고 제 1의 NMOS 트랜지스터와 동일하게 형성되는 제 3의 NMOS 트랜지스터와, 상기 제 3의 PMOS 트랜지스터의 게이트 및 상기 제 3의 NMOS 트랜지스터의 게이트에 직류 바이어스 전압을 주는 바이어스용 전압원과, 상기 제 3의 PMOS 트랜지스터의 소스와 전압원과의 사이에 끼움과 함께 게이트가 상기 가변 전압원에 접속되고 상기 제 2의 PMOS 트랜지스터와 동일하게 형성되는 제 4의 PMOS 트랜지스터와, 상기 제 3의 NMOS 트랜지스터의 소스와 접지부 사이에 끼이고 제 2의 NMOS 트랜지스터와 동일하게 형성되는 제 4의 NMOS 트랜지스터와, 비반전 입력부가 상기 제 3의 PMOS 트랜지스터의 드레인과 상기 제 3의 NMOS 트랜지스터의 드레인과의 접속부위에 접속되고, 반전 입력부가 상기 제 3의 PMOS 트랜지스터의 게이트와 상기 제 3의 NMOS 트랜지스터의 게이트와의 접속부위에 접속되고, 출력부가 상기 제 2의 NMOS 트랜지스터의 게이트 및 상기 제 4의 NMOS 트랜지스터의 게이트에 접속되는 연산 증폭기를 갖고 구성되는 것을 특징으로 하는 증폭 회로.
  12. 제 8항에 있어서,
    신호 출력부와 전압원과의 사이에 끼이고 드레인과 게이트가 단락된 제 1의 부하용 MOS 트랜지스터와, 상기 신호 출력부와 접지부 사이에 끼이고 드레인과 게이트가 단락된 제 2의 부하용 MOS 트랜지스터를 구비하는 것을 특징으로 하는 증폭 회로.
  13. 제 1의 PMOS 트랜지스터와, 해당 제 1의 PMOS 트랜지스터의 드레인에 드레인이 접속되는 제 1의 NMOS 트랜지스터와, 상기 제 1의 PMOS 트랜지스터의 게이트 및 상기 제 1의 NMOS 트랜지스터의 게이트에 접속되는 신호 입력부와, 상기 제 1의 PMOS 트랜지스터의 드레인과 상기 제 1의 NMOS 트랜지스터의 드레인과의 접속부위에 접속되는 신호 출력부를 갖고 구성되는 증폭 회로에 있어서,
    상기 제 1의 NMOS 트랜지스터의 소스 전위를 가변으로 제어하는 전압 제어 수단과,
    DC 오프셋을 제거하도록 상기 제 1의 PMOS 트랜지스터의 소스 전위를 내리는 전압 시프트 수단을 구비하는 것을 특징으로 하는 증폭 회로.
  14. 제 13항에 있어서,
    전압 제어 수단이, 제 1의 NMOS 트랜지스터의 소스와 접지부 사이에 끼이는 제 2의 NMOS 트랜지스터와, 해당 제 2의 NMOS 트랜지스터의 게이트에 접속되는 가변 전압원을 갖고 구성되는 것을 특징으로 하는 증폭 회로.
  15. 제 13항에 있어서,
    전압 시프트 수단이, 제 1의 PMOS 트랜지스터의 소스와 전압원과의 사이에 끼이는 제 2의 PMOS 트랜지스터와, DC 오프셋을 검출하여 해당 제 2의 PMOS 트랜지스터의 게이트에 대해 DC 오프셋을 제거하도록 조정된 전압을 인가하는 DC 오프셋 검출 수단을 갖고 구성되는 것을 특징으로 하는 증폭 회로.
  16. 제 15항에 있어서,
    전압 제어 수단이, 제 1의 NMOS 트랜지스터의 소스와 접지부 사이에 끼이는 제 2의 NMOS 트랜지스터와, 해당 제 2의 NMOS 트랜지스터의 게이트에 접속되는 가변 전압원을 갖고 구성되고,
    DC 오프셋 검출 수단이, 제 1의 PMOS 트랜지스터와 동일하게 형성되는 제 3의 PMOS 트랜지스터와, 해당 제 3의 PMOS 트랜지스터의 드레인에 드레인이 접속되고 상기 제 1의 NMOS 트랜지스터와 동일하게 형성되는 제 3의 NMOS 트랜지스터와, 상기 제 3의 PMOS 트랜지스터의 게이트 및 상기 제 3의 NMOS 트랜지스터의 게이트에 직류 바이어스 전압을 주는 바이어스용 전압원과, 상기 제 3의 NMOS 트랜지스터의 소스와 접지부 사이에 끼움과 함께 게이트가 상기 가변 전압원에 접속되고 상기 제 2의 NMOS 트랜지스터와 동일하게 형성되는 제 4의 NMOS 트랜지스터와, 상기 제 3의 PMOS 트랜지스터의 소스와 전압원과의 사이에 끼이고 제 2의 PMOS 트랜지스터와 동일하게 형성되는 제 4의 PMOS 트랜지스터와, 비반전 입력부가 상기 제 3의 PMOS 트랜지스터의 드레인과 상기 제 3의 NMOS 트랜지스터의 드레인과의 접속부위에 접속되고, 반전 입력부가 상기 제 3의 PMOS 트랜지스터의 게이트와 상기 제 3의 NMOS 트랜지스터의 게이트와의 접속부위에 접속되고, 출력부가 상기 제 2의 PMOS 트랜지스터의 게이트 및 상기 제 4의 PMOS 트랜지스터의 게이트에 접속되는 연산 증폭기를 갖고 구성되는 것을 특징으로 하는 증폭 회로.
  17. 제 13항에 있어서,
    신호 출력부와 전압원과의 사이에 끼이고 드레인과 게이트가 단락된 제 1의 부하용 MOS 트랜지스터와, 상기 신호 출력부와 접지부 사이에 끼이고 드레인과 게이트가 단락된 제 2의 부하용 MOS 트랜지스터를 구비하는 것을 특징으로 하는 증폭 회로.
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