CN1286270C - Cmos反相电路以及dc偏移检测电路 - Google Patents

Abstract

一种由CMOS反相电路构成的放大电路，该反相电路能除去因每一道制造工序的元件特性的离散而引起的DC偏移，可适用于模拟信号处理。在由PMOS晶体管(11)和NMOS晶体管(12)等构成的CMOS反相电路中，具有为了使NMOS晶体管(12)的源极电压上升与NMOS晶体管(12)连接的NMOS晶体管(13)，以及检测DC偏移并对NMOS晶体管(13)的栅极施加调整后的电压以除去DC偏移的DC偏移检测装置。

Description

CMOS反相电路以及DC偏移检测电路

技术领域

本发明涉及放大电路，特别涉及一种CMOS反相电路，其通过除去起因于构成CMOS的NMOS晶体管和PMOS晶体管的每一道制造工序产生的元件特性离散的DC偏移，来适用于模拟信号处理。

背景技术

近年来，对应于伴随数字信号处理技术的进步而来的数字设备制造的规模的增大，设置在数字设备内部的半导体装置中CMOS电路也被大量使用。但是，关于高频信号、图象信号和声音信号等，有时将其作为模拟信号处理较为容易，而且，为了实现A/D变换电路、D/A变换电路、晶振电路等，也必需要模拟信号处理。

作为模拟信号处理电路，双极性晶体管有良好的适用性，而CMOS除了采样保持电路等一部分模拟信号处理电路之外，则不太适合作为模拟信号处理电路。然而，CMOS反相电路不仅结构非常简单，而且具有输入动态范围大、增益高、电流供给能力强等优点，通过使用CMOS反相电路作为模拟信号处理电路，有望实现整体电路规模的缩小和性能的提高。

图13A和图13B是表示作为模拟信号处理电路的CMOS反相电路结构的一个例子的图。这里，图13A示出CMOS反相电路本身，图13B为了容易说明CMOS电路的工作特性，示出了有能给出实施模拟信号处理时的理想工作点的虚拟电压源等的电路结构。在图13A和图13B中，201是电压源，202是PMOS晶体管，203是NMOS晶体管，204是接地端，205是输入端子，206是输出端子，207是由MOS晶体管的漏极电阻决定的负载电阻，208是作为偏置电压设定的虚拟电压源。再有，设电压源201的电压值为Vdd，电压源208的电压值为Vdd/2，负载电阻207的电阻值为Rd，PMOS晶体管202的漏极电流为Ip，NMOS晶体管203的漏极电流为In，流过负载电阻207的电流为Id，输入端子205的输入电压的电压值为Vg，输出端子206的输出电压的电压值为Vo。

其次，说明图13A和图13B所示的CMOS反相电路的工作特性。当把CMOS反相电路作为模拟信号处理电路使用时，偏置电压的设定希望输入输出的动态范围尽可能大，若输入电压Vg＝Vdd/2，则希望输出电压为Vo＝Vdd/2。这样设定偏置电压时，PMOS晶体管202的漏极电流Ip和NMOS晶体管203的漏极电流In分别如式(1)和式(2)

$\mathrm{Ip}=\frac{\mathrm{Mp}}{2}{(\mathrm{Vdd}-\mathrm{Vg}-\mathrm{Vtp})}^2=\frac{\mathrm{Mp}}{2}{(\mathrm{Vg}-\mathrm{Vtp})}^2---\left(1\right)$

$\mathrm{In}=\frac{\mathrm{Mn}}{2}{(\mathrm{Vg}-\mathrm{Vtn})}^2---\left(2\right)$

所示。

这里，Mp是PMOS晶体管202的的漏极电流系数，Vtp是PMOS晶体管202的阈值电压，Mn是NMOS晶体管203的的漏极电流系数，Vtn是NMOS晶体管203的阈值电压。

如图13B所示，输出电压Vo由被MOS晶体管的漏极电阻规定的负载电阻207的电阻值Rd和流过该负载电阻的电流Id决定，并由式(3)给出。此外，为了实现恰当的偏置电压设定，Vo＝Vg＝Vdd/2的条件由式(4)给出。

$\mathrm{Vo}=\frac{\mathrm{Vdd}}{2}+(\mathrm{Ip}-\mathrm{In})\mathrm{Rd}=\frac{\mathrm{Vdd}}{2}+\mathrm{Id\; Rd}---\left(3\right)$

$\mathrm{Id}=\mathrm{Ip}-\mathrm{In}=\frac{\mathrm{Mp}}{2}{(\mathrm{Vg}-\mathrm{Vtp})}^2-\frac{\mathrm{Mn}}{2}{(\mathrm{Vg}-\mathrm{Vtn})}^2=0---\left(4\right)$

如式(4)所示那样，关于PMOS晶体管202和NMOS晶体管203，当漏极电流系数Mp、Mn、阈值电压Vtp、Vtn等参数一致时，Vo＝Vg。因此，通过使与PMOS晶体管202和NMOS晶体管203的元件特性有关的参数相等，可以实现所希望的偏置电压设定。

然而，我们知道，与PMOS晶体管和NMOS晶体管的元件特性有关的参数通常因每一道制造工序产生的微妙的制造环境的差异而有很大的离散(以下，将由每一道制造工序产生的MOS晶体管元件特性的离散称作制造公差)。为此，Vo不等于Vg，基于元件特性的离散，当Ip＞In时，Vo＞Vg，当Ip＜In时，Vo＜Vg。因此，为了进行偏置电压设定，即使输入电压Vg＝Vdd/2，输出电压Vo也会偏离Vdd/2，产生所谓DC偏移。

因此，因与制造公差对应产生DC偏移，故输出得不到充分的动态范围，存在不适合直接作为高增益放大器或缓冲器等模拟信号处理电路使用的问题。

发明内容

本发明是为解决上述课题而提出的，其目的在于提供一种CMOS反相电路以及DC偏移检测电路，其可以除去因制造公差引起的DC偏移，适用于模拟信号处理。

本发明的CMOS反相电路，其特征在于，具有：源极与电压源直接或间接连接的第1PMOS晶体管；源极与接地端间接连接的第1NMOS晶体管；与上述第1PMOS晶体管的栅极和上述第1NMOS晶体管的栅极连接的输入端；与上述第1PMOS晶体管的漏极和上述第1NMOS晶体管的漏极的连接部位连接的输出端；插在上述第1NMOS晶体管的源极和上述接地端之间的第2NMOS晶体管；源极与上述电压源直接或间接连接，并和上述第1PMOS晶体管同样形成的第3PMOS晶体管；源极与上述接地端间接连接，并和上述第1NMOS晶体管同样形成的第3NMOS晶体管；向上述第3PMOS晶体管的栅极和上述第3NMOS晶体管的栅极施加直流偏置电压的偏置用电压源；与插在上述第3NMOS晶体管的源极和上述接地端之间的第2NMOS晶体管同样形成的第4NMOS晶体管，以及同相输入端连接在上述第3PMOS晶体管的漏极和上述第3NMOS晶体管的漏极的连接部位上，反相输入端连接在上述第3PMOS晶体管的栅极和上述第3NMOS晶体管的栅极的连接部位上，输出端连接在上述第2NMOS晶体管的栅极和上述第4NMOS晶体管的栅极的运算放大器。

本发明的CMOS反相电路，其特征在于，运算放大器具有：漏极相互连接以构成差动对，同相输入端与栅极连接的第5NMOS晶体管和反相输入端与栅极连接的第6NMOS晶体管；栅极相互连接以构成电流密勒电路的第5PMOS晶体管和第6PMOS晶体管；漏极与上述第5NMOS晶体管的源极连接的第7NMOS晶体管；漏极与上述第6

NMOS晶体管的源极连接的第8NMOS晶体管；漏极与上述第5PMOS晶体管的漏极连接的第9NMOS晶体管，以及漏极与上述第6PMOS晶体管的漏极连接的第10NMOS晶体管，上述第7NMOS晶体管的栅极和上述第10NMOS晶体管的栅极与上述第6NMOS晶体管的源极连接，上述第8NMOS晶体管的栅极和上述第9NMOS晶体管的栅极与上述第5NMOS晶体管的源极连接，上述第5PMOS晶体管的漏极和上述第9NMOS晶体管的漏极的连接部位或上述第6PMOS晶体管的漏极和上述第10NMOS晶体管的漏极的连接部位的其中一个与输出端连接。

本发明的CMOS反相电路，其特征在于，具有：源极与电压源间接连接的第1PMOS晶体管；源极与接地端直接或间接连接的第1NMOS晶体管；与上述第1PMOS晶体管的栅极和上述第1NMOS晶体管的栅极连接的输入端；与上述第1PMOS晶体管的漏极和上述第1NMOS晶体管的漏极的连接部位连接的输出端；插在上述第1PMOS晶体管的源极和上述电压源之间的第2PMOS晶体管；源极与上述电压源间接连接，并和上述第1PMOS晶体管同样形成的第3PMOS晶体管；源极与上述接地端直接或间接连接，并和上述第1NMOS晶体管同样形成的第3NMOS晶体管；向上述第3PMOS晶体管的栅极和上述第3NMOS晶体管的栅极施加直流偏置电压的偏置用电压源；与插在上述第3PMOS晶体管的源极和上述电压源之间的第2PMOS晶体管同样形成的第4PMOS晶体管，以及同相输入端连接在上述第3PMOS晶体管的漏极和上述第3NMOS晶体管的漏极的连接部位上，反相输入端连接在上述第3PMOS晶体管的栅极和上述第3NMOS晶体管的栅极的连接部位上，输出端连接在上述第2PMOS晶体管的栅极和上述第4PMOS晶体管的栅极的运算放大器。

本发明的CMOS反相电路，其特征在于，运算放大器具有：漏极相互连接以构成差动对，同相输入端与栅极连接的第5PMOS晶体管和反相输入端与栅极连接的第6PMOS晶体管；栅极相互连接以构成电流密勒电路的第5NMOS晶体管和第6NMOS晶体管；漏极与上述第5PMOS晶体管的源极连接的第7PMOS晶体管；漏极与上述第6PMOS晶体管的源极连接的第8PMOS晶体管；漏极与上述第5NMOS晶体管的漏极连接的第9PMOS晶体管，以及漏极与上述第6NMOS晶体管的漏极连接的第10PMOS晶体管，上述第7PMOS晶体管的栅极和上述第10PMOS晶体管的栅极与上述第6PMOS晶体管的源极连接，上述第8PMOS晶体管的栅极和上述第9PMOS晶体管的栅极与上述第5PMOS晶体管的源极连接，上述第5NMOS晶体管的漏极和上述第9PMOS晶体管的漏极的连接部位或上述第6NMOS晶体管的漏极和上述第10PMOS晶体管的漏极的连接部位的其中一个与输出端连接。

本发明的CMOS反相电路，其特征在于，具有：源极与电压源间接连接的第1PMOS晶体管；源极与接地端间接连接的第1NMOS晶体管；与上述第1PMOS晶体管的栅极和上述第1NMOS晶体管的栅极连接的输入端；与上述第1PMOS晶体管的漏极和上述第1NMOS晶体管的漏极的连接部位连接的输出端；插在上述第1NMOS晶体管的源极和上述接地端之间的第2NMOS晶体管；插在上述第1PMOS晶体管的源极和上述电压源之间的第2PMOS晶体管；源极与上述电压源间接连接，并和上述第1PMOS晶体管同样形成的第3PMOS晶体管；源极与上述接地端间接连接，并和上述第1NMOS晶体管同样形成的第3NMOS晶体管；向上述第3PMOS晶体管的栅极和上述第3NMOS晶体管的栅极施加直流偏置电压的偏置用电压源；与插在上述第3NMOS晶体管的源极和上述接到端之间的第2NMOS晶体管同样形成的第4NMOS晶体管；与插在上述第3PMOS晶体管的源极和上述电压源之间的第2PMOS晶体管同样形成的第4PMOS晶体管；同相输入端连接在上述第3PMOS晶体管的漏极和上述第3NMOS晶体管的漏极的连接部位上，反相输入端连接在上述第3PMOS晶体管的栅极和上述第3NMOS晶体管的栅极的连接部位上，输出端连接在上述第2NMOS晶体管的栅极和上述第4NMOS晶体管的栅极的第1运算放大器，以及同相输入端连接在上述第3PMOS晶体管的漏极和上述第3NMOS晶体管的漏极的连接部位上，反相输入端连接在上述第3PMOS晶体管的栅极和上述第3NMOS晶体管的栅极的连接部位上，输出端连接在上述第2PMOS晶体管的栅极和上述第4PMOS晶体管的栅极的第2运算放大器。

本发明的DC偏移检测电路，其特征在于，具有：与电压源连接的第3PMOS晶体管；漏极与该第3PMOS晶体管的漏极连接的第3NMOS晶体管；向上述第3PMOS晶体管的栅极和上述第3NMOS晶体管的栅极施加直流偏置电压的偏置用电压源；漏极与上述第3NMOS晶体管的源极连接，同时源极与接地端连接的第4NMOS晶体管，以及同相输入端连接在上述第3PMOS晶体管的漏极和上述第3NMOS晶体管的漏极的连接部位上，反相输入端连接在上述第3PMOS晶体管的栅极和上述第3NMOS晶体管的栅极的连接部位上，输出端连接在上述第4NMOS晶体管的栅极的运算放大器。

本发明的DC偏移检测电路，其特征在于，具有：与接地端连接的第3NMOS晶体管；漏极与该第3NMOS晶体管的漏极连接的第3PMOS晶体管；向上述第3PMOS晶体管的栅极和上述第3NMOS晶体管的栅极施加直流偏置电压的偏置用电压源；漏极与上述第3PMOS晶体管的源极连接，同时源极与电压源连接的第4PMOS晶体管，以及同相输入端连接在上述第3PMOS晶体管的漏极和上述第3NMOS晶体管的漏极的连接部位上，反相输入端连接在上述第3PMOS晶体管的栅极和上述第3NMOS晶体管的栅极的连接部位上，输出端连接在上述第4PMOS晶体管的栅极的运算放大器。

附图说明

图1是表示本发明的DC偏移检测电路的工作原理的电路图。

图2是表示包含在本发明实施方式1的放大电路中的DC偏移检测电路的电路图。

图3是表示本发明实施方式1的放大电路的结构的电路图。

图4是表示本发明实施方式1的放大电路使用的运算放大器的结构的一个例子的电路图。

图5是表示本发明实施方式1的放大电路使用的运算放大器的结构的另一例的电路图。

图6是表示本发明实施方式2的放大电路的结构的电路图。

图7是表示本发明实施方式2的放大电路使用的运算放大器的结构的一个例子的电路图。

图8是表示本发明实施方式2的放大电路使用的运算放大器的结构的另一例的电路图。

图9是表示本发明实施方式3的放大电路的结构的电路图。

图10是表示本发明实施方式4的放大电路的结构的电路图。

图11是表示本发明实施方式5的放大电路的结构的电路图。

图12是表示本发明实施方式6的放大电路的结构的电路图。

图13A和图13B是表示作为模拟信号处理电路的CMOS反相电路的结构的一个例子的图。

具体实施方式

下面，参照附图说明本发明的实施方式。再有，为了明确本发明的实施方式记载的构成实施例的各要素和权利要求书记载的构成发明的各要素或各装置的对应关系，在有关本发明的实施方式的以下说明中，对与实施例的各要素对应的权利要求书记载的发明的各要素或各装置，用分别接在实施例的各要素之后的括号中的适当内容来表示。

实施方式1

图1是表示本发明的DC偏移检测电路的工作原理的图。在图1中，1是电压源，2是PMOS晶体管(第3PMOS晶体管)，3是NMOS晶体管(第3NMOS晶体管)，4是接地端，5是插在NMOS晶体管3的源极和接地端4之间使NMOS晶体管3的源极电压上升以减小DC偏移的电压源，6是输入端子，7是输出端子。再有，PMOS晶体管2的背栅与源极连接，NMOS晶体管3的背栅与接地端4连接。再有，设电压源1的电压值为Vdd，PMOS晶体管的漏极电流为Ip，NMOS晶体管的漏极电流为In，流向输出端子7的电流为Id，电压源5的电压值(以下，称作偏移电压)为Vs，输入电压为Vg，输出电压为Vo。

其次，说明图1所示的CMOS反相电路的工作特性。这里，为了实现最佳偏置设定，作为Vg＝Vdd/2，实施有关DC偏移的评估。上述条件下的PMOS晶体管2的漏电流Ip和NMOS晶体管3的漏电流In分别由式(5)和式(6)给出。

$\mathrm{Ip}=\frac{\mathrm{Mp}}{2}{(\mathrm{Vdd}-\mathrm{Vg}-\mathrm{Vtp})}^2=\frac{\mathrm{Mp}}{2}{(\mathrm{Vg}-\mathrm{Vtp})}^2---\left(5\right)$

$\mathrm{In}=\frac{\mathrm{Mn}}{2}{(\mathrm{Vg}-\mathrm{Vs}-\mathrm{Vtn})}^2---\left(6\right)$

因此，作为PMOS晶体管2的漏电流Ip和NMOS晶体管3的漏电流In的差而给出的电流Id由式(7)给出。

$\mathrm{Id}=\mathrm{Ip}-\mathrm{In}=\frac{\mathrm{Mp}}{2}{(\mathrm{Vg}-\mathrm{Vtp})}^2-\frac{\mathrm{Mn}}{2}{(\mathrm{Vg}-\mathrm{Vs}-\mathrm{Vtn})}^2---\left(7\right)$

由式(7)可知，通过适当调整偏移电压Vs的电压值，可以使Id＝0。这时，输出电压Vo和输入电压Vg一致。这里，能使Id＝0的偏移电压Vs的电压值可由式(8)算出。

$\mathrm{Vs}=\mathrm{Vg}-\mathrm{Vtn}-\sqrt{\frac{\mathrm{Mp}}{\mathrm{Mn}}}(\mathrm{Vg}-\mathrm{Vtp})---\left(8\right)$

例如，当PMOS晶体管2的漏极电流系数Mp和NMOS晶体管3的漏极电流系数Mn相等时，Vs＝Vtp-Vtn，决定偏移电压的电压值。但当用单一电源工作时，因Vs≥0，故只有当Vtp≥Vtn时才能够除去输出电压的DC偏移。再有，当Vtp＜Vtn时，通过在PMOS晶体管2的源极和电压源1之间插入电压偏移用电压源，同样可以除去DC偏移。

此外，当PMOS晶体管2的阈值电压Vtp和NMOS晶体管3的阈值电压Vtn相等时，作为Vtp＝Vtn＝Vt，可以根据下面的式(9)求出偏移电压Vs的电压值。

∴ $\mathrm{Vs}=(1-\sqrt{\frac{\mathrm{Mp}}{\mathrm{Mn}}})(\mathrm{Vg}-\mathrm{Vt})---\left(9\right)$

但当用单一电源工作时，因Vs≥0，且Vg-Vt＞0，故只有当Mp≤Mn时才能够除去输出电压的DC偏移。再有，当Mp＞Mn时，通过在PMOS晶体管2的源极和电压源1之间插入电压偏移用电压源，同样可以除去DC偏移。

其次，说明可自动调整偏移电压以除去因制造公差引起的DC偏移的DC偏移检测电路(DC偏移检测装置)。图2是表示本发明实施方式1的DC偏移检测电路的电路图。在图2中，因和图1相同的符号表示相同或相当的部分故省略其说明。8是插在NMOS晶体管3的源极和接地端4之间的NMOS晶体管(第4NMOS晶体管)，9是同相输入端与输出端子7连接、反相输入端与输入端子6连接、输出端与NMOS晶体管8的栅极连接的运算放大器(第1运算放大器)。这里，NMOS晶体管8的背栅与接地端4连接。

其次，说明图2所示的DC偏移检测电路的工作特性。

PMOS晶体管2的漏极电流Ip由式(10)给出，NMOS晶体管3的漏极电流In由式(11)给出，NMOS晶体管8的漏极电流In由式(12)给出。这里，为说明简单起见，分析时假定NMOS晶体管3和NMOS晶体管8同样形成，漏电流系数Mn、阈值电压Vtn等元件特性相等。再有，在本发明的DC偏移检测电路中，NMOS晶体管3和NMOS晶体管8同样形成并不是必要的条件。而且，即使这些晶体管的形成不同，当然也可以得到和以下的数值解析特定的电路特性相同的电路特性。

$\mathrm{Ip}=\frac{\mathrm{Mp}}{2}{(\mathrm{Vdd}-\mathrm{Vg}-\mathrm{Vtp})}^2=\frac{\mathrm{Mp}}{2}{(\mathrm{Vg}-\mathrm{Vtp})}^2---\left(10\right)$

$\mathrm{In}=\frac{\mathrm{Mn}}{2}{(\mathrm{Vg}-\mathrm{Vs}-\mathrm{Vtn})}^2---\left(11\right)$

$\mathrm{In}=\frac{\mathrm{Mn}}{2}\{2(\mathrm{Vn}-\mathrm{Vtn})\mathrm{Vs}-{\mathrm{Vs}}^2\}---\left(12\right)$

这里，Vn是NMOS晶体管8的栅极电压。通过由运算放大器9施加栅极电压Vn，使工作在非饱和区的NMOS晶体管8的漏极电流和工作在饱和区的NMOS晶体管3的漏极电流相等，根据式(11)和式(12)，可以由式(13)求出用来产生所要的偏移电压Vs的栅极电压Vn。

$\mathrm{In}=\frac{\mathrm{Mn}}{2}{(\mathrm{Vg}-\mathrm{Vs}-\mathrm{Vtn})}^2=\frac{\mathrm{Mn}}{2}\{2(\mathrm{Vn}-\mathrm{Vtn})\mathrm{Vs}-{\mathrm{Vs}}^2\}$

(Vg-Vs-Vtn)²＝2(Vn-Vtn)Vs-Vs²

∴ $\mathrm{Vn}=\mathrm{Vtn}+\frac{1}{2\mathrm{Vs}}\{{\mathrm{Vs}}^2+{(\mathrm{Vg}-\mathrm{Vs}-\mathrm{Vtn})}^2\}=\mathrm{Vs}-\mathrm{Vg}-2\mathrm{Vtn}+\frac{{(\mathrm{Vg}-\mathrm{Vtn})}^2}{2\mathrm{Vs}}---\left(13\right)$

偏移电压Vs作为用来除去CMOS反相器的DC偏移的电压值，由式(8)决定，所以，通过将式(8)代入式(13)，为了除去因制造公差而产生的DC偏移而应施加在NMOS晶体管8的栅极的栅极电压Vn可以由式(14)给出。

$\mathrm{Vn}=(1-\sqrt{\frac{\mathrm{Mp}}{\mathrm{Mn}}})\mathrm{Vg}+\sqrt{\frac{\mathrm{Mp}}{\mathrm{Mn}}}\mathrm{Vtp}-\mathrm{Vtn}-\mathrm{Vg}+2\mathrm{Vtn}+\frac{{(\mathrm{Vg}-\mathrm{Vtn})}^2}{2\{(1-\sqrt{\frac{\mathrm{Mp}}{\mathrm{Mn}}})\mathrm{Vg}+\sqrt{\frac{\mathrm{Mp}}{\mathrm{Mn}}}\mathrm{Vtp}-\mathrm{Vtn}\}}$

∴ $\mathrm{Vn}=\mathrm{Vtn}+\sqrt{\frac{\mathrm{Mp}}{\mathrm{Mn}}}\mathrm{Vtp}-\sqrt{\frac{\mathrm{Mp}}{\mathrm{Mn}}}\mathrm{Vg}+\frac{(\mathrm{Vg}-\mathrm{Vtn})}{2\{1-\sqrt{\frac{\mathrm{Mp}}{\mathrm{Mn}}}\frac{\mathrm{Vg}-\mathrm{Vtp}}{\mathrm{Vg}-\mathrm{Vth}}\}}---\left(14\right)$

如上所述，必须与PMOS晶体管2、NMOS晶体管3和NMOS晶体管8的漏电流系数Mp、漏电流系数Mn、阈值电压Vtp、阈值电压Vtn等元件特性的离散对应施加的栅极电压Vn的电压值可由式(14)唯一地确定。

例如，当PMOS晶体管2的漏电流系数Mp和NMOS晶体管3、8的漏电流系数Mn相等，PMOS晶体管2的阈值电压Vtp和NMOS晶体管3、8的阈值电压Vtn产生离散时，可以根据式(15)求出栅极电压Vn。

$\mathrm{Vn}=\mathrm{Vtp}+\mathrm{Vtn}-\mathrm{Vg}+\frac{{(\mathrm{Vg}-\mathrm{Vtn})}^2}{2(\mathrm{Vtp}-\mathrm{Vtn})}---\left(15\right)$

此外，当PMOS晶体管2的阈值电压Vtp和NMOS晶体管3、8的阈值电压Vtn相等，Vtp＝Vtn＝Vt，PMOS晶体管2的漏电流系数Mp和NMOS晶体管3、8的漏电流系数Mn产生离散时，可以根据式(16)求出栅

$\mathrm{Vn}=\mathrm{Vt}+(\frac{1}{2(1-\sqrt{\frac{\mathrm{Mp}}{\mathrm{Mn}}})}-\sqrt{\frac{\mathrm{Mp}}{\mathrm{Mn}}})(\mathrm{Vg}-\mathrm{Vt})---\left(16\right)$

极电压Vn。

这里，说明图2所示的DC偏移检测电路的工作。若输出电压Vo大于输入电压Vg，则将输出电压Vo和输入电压Vg的差动电压放大后的电压施加给NMOS晶体管8的栅极。当NMOS晶体管8的栅极电压变大时，该NMOS晶体管的漏极电阻变小，输出电压Vo降低。因此，从运算放大器9输出的电压Vn收敛在使输出电压Vo和输入电压Vg相等的电压值上。

其次，利用说明图2所示的DC偏移检测电路的本发明实施方式1的放大电路。图3是表示本发明实施方式1的放大电路的结构的电路图。在图3中，因和图2相同的符号表示相同或相当的部分故省略其说明。10是施加设定的偏置电压以便能进行模拟信号处理的电压源(偏置用电压源)，11是和PMOS晶体管2同样形成的PMOS晶体管(第1PMOS晶体管)，12是和NMOS晶体管3同样形成的NMOS晶体管(第1NMOS晶体管)，13是和NMOS晶体管8同样形成的NMOS晶体管(第2NMOS晶体管)，14是输入端子(信号输入部)，15是输出端子(信号输出部)。这里，设输入端子14的输入电压为Vin，输出端子15的输出电压为Vout。并且，PMOS晶体管11的背栅与源极连接，NMOS晶体管12的背栅与接地端4连接，NMOS晶体管13的背栅与接地端4连接。再有，对于偏置用电压10，例如，可以使用电阻分压电压源1的电源电压等各种方法来实现。此外，因上述放大电路在同一芯片内形成且经历相同的制造工序，所以，对于PMOS晶体管2和PMOS晶体管11、NMOS晶体管3和NMOS晶体管12、NMOS晶体管8和NMOS晶体管13，可以将各漏电流系数或阈值电压等元件特性看作是相等的。即，由PMOS晶体管2、NMOS晶体管3和NMOS晶体管8构成的电路是和由PMOS晶体管11、NMOS晶体管12和NMOS晶体管13构成的电路同样形成的、作为比较电路给出的电路。此外，由PMOS晶体管2、NMOS晶体管3、NMOS晶体管8、运算放大器9和偏置用电压源10等构成的DC偏移检测电路(第1DC偏移检测装置)和NMOS晶体管13构成使NMOS晶体管12的源极电压上升以减小DC偏移的第1电压偏移装置。

其次，说明图3所示的放大电路的动作。如在图2所示的DC偏移检测电路的动作中所述的那样，PMOS晶体管2的漏极和NMOS晶体管3的漏极的连接部位的电压Vo与由偏置电压设定用的电压源10给出的偏置电压Vg相等。此外，如上所述，对于PMOS晶体管2和PMOS晶体管11、NMOS晶体管3和NMOS晶体管12、NMOS晶体管8和NMOS晶体管13，可以将各元件特性看作是相同的，所以，通过将运算放大器9的输出电压施加在NMOS晶体管13的栅极上，在输入电压Vin＝Vg时，可以使输出电Vout＝Vg，可以除去DC偏移。即，利用DC偏移检测电路检测已生成具有该DC偏移检测电路的放大电路的芯片固有的DC偏移量，通过将作为该DC偏移量指标的电压Vn加在电压偏移用NMOS晶体管13的栅极上，可以除去由PMOS晶体管11和NMOS晶体管12等构成的CMOS反相电路的DC偏移。

其次，说明图2和图3所示的运算放大器的结构。图4是表示运算放大器的结构的一个例子的电路图。在图4中，21是电压源，22、23、24、25是PMOS晶体管，26、27、28、29、30是NMOS晶体管，31是电压源，32是接地端，33是反相输入端，34是同相输入端，35是输出端。

PMOS晶体管22、23、24、25的源极与电压源21连接，PMOS晶体管22的栅极和PMOS晶体管23的栅极相互连接，同时与PMOS晶体管23的漏极连接。PMOS晶体管24的栅极和PMOS晶体管25的栅极相互连接，同时与PMOS晶体管24的漏极连接。关于NMOS晶体管26，其漏极与PMOS晶体管23的漏极连接，栅极与反相输入端33连接。关于NMOS晶体管27，其漏极与PMOS晶体管24的漏极连接，栅极与同相输入端34连接。NMOS晶体管26的源极和NMOS晶体管27的源极相互连接，同时与NMOS晶体管30的漏极连接。NMOS晶体管28的漏极和PMOS晶体管22的漏极连接，NMOS晶体管29的漏极和PMOS晶体管25的漏极连接。NMOS晶体管28的栅极和NMOS晶体管29的栅极相互连接，同时与NMOS晶体管28的漏极连接。NMOS晶体管30的栅极与电压源31连接。NMOS晶体管28、29、30的源极与接地端32连接。而且，PMOS晶体管25的漏极和NMOS晶体管29的漏极的连接部位与输出端35连接。再有，PMOS晶体管22、23、24、25的背栅与电压源21连接，NMOS晶体管26、27的背栅分别与其源极连接，NMOS晶体管28、29、30的背栅与接地端32连接。

在上述那样的运算放大器中，由PMOS晶体管22和PMOS晶体管23、PMOS晶体管24和PMOS晶体管25、NMOS晶体管28和NMOS晶体管29分别构成电流密勒电路。此外，由NMOS晶体管30和电压源31构成恒流源。

其次，说明图4所示的运算放大器的动作。运算放大器的反相输入端33与构成DC偏移检测电路的CMOS的输入端连接，同时，同相输入端34与构成DC偏移检测电路的CMOS的输出端连接，设施加于反相输入端33的电压为Vg，施加于同相输入端34的电压为Vo，与栅极电压Vg对应流过NMOS晶体管26的漏极电流为Ig，与栅极电压Vo对应流过NMOS晶体管27的漏极电流为Io。

NMOS晶体管26的漏极电流、即PMOS晶体管23的漏极电流被由PMOS晶体管22、23构成电流密勒电路折回，与PMOS晶体管22的漏极电流相等。PMOS晶体管22的漏极电流、即NMOS晶体管28的漏极电流被由NMOS晶体管28、29构成电流密勒电路折回，与NMOS晶体管29的漏极电流相等。因此，NMOS晶体管29的漏极电流变成Ig。此外，NMOS晶体管27的漏极电流、即PMOS晶体管24的漏极电流被由PMOS晶体管24、25构成电流密勒电路折回，与PMOS晶体管25的漏极电流相等。因此，PMOS晶体管25的漏极电流变成Io。所以，流过输出端35的电流变成Io-Ig。

这里，当从PMOS晶体管25流入的漏极电流Io大于NMOS晶体管29输入的漏极电流Ig时，输出电压Vn上升，相反，当NMOS晶体管29输入的漏极电流Ig大于从PMOS晶体管25流入的漏极电流Io时，输出电压Vn下降。因此，图4所示的运算放大器输出将DC偏移检测电路的输出电压Vo和输入电压Vg的差动电压放大后的电压Vn。

其次，说明图2和图3所示的运算放大器的变形例。图5是表示运算放大器的结构的另一例的图。在图5中，41是电压源，42是PMOS晶体管(第5PMOS晶体管)，43是PMOS晶体管(第6PMOS晶体管)，44是NMOS晶体管(第5NMOS晶体管)，45是NMOS晶体管(第6NMOS晶体管)，46是NMOS晶体管(第9NMOS晶体管)，47是NMOS晶体管(第7NMOS晶体管)，48是NMOS晶体管(第8NMOS晶体管)，49是NMOS晶体管(第10NMOS晶体管)，50是接地端，51是同相输入端，52是反相输入端，53是输出端。

PMOS晶体管42、43的源极与电压源41连接。PMOS晶体管42的栅极和PMOS晶体管43的栅极相互连接，同时，与PMOS晶体管42的漏极连接。NMOS晶体管44和NMOS晶体管45的漏极相互连接，NMOS晶体管44的栅极与同相输入端51连接，NMOS晶体管45的栅极与反相输入端52连接。PMOS晶体管42的漏极和NMOS晶体管46的漏极连接，NMOS晶体管43的漏极和NMOS晶体管49的漏极连接。NMOS晶体管44的源极、NMOS晶体管47的漏极、NMOS晶体管46的栅极和NMOS晶体管48的栅极相互连接。NMOS晶体管45的源极、NMOS晶体管48的漏极、NMOS晶体管47的栅极和NMOS晶体管49的栅极相互连接。NMOS晶体管46、47、48、49的源极和接地端50连接。而且，PMOS晶体管43的漏极和NMOS晶体管49的漏极的连接部位与输出端53连接。再有，PMOS晶体管42、43的背栅与电压源41连接，NMOS晶体管44、45的背栅分别与源极连接，NMOS晶体管46、47、48、49的背栅与接地端50连接。

在上述那样的运算放大器中，是由NMOS晶体管44和NMOS晶体管45构成的差动对及由NMOS晶体管47和NMOS晶体管48构成的负电导电路构成具有高互电导的放大器。此外，由PMOS晶体管42和PMOS晶体管43、NMOS晶体管46和NMOS晶体管48、NMOS晶体管47和NMOS晶体管49分别构成电流密勒电路。

其次，说明图5所示的运算放大器的动作。在该运算放大器中，运算放大器的反相输入端52与构成DC偏移检测电路的CMOS的输入端连接，同时，同相输入端51与构成DC偏移检测电路的CMOS的输出端连接，所以设施加于反相输入端52的电压为Vg，施加于同相输入端51的电压为Vo，与栅极电压Vg对应流过NMOS晶体管45的漏极电流为Ig，与栅极电压Vo对应流过NMOS晶体管44的漏极电流为Io。

NMOS晶体管44的漏极电流、即NMOS晶体管47的漏极电流被由NMOS晶体管47、49构成电流密勒电路折回，与NMOS晶体管49的漏极电流相等。因此，NMOS晶体管49的漏极电流变成Io。此外，NMOS晶体管45的漏极电流、即NMOS晶体管48的漏极电流被由NMOS晶体管46、48构成电流密勒电路折回，与NMOS晶体管46的漏极电流相等。NMOS晶体管46的漏极电流、即PMOS晶体管42的漏极电流被由PMOS晶体管42、43构成电流密勒电路折回，与PMOS晶体管43的漏极电流相等。因此，PMOS晶体管43的漏极电流变成Ig。所以，流过输出端53的电流变成Ig-Io。这里，当NMOS晶体管49输入的漏极电流Io小于从PMOS晶体管43流入的漏极电流Ig时，输出电压Vn上升，相反，当NMOS晶体管49输入的漏极电流Io大于从PMOS晶体管43流入的漏极电流Ig时，输出电压Vn下降。此外，通过NMOS晶体管47的栅极与NMOS晶体管45的源极和NMOS晶体管48的漏极的连接部位连接，同时，NMOS晶体管48的栅极与NMOS晶体管44的源极和NMOS晶体管47的漏极的连接部位连接，当电压Vo变得比电压Vg大时，电流Ig的电流量变大，同时，电流Io的电流量变得相当小，当电压Vg变得比电压Vo大时，电流Io的电流量变大，同时，电流Ig的电流量变得相当小。因此，该运算放大器通过具有上述那样的负电导特性，输出将DC偏移检测电路的输出电压Vo和输入电压Vg的差动电压放大后的电压Vn。

在此，说明图4所示的运算放大器和图5所示的运算放大器的差异。在图4所示的运算放大器中，通常，开环增益由构成差动对的NMOS晶体管26、27的晶体管尺寸和流过恒流源的偏置电流决定。因此，为了除去DC偏移，当要增大开环增益时，必须增大MOS晶体管的尺寸和增加偏置电流，存在着电路规模增大的同时电流消耗增加的缺点。

与此对照，在图5的运算放大器中，由NMOS晶体管44和NMOS晶体管45构成的差动对及由NMOS晶体管47和NMOS晶体管48构成的负电导电路构成具有高互电导的放大部。因此，可以得到高增益的运算放大器，而不需要增大MOS晶体管的尺寸和增加偏置电流。

若如上述那样按照该实施方式1，因CMOS反相电路具有使NMOS晶体管12的源极电压上升以削减DC偏移的电压偏移装置，故可以减小DC偏移并增大输出电压的动态范围，可以使用该CMOS反相电路作为模拟信号处理电路。此外，不必在由PMOS晶体管11和NMOS晶体管12构成的CMOS的输出端附加校正电路，所以，能够抑制因寄生电容引起的频率特性的变差和噪声性能的变差，以及电流消耗的增加。

此外，因电压偏移装置具有NMOS晶体管13和检测DC偏移并对该MOS晶体管13的栅极施加调整后的电压以削减DC偏移的DC偏移检测装置，故可以与已检测出的DC偏移量对应使NMOS晶体管12的源极电压上升到合适的电平，可以除去DC偏移，所以，可以提高作为模拟信号处理电路的CMOS反相电路的性能。

此外，因DC偏移检测电路由和PMOS晶体管11同样形成的PMOS晶体管2、和NMOS晶体管12同样形成的NMOS晶体管3、和NMOS晶体管13同样形成的NMOS晶体管8以及放大偏置电压和由PMOS晶体管2和NMOS晶体管3等构成的CMOS的输出电压的差动电压的运算放大器9构成，故可以通过简单的构成实现DC偏移检测电路，同时，可以减小使用了该DC偏移检测电路的放大电路的电路规模。

进而，运算放大器9具有构成差动对的NMOS晶体管44、45，分别与NMOS晶体管44、45连接的NMOS晶体管47、48，构成电流密勒电路的PMOS晶体管42、43，分别与PMOS晶体管42、43连接的NMOS晶体管46、49，同时，NMOS晶体管46的栅极、NMOS晶体管48的栅极和NMOS晶体管44的源极连接，NMOS晶体管47的栅极、NMOS晶体管49的栅极和NMOS晶体管45的源极连接，所以，由NMOS晶体管44、45构成的差动对及由NMOS晶体管47、48构成的负电导电路构成具有高互电导的放大部，因此，可以得到高增益的运算放大器，而不需要增大构成运算放大器的MOS晶体管的尺寸和增加偏置电流，同时，具有可以减小使用了该运算放大器的DC偏移检测电路及使用了该DC偏移检测电路的放大电路的电路规模的效果。

实施方式2

图6是表示本发明实施方式2的放大电路的结构的电路图。如上所述，当由单一电源工作时，图3所示的放大电路在Vtp≥Vtn且Mp≤Mn的情况下，可以除去DC偏移。与此相对，图6表示本发明实施方式2的放大电路在Vtp＜Vtn且Mp＞Mn的情况下可以除去DC偏移，这一点和实施方式1的放大电路有差别。在图6中，因和图3相同的符号表示相同或相当的部分故省略其说明。61是为了使PMOS晶体管11的源极电压下降除去DC偏移而插在PMOS晶体管11的源极和电压源1之间的PMOS晶体管(第2PMOS晶体管)，62是和PMOS晶体管61同样形成并插在PMOS晶体管2的源极和电压源1之间的PMOS晶体管(第4PMOS晶体管)，63是反相输入端与PMOS晶体管2的栅极和NMOS晶体管3的栅极连接、同相输入端与PMOS晶体管2的漏极和NMOS晶体管3的漏极连接、输出端与PMOS晶体管61的栅极和PMOS晶体管62的栅极连接的运算放大器(第2运算放大器)。此外，PMOS晶体管61的背栅与电压源1连接，PMOS晶体管62的背栅与电压源1连接。再有，因上述放大电路是在同一芯片、经同一制造工艺形成，故PMOS晶体管2和PMOS晶体管11、NMOS晶体管3和NMOS晶体管12、PMOS晶体管62和PMOS晶体管61可看成是漏电流系数或阈值电压等元件特性分别相互相等的元件。此外，由包括PMOS晶体管2、NMOS晶体管3、PMOS晶体管62、运算放大器63和偏置用电压源10构成的DC偏移检测电路(第2DC偏移检测电路)和PMOS晶体管61构成使PMOS晶体管11的源极电压下降以减小DC偏移的第2电压偏移装置。

其次，说明图6所示的放大电路的动作。图6所示的放大电路的动作基本上和图3所示的放大电路相同。即，若由PMOS晶体管2和NMOS晶体管3等构成的CMOS的输出电压Vo大于偏置电压Vg，则将输出电压Vo和偏置电压Vg的差动电压放大后的电压施加给PMOS晶体管62的栅极。当PMOS晶体管62的栅极电压变大时，该PMOS晶体管的漏极电阻变大，输出电压Vo降低。因此，从运算放大器63输出的电压Vp收敛在使输出电压Vo和偏置电压Vg相等的电压值上。

因PMOS晶体管2和PMOS晶体管11、NMOS晶体管3和NMOS晶体管12、PMOS晶体管62和PMOS晶体管61分别同样形成且元件特性相同，故通过将运算放大器63的输出电压Vp施加在PMOS晶体管61的栅极上，在输入电压Vin＝Vg时，可以使输出电压Vout＝Vg，可以除去DC偏移。即，利用DC偏移检测电路检测已生成具有该DC偏移检测电路的放大电路的芯片固有的DC偏移量，通过将作为该DC偏移量指标的电压Vp施加在电压偏移用PMOS晶体管61的栅极上，可以除去由PMOS晶体管11和NMOS晶体管12等构成的CMOS反相电路的DC偏移。

其次，说明图6所示的运算放大器的结构。图7是表示运算放大器的结构的一个例子的电路图。在图7中，71是电压源，72是PMOS晶体管，73是电压源，74、75、76、77是PMOS晶体管，78、79、80、81是NMOS晶体管，82是接地端，83是反相输入端，84是同相输入端，85是输出端。

PMOS晶体管72、74、75的源极与电压源71连接，PMOS晶体管72的栅极与电压源73的负极连接。PMOS晶体管74的栅极和PMOS晶体管75的栅极相互连接，同时与PMOS晶体管74的漏极连接。PMOS晶体管76的源极和PMOS晶体管77的源极相互连接，同时与PMOS晶体管72的漏极连接。PMOS晶体管76的栅极与反相输入端83连接，PMOS晶体管77的栅极与同相输入端84连接。PMOS晶体管74的漏极和NMOS晶体管78的漏极连接，PMOS晶体管76的漏极和NMOS晶体管79的漏极连接，PMOS晶体管77的漏极和NMOS晶体管80的漏极连接，PMOS晶体管75的漏极和NMOS晶体管81的漏极连接。NMOS晶体管78的栅极和NMOS晶体管79的栅极相互连接，同时与NMOS晶体管79的漏极连接。NMOS晶体管80的栅极和NMOS晶体管81的栅极相互连接，同时与NMOS晶体管80的漏极连接。NMOS晶体管78的源极、NMOS晶体管79的源极、NMOS晶体管80的源极和NMOS晶体管81的源极与接地端82连接。而且，PMOS晶体管75的漏极和NMOS晶体管81的漏极的连接部位与输出端85连接。再有，PMOS晶体管72、74、75的背栅与电压源71连接，PMOS晶体管76、77的背栅分别与源极连接，NMOS晶体管78、79、80、81的背栅与接地端82连接。

在上述那样的运算放大器中，由PMOS晶体管74和PMOS晶体管75、NMOS晶体管78和NMOS晶体管79、NMOS晶体管80和NMOS晶体管81分别构成电流密勒电路。此外，由PMOS晶体管72和电压源73构成恒流源。再有，关于图7所示的运算放大器，若与图4所示的运算放大器比较，只是将NMOS和PMOS相互交换，基本动作一样，所以，省略动作的说明。

其次，说明图6所示的运算放大器的变形例。图8是表示运算放大器的结构的另一例的图。在图8中，91是电压源，92是PMOS晶体管(第9PMOS晶体管)，93是PMOS晶体管(第7PMOS晶体管)，94是PMOS晶体管(第8PMOS晶体管)，95是PMOS晶体管(第10NMOS晶体管)，96是PMOS晶体管(第5PMOS晶体管)，97是PMOS晶体管(第6PMOS晶体管)，98是NMOS晶体管(第5NMOS晶体管)，99是NMOS晶体管(第6NMOS晶体管)，100是接地端，101是同相输入端，102是反相输入端，103是输出端。

PMOS晶体管92的源极、PMOS晶体管93的源极、PMOS晶体管93的源极和PMOS晶体管95的源极与电压源91连接。PMOS晶体管92的漏极和NMOS晶体管98的漏极连接，PMOS晶体管95的漏极和NMOS晶体管99的漏极连接。PMOS晶体管93的漏极和PMOS晶体管96的源极连接，PMOS晶体管94的漏极和PMOS晶体管97的源极连接。PMOS晶体管93的漏极、PMOS晶体管96的源极、PMOS晶体管92的栅极、PMOS晶体管94的栅极相互连接。PMOS晶体管94的漏极、PMOS晶体管97的源极、PMOS晶体管93的栅极、PMOS晶体管95的栅极相互连接。PMOS晶体管96的栅极与同相输入端101连接。PMOS晶体管97的栅极与反相输入端102连接。PMOS晶体管96的漏极和PMOS晶体管97的漏极相互连接，同时与接地端100连接。NMOS晶体管98的栅极和NMOS晶体管99的栅极相互连接，同时与NMOS晶体管98的漏极连接。NMOS晶体管98的源极和NMOS晶体管99的源极与接地端100连接。而且，PMOS晶体管95的漏极和NMOS晶体管99的漏极的连接部位与输出端103连接。

在上述那样的运算放大器中，由PMOS晶体管96和PMOS晶体管97构成的差动对及由PMOS晶体管93和PMOS晶体管94构成的负电导电路构成具有高互电导的放大器。此外，由PMOS晶体管92和PMOS晶体管94、PMOS晶体管93和PMOS晶体管95、NMOS晶体管98和NMOS晶体管99分别构成电流密勒电路。再有，关于图8所示的运算放大器，若与图5所示的运算放大器比较，只是将NMOS和PMOS相互交换，基本动作一样，所以，省略动作的说明。

在此，说明图7所示的运算放大器和图8所示的运算放大器的差异。在图7所示的运算放大器中，通常，开环增益由构成差动对的PMOS晶体管76、77的晶体管尺寸和流过恒流源的偏置电流决定。因此，为了除去DC偏移，当要增大开环增益时，必须增大MOS晶体管的尺寸和增加偏置电流，存在电路规模增大和电流消耗增加的缺点。

与此对照，在图8的运算放大器中，由PMOS晶体管96和PMOS晶体管97构成的差动对及由PMOS晶体管93和PMOS晶体管94构成的负电导电路构成具有高互电导的放大部。因此，可以得到高增益的运算放大器，而不需要增大MOS晶体管的尺寸和增加偏置电流。

若如上述那样按照该实施方式2，和具有在Vtp≥Vtn且Mp≤Mn的情况下能减小DC偏移的功能的实施方式1的放大电路比较，在Vtp＜Vtn且Mp＞Mn的情况下也能减小DC偏移，关于这一点，可以得到和实施方式1同样的效果。

实施方式3

本发明实施方式3的放大电路对于如图3所示那样使构成CMOS反相电路的NMOS晶体管的源极电压上升的第1电压偏移装置和如图6所示那样使构成CMOS反相电路的PMOS晶体管的源极电压下降的第2电压偏移装置，通过设置公共部分，利用简单的构成使2个电压偏移装置合并，在这一点上与实施方式1和实施方式2有差异。图9是表示本发明实施方式3的放大电路的结构的电路图。在图9中，因与图3和图6相同的符号表示相同或相当的部分，故省略其说明。

其次，说明图9所示的放大电路的动作。在Vtp≥Vtn且Mp≤Mn的情况下，运算放大器9发挥作用，从运算放大器9向NMOS晶体管8输出的电压Vn收敛在使由PMOS晶体管2和NMOS晶体管3构成的CMOS的输出电压Vo与偏置电压Vg相等的电压上。此外，在Vtp＜Vtn且Mp＞Mn的情况下，运算放大器63发挥作用，从运算放大器63向PMOS晶体管62输出的电压Vp收敛在使由PMOS晶体管2和NMOS晶体管3构成的CMOS的输出电压Vo与偏置电压Vg相等的电压上。

因对PMOS晶体管62和PMOS晶体管61、PMOS晶体管2和PMOS晶体管11、NMOS晶体管3和NMOS晶体管12、NMOS晶体管8和NMOS晶体管13来说，可以分别将其看成为是同样形成的、元件特性相同的元件，故通过将运算放大器9的输出电压Vn输入到NMOS晶体管13，将运算放大器63的输出电压Vp输入到PMOS晶体管61，可以做到：当输入电压Vin＝Vg时，输出电压Vout＝Vg，可以除去DC偏移。即，利用由PMOS晶体管2、NMOS晶体管3、8、运算放大器9和偏置电压设定用电压源10等构成的第1DC偏移检测装置或由PMOS晶体管2、62、NMOS晶体管3、运算放大器63和偏置电压设定用电压源10等构成的第2DC偏移检测装置，检测出生成图9所示的放大电路的芯片固有的DC偏移量，通过将作为已检测出的DC偏移量指标的电压Vn施加在电压偏移用NMOS晶体管13的栅极上，或者，通过将标志已检测出的DC偏移量的电压Vp施加在电压偏移用PMOS晶体管61的栅极上，可以除去由PMOS晶体管11和NMOS晶体管12构成的CMOS反相电路的DC偏移。

如上所述，若按照实施方式3，可以得到和实施方式1及实施方式2相同的效果，同时，因CMOS反相电路的构成同时包括使NMOS晶体管12的源极电压上升以减小DC偏移的第1电压偏移装置和使PMOS晶体管11的源极电压下降以减小DC偏移的第2电压偏移装置，故不管阈值电压Vtp和Vtn之间的大小关系和漏极电流系数Mp和Mn之间的大小关系如何，都可以减小DC偏移并扩大输出电压的动态范围，从而得到可以将由该CMOS反相电路构成的放大电路作为模拟信号处理电路使用的效果。

实施方式4

本发明实施方式4的放大电路在除了DC偏移除去功能之外还具有增益可变功能这一点上与实施方式1到实施方式3的放大电路有差异。图10是表示本发明实施方式4的放大电路的结构的电路图。在图10中，因与图3相同的符号表示相同或相当的部分，故省略其说明。111是插在PMOS晶体管11的源极和电压源1之间的PMOS晶体管(第2PMOS晶体管)，112是插在和PMOS晶体管111同样形成的PMOS晶体管2的源极和电压源1之间的PMOS晶体管(第4PMOS晶体管)，113是连接在PMOS晶体管111的栅极和PMOS晶体管112的栅极上的可变电压源，114是具有防止电源启动时等产生的锁死现象功能的NMOS晶体管。

如上所述，因图10所示的放大电路在同一芯片内形成且经历同样制造工艺，故PMOS晶体管111和PMOS晶体管112可以看成漏极电流系数或阈值电压等元件特性相等的元件。

这里，由PMOS晶体管111和电压源113等构成可变地控制PMOS晶体管11的源极电位的电压控制装置。此外，由PMOS晶体管112、PMOS晶体管2、NMOS晶体管3和NMOS晶体管8构成的电路是和由PMOS晶体管111、PMOS晶体管11、NMOS晶体管12和NMOS晶体管13构成的电路同样形成的作为对照用的电路。

此外，由PMOS晶体管112、PMOS晶体管2、NMOS晶体管3、NMOS晶体管8、运算放大器9和偏置用电压源10等构成DC偏移检测装置，在利用电压控制装置使PMOS晶体管11的源极电位变化的状态下检测由PMOS晶体管11和NMOS晶体管12构成的CMOS反相电路产生的DC偏移，同时，对NMOS晶体管13的栅极施加调整后的电压以除去DC偏移。进而，由该DC偏移检测装置和NMOS晶体管13构成电压偏移装置，使NMOS晶体管的源极电位上升以除去DC偏移。

其次说明图10所示的放大电路的动作。这里，设电源电压为Vdd，由可变电压源113给出的控制电压为Vc，PMOS晶体管11和PMOS晶体管2的源极电位为Vsp，由偏置用电压源10给出的偏置电压为Vg，运算放大器9的输出电压为Vn。如上所述，由PMOS晶体管112、PMOS晶体管2、NMOS晶体管3和NMOS晶体管8构成的电路是和由PMOS晶体管111、PMOS晶体管11、NMOS晶体管12和NMOS晶体管13构成的电路同样形成的作为对照用的电路，对PMOS晶体管111和PMOS晶体管12施加相同的控制电压Vc，对NMOS晶体管13和NMOS晶体管8的栅极施加相同的用来除去DC偏移的电压Vn，所以，对于偏置电压Vg，具有对应关系的MOS晶体管分别进行相同的动作。此外，在以下有关电路动作的说明中，为了容易理解，进行数值解析时，假定PMOS晶体管111和PMOS晶体管11的元件特性以及NMOS晶体管12和NMOS晶体管13的元件特性分别相等。再有，在本发明的放大电路中，PMOS晶体管111和PMOS晶体管11及NMOS晶体管12和NMOS晶体管13分别同样形成并不是必要条件。即使这些晶体管的形成有差别，当然也可以得到和通过以下的数值分析特定的电路特性相同的电路特性。

在PMOS晶体管111的非饱和区中的漏极电流和PMOS晶体管11的饱和区中的漏极电流相等的基础上可以得到式(17)，整理式(17)可得到式(18)。于是，通过在式(18)中求解Vsp，Vsp可由式(19)给出。如式(19)所示，通过适当改变可变电压源113的电压Vc，可以控制PMOS晶体管11和PMOS晶体管2的源极电位Vsp。

2(Vdd-Vc-Vtp)(Vdd-Vsp)-(Vdd-Vsp)²＝(Vsp-Vdd+Vdd-Vg-Vtp)²   (17)

2(Vdd-Vsp)-2(2Vdd-Vg-Vc-2Vtp)(Vdd-Vsp)+(Vdd-Vg-Vtp)²＝0    (18)

$\mathrm{Vsp}=\frac{\mathrm{Vg}+\mathrm{Vc}}{2}+\mathrm{Vtp}-\frac{1}{2}\sqrt{{(2\mathrm{Vdd}-\mathrm{Vg}-\mathrm{Vc}-2\mathrm{Vtp})}^2-2{(\mathrm{Vdd}-\mathrm{Vg}-\mathrm{Vtp})}^2}$

$=\frac{\mathrm{Vg}+\mathrm{Vc}}{2}+\mathrm{Vtp}-\frac{1}{2}\sqrt{{\mathrm{Vc}}^2-2(2\mathrm{Vdd}-\mathrm{Vg}-2\mathrm{Vtp})\mathrm{Vc}+{(2\mathrm{Vdd}-\mathrm{Vg}-2\mathrm{Vtp})}^2-2{(\mathrm{Vdd}-\mathrm{Vg}-\mathrm{Vtp})}^2}$

$=\frac{\mathrm{Vg}+\mathrm{Vc}}{2}+\mathrm{VtP}-\frac{1}{2}\sqrt{{\mathrm{Vc}}^2-(2\mathrm{Vdd}-\mathrm{Vg}-2\mathrm{Vtp})\mathrm{Vc}+2{(\mathrm{Vdd}-\mathrm{Vtp})}^2-{\mathrm{Vg}}^2}---\left(19\right)$

此外，通过由DC偏移检测装置对NMOS晶体管13的栅极施加电压Vn，可以除去由PMO S晶体管111、PMOS晶体管11、NMOS晶体管12和NMOS晶体管13等构成的CMOS反相电路的DC偏移，CMOS反相电路的输出电流Io可以象式(20)那样求出。此外，CMOS反相电路的增益Ga可以如式(21)所示那样给出。由式(21)可知，通过适当改变控制电压Vc，可以控制CMOS反相电路的增益Ga。

$\mathrm{Io}=-\mathrm{Mp}(1+\sqrt{\frac{\mathrm{Mn}}{\mathrm{Mp}}})(\mathrm{Vsp}-\mathrm{Vg}-\mathrm{Vtp})\mathrm{Vin}---\left(20\right)$

$\mathrm{Ga}=\frac{\mathrm{Vout}}{\mathrm{Vin}}-\mathrm{Mp}(1+\sqrt{\frac{\mathrm{Mn}}{\mathrm{Mp}}})(\mathrm{Vsp}-\mathrm{Vg}-\mathrm{Vtp})\mathrm{Ro}$

$=-\mathrm{Mp}(1+\sqrt{\frac{\mathrm{Mn}}{\mathrm{Mp}}})\{\frac{\mathrm{Vc}-\mathrm{Vg}}{2}-\frac{1}{2}\sqrt{{\mathrm{Vc}}^2-(2\mathrm{Vdd}-\mathrm{Vg}-2\mathrm{Vtp})\mathrm{Vc}+2{(\mathrm{Vdd}-\mathrm{Vtp})}^2-{\mathrm{Vg}}^2}\}\mathrm{Ro}---\left(21\right)$

这里，Ro是与输出端子15连接的负载电阻的电阻值。再有，至于NMOS晶体管114，因在平常工作时漏源间的电压为0，进行OFF动作，故对DC偏移的校正动作没有任何影响。

如上所述，若按照该实施方式4，具有可变控制PMOS晶体管11的源极电位的电压控制装置和使NMOS晶体管12的源极电位上升以除去DC偏移的电压偏移装置，所以通过适当改变PMOS晶体管11的源极电位并使电压偏移装置动作以除去DC偏移，结果，可以控制CMOS反相电路的增益，因此，可以得到既能除去DC偏移又能进行增益控制的放大电路。此外，因不必在由PMOS晶体管11和NMOS晶体管12等构成的CMOS反相电路的输出端附加校正电路，故可以抑制因寄生电容引起的频率特性的变差、噪声性能的变差和消耗电流的增大。

此外，因电压控制装置的构成包括插在PMOS晶体管11的源极和电压源1之间的PMOS晶体管111和与PMOS晶体管111的栅极连接的可变电压源113，故可以以简单的构成使PMOS晶体管11的源极电位变化，具有能简化电路构成的效果。

此外，因电压偏移装置的构成包括插在NMOS晶体管12的源极和接地端4之间的NMOS晶体管13和检测DC偏移再对NMOS晶体管13的栅极施加调整后的电压以除去DC偏移的DC偏移检测装置，可以根据已检测出的DC偏移量使NMOS晶体管12的源极电位变化到合适的电平，故能可靠地除去DC偏移并具有能得到高精度的放大电路的效果。

进而，因DC偏移检测装置的构成包括：栅极与可变电压源113连接并和PMOS晶体管111同样形成的PMOS晶体管112；与PMOS晶体管112连接并和PMOS晶体管11同样形成的PMOS晶体管2；与PMOS晶体管2连接并和NMOS晶体管12同样形成的NMOS晶体管3；与NMOS晶体管3连接并和NMOS晶体管13同样形成的NMOS晶体管8；对PMOS晶体管2的栅极和NMOS晶体管3的栅极施加直流偏置电压的电压源10；同相输入端和反相输入端分别与由PMOS晶体管2和NMOS晶体管3构成的CMOS的输入端和输出端连接，同时，输出端与NMOS晶体管13的栅极和NMOS晶体管8的栅极连接的运算放大器9，故可以由简单的结构实现高精度检测DC偏移的DC偏移检测装置，具有能简化电路结构的效果。

实施方式5

本发明实施方式5的放大电路和实施方式4一样，其特征在于除了DC偏移除去功能之外还具有增益可变功能。图11是表示本发明实施方式5的放大电路的结构的电路图。在图11中，因与图6和图10相同的符号表示相同或相当的部分，故省略其说明。121是插在PMOS晶体管12的源极和接地端4之间的NMOS晶体管(第2NMOS晶体管)，122是插在和NMOS晶体管121同样形成的NMOS晶体管3的源极和接地端4之间的NMOS晶体管(第4NMOS晶体管)，123是连接在NMOS晶体管121的栅极和NMOS晶体管122的栅极上的可变电压源。

因上述放大电路在同一芯片内形成且经历同样制造工艺，故PMOS晶体管61和PMOS晶体管62、PMOS晶体管11和PMOS晶体管2、NMOS晶体管12和NMOS晶体管3、NMOS晶体管121和NMOS晶体管122可以看成漏极电流系数或阈值电压等元件特性分别相等的元件。即，由PMOS晶体管62、PMOS晶体管2、NMOS晶体管3和NMOS晶体管122构成的电路是和由PMOS晶体管61、PMOS晶体管11、NMOS晶体管12和NMOS晶体管121构成的电路同样形成的作为对照用的电路。

此外，在图11所示的放大电路中，由NMOS晶体管121和可变电压源123等构成可变控制NMOS晶体管12的源极电位的电压控制装置。此外，由PMOS晶体管62、PMOS晶体管2、NMOS晶体管3、NMOS晶体管122、运算放大器63和偏置用电压源10等构成DC偏移检测装置，在利用电压控制装置使NMOS晶体管12的源极电位变化的状态下检测由PMOS晶体管11和NMOS晶体管12构成的CMOS反相电路产生的DC偏移，同时，对PMOS晶体管61的栅极施加调整后的电压以除去DC偏移。进而，由DC偏移检测装置和PMOS晶体管61构成电压偏移装置，使PMOS晶体管11的源极电位上升以除去DC偏移。

其次，说明图11所示的放大电路的动作。这里，设电源电压为Vdd，由可变电压源123给出的控制电压为Vc，NMOS晶体管12和NMOS晶体管3的源极电位为Vsn，由偏置用电压源10给出的偏置电压为Vg，运算放大器63的输出电压为Vp。如上所述，由PMOS晶体管62、PMOS晶体管2、NMOS晶体管3和NMOS晶体管122构成的电路是和由PMOS晶体管61、PMOS晶体管11、NMOS晶体管12和NMOS晶体管121构成的电路同样形成的作为对照用的电路，对NMOS晶体管121和NMOS晶体管122的栅极施加相同的控制电压Vc，对PMOS晶体管61和PMOS晶体管62的栅极施加用来除去DC偏移的相同的电压Vp，所以，对于偏置电压Vg，具有对应关系的MOS晶体管分别进行相同的动作。此外，在以下有关电路动作的说明中，为了容易理解，进行数值解析时，假定PMOS晶体管61和PMOS晶体管11的元件特性以及NMOS晶体管12和NMOS晶体管121的元件特性分别相等。再有，在本发明的放大电路中，PMOS晶体管61和PMOS晶体管11及NMOS晶体管12和NMOS晶体管121分别同样形成并不是必要条件。即使这些晶体管的形成有差别，当然也可以得到和以下的数值解析特定的电路特性相同的电路特性。

在NMOS晶体管121的非饱和区中的漏极电流和NMOS晶体管12的饱和区中的漏极电流相等的基础上可以得到式(22)，整理式(22)可得到式(23)。通过在式(23)中求解Vsn，Vsn可由式(24)给出。由式(24)可知，通过适当改变可变电压源123的电压Vc，可以控制NMOS晶体管12和NMOS晶体管3的源极电位Vsn。

2(Vc-Vtn)Vsn-Vsn²＝(Vg-Vsn-Vtn)²       (22)

2Vsn-2(Vg+Vc-2Vtn)Vsn+(Vg-Vtn)²＝0    (23)

$\mathrm{Vsn}=\frac{\mathrm{Vg}+\mathrm{Vc}}{2}-\mathrm{Vtn}-\frac{1}{2}\sqrt{{(\mathrm{Vg}+\mathrm{Vc}-2\mathrm{Vth})}^2-2{(\mathrm{Vg}-\mathrm{Vtn})}^2}$

$=\frac{\mathrm{Vg}+\mathrm{Vc}}{2}-\mathrm{Vtn}-\frac{1}{2}\sqrt{{\mathrm{Vc}}^2+(2\mathrm{Vg}-2\mathrm{Vtn})\mathrm{Vc}+{(\mathrm{Vg}-2\mathrm{Vtn})}^2-2{(\mathrm{Vg}-\mathrm{Vtn})}^2}$

$=\frac{\mathrm{Vg}+\mathrm{Vc}}{2}-\mathrm{Vtn}-\frac{1}{2}\sqrt{{\mathrm{Vc}}^2+(2\mathrm{Vg}-2\mathrm{Vth})\mathrm{Vc}-{\mathrm{Vg}}^2+{2\mathrm{Vtn}}^2}---\left(24\right)$

此外，对于图11所示的放大电路，输出电流Io和增益Ga可以如式(25)和式(26)所示那样求出。由式(26)可知，通过适当改变控制电压Vc，可以控制CMOS反相电路的增益Ga。

$\mathrm{Io}=-\mathrm{Mn}(1+\sqrt{\frac{\mathrm{Mp}}{\mathrm{Mn}}})(\mathrm{Vg}-\mathrm{Vsn}-\mathrm{Vtn})\mathrm{Vin}---\left(25\right)$

$\mathrm{Ga}=\frac{\mathrm{Vout}}{\mathrm{Vin}}=-\mathrm{Mn}(1+\sqrt{\frac{\mathrm{Mp}}{\mathrm{Mn}}})(\mathrm{Vg}-\mathrm{Vsn}-\mathrm{Vtn})\mathrm{Ro}$

$=-\mathrm{Mn}(1+\sqrt{\frac{\mathrm{Mp}}{\mathrm{Mn}}})\{\frac{\mathrm{Vg}-\mathrm{Vc}}{2}-\frac{1}{2}\sqrt{{\mathrm{Vc}}^2+(2\mathrm{Vg}-2\mathrm{Vtn})\mathrm{Vc}-{\mathrm{Vg}}^2+2{\mathrm{Vtn}}^2}\}\mathrm{Ro}---\left(26\right)$

如上所述，若按照该实施方式5，具有可变控制NMOS晶体管12的源极电位的电压控制装置和使PMOS晶体管11的源极电位下降以除去DC偏移的电压偏移装置，通过适当改变NMOS晶体管12的源极电位并使电压偏移装置动作以除去DC偏移，结果，可以控制CMOS反相电路的增益，所以，可以得到既能除去DC偏移又能进行增益控制的放大电路。此外，因不必在由PMOS晶体管11和NMOS晶体管12构成的CMOS反相电路的输出端附加校正电路，故可以抑制因寄生电容引起的频率特性的变差、噪声性能的变差和消耗电流的增大。

此外，因电压控制装置的构成包括插在NMOS晶体管12的源极和接地端4之间的NMOS晶体管121和与NMOS晶体管121的栅极连接的可变电压源123，故可以由简单的构成使NMOS晶体管12的源极电位变化，具有能简化电路结构的效果。

此外，因电压偏移装置的构成包括插在PMOS晶体管11的源极和电压源1之间的PMOS晶体管61和检测DC偏移再对PMOS晶体管61的栅极施加调整后的电压以除去DC偏移的DC偏移检测装置，可以根据已检测出的DC偏移量使PMOS晶体管11的源极电位变化到合适的电平，故能可靠地除去DC偏移并具有能得到高精度的放大电路的效果。

进而，因DC偏移检测装置的构成包括：和PMOS晶体管61同样形成的PMOS晶体管62；与PMOS晶体管62连接并和PMOS晶体管11同样形成的PMOS晶体管2；与PMOS晶体管2连接并和NMOS晶体管12同样形成的NMOS晶体管3；与NMOS晶体管3连接的同时栅极与可变电压源123连接并和NMOS晶体管121同样形成的NMOS晶体管122；对PMOS晶体管2的栅极和NMOS晶体管3的栅极施加直流偏置电压的电压源10；同相输入端和反相输入端分别与由PMOS晶体管2和NMOS晶体管3构成的CMOS的输入端和输出端连接，同时，输出端与PMOS晶体管61的栅极和PMOS晶体管62的栅极连接的运算放大器63，故可以由简单的构成实现高精度检测DC偏移的DC偏移检测装置，具有能简化电路结构的效果。

实施方式6

本发明实施方式6的放大电路具有作为负载的MOS晶体管与输出端连接的特征。图12是表示本发明实施方式6的放大电路的结构的电路图。在图12中，因与图11相同的符号表示相同或相当的部分，故省略其说明。131是插在电压源1和输出端子15之间且漏极和栅极短路的NMOS晶体管(第1负载MOS晶体管)，132是插在接地端4和输出端子15之间且漏极和栅极短路的NMOS晶体管(第2负载MOS晶体管)，再有，省略图11所示的DC偏移检测装置。

其次，说明图12所示的放大电路的动作。这里，若设NMOS晶体管131、132的漏极电流系数为Mn’，互电导为Gmn’，则NMOS晶体管131、132的负载电阻值Rd可由式(27)给出。而且，根据式(25)和式(27)，可如式(28)所示那样给出图12所示的放大电路的增益Gb。

$\mathrm{Rd}=\frac{1}{{\mathrm{Gmn}}^{\′}}=\frac{1}{2{\mathrm{Mn}}^{\′}(\mathrm{Vg}-\mathrm{Vtn})}---\left(27\right)$

$\mathrm{Gb}=\frac{\mathrm{Io}\·\mathrm{Rd}}{\mathrm{Vin}}=-\frac{\mathrm{Mn}}{2{\mathrm{Mn}}^{\′}}(1+\sqrt{\frac{\mathrm{Mp}}{\mathrm{Mn}}})\frac{\mathrm{Vg}-\mathrm{Vsn}-\mathrm{Vtn}}{\mathrm{Vg}-\mathrm{Vtn}}---\left(28\right)$

由式(28)可知，放大电路的增益可根据NMOS晶体管12和NMOS晶体管121的漏极电流系数Mn和NMOS晶体管131和NMOS晶体管132的漏极电流系数Mn’之比来设定。即，通过改变NMOS晶体管131、132的沟道长度或宽度相对NMOS晶体管12、121的沟道长度或宽度的比，可以适当设定增益Gb。

如上所述，若按照该实施方式6，因具有插在电压源1和输出端子15之间且漏极和栅极短路的NMOS晶体管131和插在接地端4和输出端子15之间且漏极和栅极短路的NMOS晶体管132，故可以使用MOS晶体管作为用来取出电压输出的负载，所以，具有能实现集成化和减小电路规模的效果。此外，因放大电路的增益可根据MOS晶体管的沟道长度或宽度等尺寸比来设定，故与用电阻来取出电压输出的情况相比，可以减小因制造公差引起的增益误差，具有能提高放大电路的精度的效果。再有，作为负载用晶体管，也可以使用PMOS晶体管，可以得到和NMOS晶体管相同的效果。

再有，通过上述实施方式1到实施方式6说明的放大电路只是作为例子公开出来，本发明并不限于此。本发明的技术范围是权利要求书指定的范围，在权利要求书记载的发明的技术范围内，可以进行种种设计变更。例如，如图3、图6、图9、图10、图11和图12所示，与DC偏移检测电路连接的CMOS反相电路的个数不限于1个，可以采用对DC偏移检测电路连接多个CMOS反相电路的结构。在这样的的结构中，通过将各CMOS反相电路的信号输入端和信号输出端公共连接，可以得到驱动能力大的放大电路。此外，在实施方式6中，图11所示的放大电路的输出端子15与负载用MOS晶体管连接，当然也可以使图3、图6、图9和图10所示的放大电路的输出端子15与负载用MOS晶体管连接。

Claims (7)

1、一种CMOS反相电路，其特征在于，具有：

源极与电压源直接或间接连接的第1PMOS晶体管；

源极与接地端间接连接的第1NMOS晶体管；

与上述第1PMOS晶体管的栅极和上述第1NMOS晶体管的栅极连接的输入端；

与上述第1PMOS晶体管的漏极和上述第1NMOS晶体管的漏极的连接部位连接的输出端；

插在上述第1NMOS晶体管的源极和上述接地端之间的第2NMOS晶体管；

源极与上述电压源直接或间接连接，并和上述第1PMOS晶体管同样形成的第3PMOS晶体管；

源极与上述接地端间接连接，并和上述第1NMOS晶体管同样形成的第3NMOS晶体管；

向上述第3PMOS晶体管的栅极和上述第3NMOS晶体管的栅极施加直流偏置电压的偏置用电压源；

与插在上述第3NMOS晶体管的源极和上述接地端之间的第2NMOS晶体管同样形成的第4NMOS晶体管，以及

同相输入端连接在上述第3PMOS晶体管的漏极和上述第3NMOS晶体管的漏极的连接部位上，反相输入端连接在上述第3PMOS晶体管的栅极和上述第3NMOS晶体管的栅极的连接部位上，输出端连接在上述第2NMOS晶体管的栅极和上述第4NMOS晶体管的栅极的运算放大器。

2、如权利要求1所述的CMOS反相电路，其特征在于：

运算放大器具有：

漏极相互连接以构成差动对，同相输入端与栅极连接的第5NMOS晶体管和反相输入端与栅极连接的第6NMOS晶体管；

栅极相互连接以构成电流密勒电路的第5PMOS晶体管和第6PMOS晶体管；

漏极与上述第5NMOS晶体管的源极连接的第7NMOS晶体管；

漏极与上述第6NMOS晶体管的源极连接的第8NMOS晶体管；

漏极与上述第5PMOS晶体管的漏极连接的第9NMOS晶体管，以及

漏极与上述第6PMOS晶体管的漏极连接的第10NMOS晶体管，

上述第7NMOS晶体管的栅极和上述第10NMOS晶体管的栅极与上述第6NMOS晶体管的源极连接，

上述第8NMOS晶体管的栅极和上述第9NMOS晶体管的栅极与上述第5NMOS晶体管的源极连接，

上述第5PMOS晶体管的漏极和上述第9NMOS晶体管的漏极的连接部位或上述第6PMOS晶体管的漏极和上述第10NMOS晶体管的漏极的连接部位的其中一个与输出端连接。

3、一种CMOS反相电路，其特征在于，具有：

源极与电压源间接连接的第1PMOS晶体管；

源极与接地端直接或间接连接的第1NMOS晶体管；

与上述第1PMOS晶体管的栅极和上述第1NMOS晶体管的栅极连接的输入端；

与上述第1PMOS晶体管的漏极和上述第1NMOS晶体管的漏极的连接部位连接的输出端；

插在上述第1PMOS晶体管的源极和上述电压源之间的第2PMOS晶体管；

源极与上述电压源间接连接，并和上述第1PMOS晶体管同样形成的第3PMOS晶体管；

源极与上述接地端直接或间接连接，并和上述第1NMOS晶体管同样形成的第3NMOS晶体管；

向上述第3PMOS晶体管的栅极和上述第3NMOS晶体管的栅极施加直流偏置电压的偏置用电压源；

与插在上述第3PMOS晶体管的源极和上述电压源之间的第2PMOS晶体管同样形成的第4PMOS晶体管，以及

同相输入端连接在上述第3PMOS晶体管的漏极和上述第3NMOS晶体管的漏极的连接部位上，反相输入端连接在上述第3PMOS晶体管的栅极和上述第3NMOS晶体管的栅极的连接部位上，输出端连接在上述第2PMOS晶体管的栅极和上述第4PMOS晶体管的栅极的运算放大器。

4、如权利要求3所述的CMOS反相电路，其特征在于：

运算放大器具有：

漏极相互连接以构成差动对，同相输入端与栅极连接的第5PMOS晶体管和反相输入端与栅极连接的第6PMOS晶体管；

栅极相互连接以构成电流密勒电路的第5NMOS晶体管和第6NMOS晶体管；

漏极与上述第5PMOS晶体管的源极连接的第7PMOS晶体管；

漏极与上述第6PMOS晶体管的源极连接的第8PMOS晶体管；

漏极与上述第5NMOS晶体管的漏极连接的第9PMOS晶体管，以及

漏极与上述第6NMOS晶体管的漏极连接的第10PMOS晶体管，

上述第7PMOS晶体管的栅极和上述第10PMOS晶体管的栅极与上述第6PMOS晶体管的源极连接，

上述第8PMOS晶体管的栅极和上述第9PMOS晶体管的栅极与上述第5PMOS晶体管的源极连接，

上述第5NMOS晶体管的漏极和上述第9PMOS晶体管的漏极的连接部位或上述第6NMOS晶体管的漏极和上述第10PMOS晶体管的漏极的连接部位的其中一个与输出端连接。

5、一种CMOS反相电路，其特征在于，具有：

源极与电压源间接连接的第1PMOS晶体管；

源极与接地端间接连接的第1NMOS晶体管；

与上述第1PMOS晶体管的栅极和上述第1NMOS晶体管的栅极连接的输入端；

与上述第1PMOS晶体管的漏极和上述第1NMOS晶体管的漏极的连接部位连接的输出端；

插在上述第1NMOS晶体管的源极和上述接地端之间的第2NMOS晶体管；

插在上述第1PMOS晶体管的源极和上述电压源之间的第2PMOS晶体管；

源极与上述电压源间接连接，并和上述第1PMOS晶体管同样形成的第3PMOS晶体管；

源极与上述接地端间接连接，并和上述第1NMOS晶体管同样形成的第3NMOS晶体管；

向上述第3PMOS晶体管的栅极和上述第3NMOS晶体管的栅极施加直流偏置电压的偏置用电压源；

与插在上述第3NMOS晶体管的源极和上述接到端之间的第2NMOS晶体管同样形成的第4NMOS晶体管；

与插在上述第3PMOS晶体管的源极和上述电压源之间的第2PMOS晶体管同样形成的第4PMOS晶体管；

同相输入端连接在上述第3PMOS晶体管的漏极和上述第3NMOS晶体管的漏极的连接部位上，反相输入端连接在上述第3PMOS晶体管的栅极和上述第3NMOS晶体管的栅极的连接部位上，输出端连接在上述第2NMOS晶体管的栅极和上述第4NMOS晶体管的栅极的第1运算放大器，以及

同相输入端连接在上述第3PMOS晶体管的漏极和上述第3NMOS晶体管的漏极的连接部位上，反相输入端连接在上述第3PMOS晶体管的栅极和上述第3NMOS晶体管的栅极的连接部位上，输出端连接在上述第2PMOS晶体管的栅极和上述第4PMOS晶体管的栅极的第2运算放大器。

6、一种DC偏移检测电路，其特征在于，具有：

与电压源连接的第3PMOS晶体管；

漏极与该第3PMOS晶体管的漏极连接的第3NMOS晶体管；

向上述第3PMOS晶体管的栅极和上述第3NMOS晶体管的栅极施加直流偏置电压的偏置用电压源；

漏极与上述第3NMOS晶体管的源极连接，同时源极与接地端连接的第4NMOS晶体管，以及

同相输入端连接在上述第3PMOS晶体管的漏极和上述第3NMOS晶体管的漏极的连接部位上，反相输入端连接在上述第3PMOS晶体管的栅极和上述第3NMOS晶体管的栅极的连接部位上，输出端连接在上述第4NMOS晶体管的栅极的运算放大器。

7、一种DC偏移检测电路，其特征在于，具有：

与接地端连接的第3NMOS晶体管；

漏极与该第3NMOS晶体管的漏极连接的第3PMOS晶体管；

向上述第3PMOS晶体管的栅极和上述第3NMOS晶体管的栅极施加直流偏置电压的偏置用电压源；

漏极与上述第3PMOS晶体管的源极连接，同时源极与电压源连接的第4PMOS晶体管，以及

同相输入端连接在上述第3PMOS晶体管的漏极和上述第3NMOS晶体管的漏极的连接部位上，反相输入端连接在上述第3PMOS晶体管的栅极和上述第3NMOS晶体管的栅极的连接部位上，输出端连接在上述第4PMOS晶体管的栅极的运算放大器。

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