JP2009010498A - 半導体回路 - Google Patents
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Abstract
【課題】低周波ノイズに対してもクロック信号のジッタを低減することができる半導体回路を提供すること。
【解決手段】本発明に係る半導体回路は、第1の電源電位VDD1と第2の電源電位GND1との間で動作する第1のカレントミラー102と、第1のカレントミラー102により生成される第3の電源電位VDD2と、第1の電源電位GND1と第2の電源電位GND1との間で動作する第2のカレントミラー103と、第2のカレントミラー103により生成される第4の電源電位GND2と、第3の電源電位VDD2と第4の電源電位GND2との間で動作する回路と、当該回路と並列接続され、互いに直列接続された第1の導電型トランジスタP3と第2の導電型トランジスタN3とを備えるものである。
【選択図】図1
【解決手段】本発明に係る半導体回路は、第1の電源電位VDD1と第2の電源電位GND1との間で動作する第1のカレントミラー102と、第1のカレントミラー102により生成される第3の電源電位VDD2と、第1の電源電位GND1と第2の電源電位GND1との間で動作する第2のカレントミラー103と、第2のカレントミラー103により生成される第4の電源電位GND2と、第3の電源電位VDD2と第4の電源電位GND2との間で動作する回路と、当該回路と並列接続され、互いに直列接続された第1の導電型トランジスタP3と第2の導電型トランジスタN3とを備えるものである。
【選択図】図1
Description
本発明は半導体回路に関し、特に、クロック信号のジッタを抑制する半導体回路に関する。
半導体集積回路は、位相同期回路(PLL:Phase-Locked Loop)、遅延同期回路(DLL:Delay-Locked Loop)、同期遅延回路(SMD:Synchronous-Mirror-Delay)などのクロック生成マクロにより生成されたクロック信号に基づいて高速動作している。
一般的に、上記クロック信号は、複数のインバータからなるバッファ回路により伝播される。また、このようなバッファ回路は、外部電源VDDから生成される内部電源電圧により動作する場合が多い。ここで、このバッファ回路を動作させるための内部電源電圧がノイズにより変動すると、上記クロック信号にジッタが生じ、遅延の増加や回路の誤動作を引き起こす恐れがあった。
ここで、図3に特許文献1の図1に記載の回路構成を示す。図3に示すように、外部電源VDD及びグランドの各々に抵抗素子11を接続し、内部電源電圧を生成している。この内部電源電圧によりインバータ回路素子13が動作する。特許文献1に記載の回路構成では、インバータ回路素子13と並列に接続された容量素子(キャパシタ)12により、内部電源電圧の変動が抑制される。特許文献2にも、インバータにキャパシタを並列に接続した回路構成が開示されている。
なお、特許文献1では、外部電源VDD及びグランドの各々に抵抗素子11を接続し、内部電源電圧を生成しているのに対し、特許文献3には、外部電源VDD及びグランドの各々にカレントミラー回路を接続した回路構成が開示されている。
特開平11−186497
特開2006−324485
特開2002−117671
上記特許文献1及び2に記載の回路構成では、低周波ノイズに対してキャパシタが高インピーダンスになるため、外部電源側の電位変動とグランド側の電位変動とのずれが顕在化し、内部電源電圧が変動する。そのため、当該回路構成を、クロック信号を伝播するバッファ回路に適用した場合、バッファ回路から出力されるクロック信号のジッタが増大するという問題があった。
本発明に係る半導体回路は、第1の電源電位と第2の電源電位との間で動作する第1のカレントミラーと、前記第1のカレントミラーにより生成される第3の電源電位と、前記第1の電源電位と前記第2の電源電位との間で動作する第2のカレントミラーと、前記第2のカレントミラーにより生成される第4の電源電位と、前記第3の電源電位と前記第4の電源電位との間で動作する回路と、前記回路と並列接続され、互いに直列接続された第1の導電型トランジスタと第2の導電型トランジスタとを備えるものである。
本発明により、低周波ノイズに対してもクロック信号のジッタを低減することができる。
以下に、本発明の実施の形態について説明する。ただし、本発明が以下の実施の形態に限定される訳ではない。また、説明を明確にするため、以下の記載および図面は、適宜、簡略化されている。
実施の形態
以下、図面に基づいて本発明の実施の形態について説明する。図1は、本発明の実施の形態に係る半導体回路の回路図である。図1に示すように実施の形態に係る半導体回路100は、第1の電源VDD1、第2の電源VDD2、第1のグランドGND1、第2のグランドGND2、第1〜第3のNMOSトランジスタN1〜N3、第1〜第3のPMOSトランジスタP1〜P3、キャパシタC1、第1及び第2の抵抗R1、R2及びロジック回路101を備える。ここで、本発明に係る第1の電源電位は第1の電源VDD1に、本発明に係る第2の電源電位は第1のグランドGND1に、本発明に係る第3の電源電位は第2の電源VDD2に、本発明に係る第4の電源電位は第2のグランドGND2に相当する。
以下、図面に基づいて本発明の実施の形態について説明する。図1は、本発明の実施の形態に係る半導体回路の回路図である。図1に示すように実施の形態に係る半導体回路100は、第1の電源VDD1、第2の電源VDD2、第1のグランドGND1、第2のグランドGND2、第1〜第3のNMOSトランジスタN1〜N3、第1〜第3のPMOSトランジスタP1〜P3、キャパシタC1、第1及び第2の抵抗R1、R2及びロジック回路101を備える。ここで、本発明に係る第1の電源電位は第1の電源VDD1に、本発明に係る第2の電源電位は第1のグランドGND1に、本発明に係る第3の電源電位は第2の電源VDD2に、本発明に係る第4の電源電位は第2のグランドGND2に相当する。
第1のPMOSトランジスタP1は、ソースが第1の電源VDD1に、ドレインが第1の抵抗R1の一端に接続されている。また、第1のPMOSトランジスタP1は、ゲートとドレインが互いに接続されている。第1の抵抗R1の他端は、第1のグランドGND1に接続されている。
第2のPMOSトランジスタP2は、ソースが第1の電源VDD1に、ドレインが第2の電源VDD2に接続されている。また、第1のPMOSトランジスタP1と第2のPMOSトランジスタP2のゲート同士が互いに接続されている。すなわち、第1及び第2のPMOSトランジスタP1、P2及び第1の抵抗R1により第1のカレントミラー回路102が構成されている。
具体的には、第1のPMOSトランジスタP1と第2のPMOSトランジスタP2とが、同一のトランジスタであれば、第1の抵抗R1に流れる電流と等しい電流が第2のPMOSトランジスタP2にも流れる。第1の抵抗R1の値を変化させることにより、第2のPMOSトランジスタP2に流れる電流を変化させることができる。これにより、第2の電源VDD2の電位を所望の値とすることができる。
第1のNMOSトランジスタN1は、ソースが第1のグランドGND1に、ドレインが第2の抵抗R2の一端に接続されている。また、第1のNMOSトランジスタN1は、ゲートとドレインが互いに接続されている。第2の抵抗R2の他端は、第1の電源VDD1に接続されている。
第2のNMOSトランジスタN2は、ソースが第1のグランドGND1に、ドレインが第2のグランドGND2に接続されている。また、第1のNMOSトランジスタN1と第2のNMOSトランジスタN2のゲート同士が互いに接続されている。すなわち、第1及び第2のNMOSトランジスタN1、N2及び第2の抵抗R2により第2のカレントミラー回路103が構成されている。
具体的には、第1のNMOSトランジスタN1と第2のNMOSトランジスタN2とが、同一のトランジスタであれば、第2の抵抗R2に流れる電流と等しい電流が第2のNMOSトランジスタN2にも流れる。第2の抵抗R2の値を変化させることにより、第2のNMOSトランジスタN2に流れる電流を変化させることができる。これにより、第2のグランドGND2の電位を所望の値とすることができる。
ロジック回路101は、第2のグランドGND2と第2の電源VDD2との間で動作する回路である。ロジック回路101は特に限定されないが、クロック信号を伝播するバッファ回路などが好適である。具体的には複数のインバータから構成されるバッファ回路などである。また、クロック信号は、位相同期回路(PLL:Phase-Locked Loop)、遅延同期回路(DLL:Delay-Locked Loop)、同期遅延回路(SMD:Synchronous-Mirror-Delay)などのクロック生成マクロにより生成され、ロジック回路101に入力される。
第3のPMOSトランジスタP3は、ソースが第2の電源VDD2に、ドレインが第3のNMOSトランジスタN3のドレインに接続されている。また、第3のNMOSトランジスタN3のソースは第2のグランドGND2に接続されている。すなわち、第3のPMOSトランジスタP3と第3のNMOSトランジスタN3とは互いに直列に接続されている。この直列に接続された第3のPMOSトランジスタP3と第3のNMOSトランジスタN3は、ロジック回路101と並列に接続されている。
さらに、第3のPMOSトランジスタP3及び第3のNMOSトランジスタN3のゲート同士は接続されており、このゲートと第3のPMOSトランジスタP3及び第3のNMOSトランジスタN3のドレインとが接続されている。すなわち、第3のPMOSトランジスタP3及び第3のNMOSトランジスタN3のいずれもがダイオード接続されている。詳細には後述するように、このような構成により、プロセス変動によるロジック回路の遅延のばらつきを低減することができる。
キャパシタC1もロジック回路101に並列に接続されている。このキャパシタC1により、第1の電源VDD1や第1のグランドGND1でのノイズによる第2のグランドGND2と第2の電源VDD2との間の電位差の変動を緩和することができる。
上記の通り、本発明では、抵抗でなくカレントミラーを外部電源(第1の電源VDD1及び第1のグランドGND1)に接続し、内部電源電圧(第2の電源VDD2及び第2のグランドGND2)を生成している。これにより、第2の電源VDD2と第2のグランドGND2との間の電位差を一定に保持することができ、クロック信号におけるジッタ発生を抑制することができる。以下に、この原理について数式を用いて詳細に説明する。
第1の電源VDD1にノイズによる電圧変化量ΔVVDD1が生じた場合、第1のPMOSトランジスタP1及び第1の抵抗R1に流れる電流の変化量ΔIP1と、第1のPMOSトランジスタP1及び第2のPMOSトランジスタP2のゲート電圧変化量ΔVPGとは、第1の抵抗R1の抵抗値R1、第1のPMOSトランジスタP1のトランスコンダクタンスgm(P1)を用いて、下記(1)及び(2)式で表される。
ΔIP1=gm(P1)・(ΔVVDD1−ΔVPG) (1)
ΔVPG=R1・ΔIP1 (2)
(1)及び(2)式から、
ΔVPG/ΔVVDD1=gm(P1)・R1/(gm(P1)・R1+1) (3)
となり、第1のPMOSトランジスタP1のゲート・ソース電圧変化量ΔVGS(P1)は下記(4)式で表される。
ΔVGS(P1)=ΔVPG−ΔVVDD1=−ΔVVDD1/(gm(P1)・R1+1) (4)
ΔIP1=gm(P1)・(ΔVVDD1−ΔVPG) (1)
ΔVPG=R1・ΔIP1 (2)
(1)及び(2)式から、
ΔVPG/ΔVVDD1=gm(P1)・R1/(gm(P1)・R1+1) (3)
となり、第1のPMOSトランジスタP1のゲート・ソース電圧変化量ΔVGS(P1)は下記(4)式で表される。
ΔVGS(P1)=ΔVPG−ΔVVDD1=−ΔVVDD1/(gm(P1)・R1+1) (4)
また、第2のPMOSトランジスタP2を流れる電流の変化量ΔIP2は、第2のPMOSトランジスタP2のトランスコンダクタンスgm(P2)を用いて、
ΔIP2/ΔVGS(P2)=gm(P2)=K・gm(P1)(Kは整数) (5)
の関係から
ΔIP2=K・gm(P1)・ΔVGS(P2)=K・gm(P1)・ΔVGS(P1) (6)
となる。
ΔIP2/ΔVGS(P2)=gm(P2)=K・gm(P1)(Kは整数) (5)
の関係から
ΔIP2=K・gm(P1)・ΔVGS(P2)=K・gm(P1)・ΔVGS(P1) (6)
となる。
求める第2の電源VDD2の電圧変化量ΔVVDD2とすると、
ΔVVDD2=Rx・ΔIP2 (7)
ここで、Rxは、ロジック回路の抵抗RLOGICと、第3のNMOSトランジスタN3及び第3のPMOSトランジスタP3の抵抗成分と、の合成抵抗である。第3のNMOSトランジスタN3及び第3のPMOSトランジスタP3のトランスコンダクタンスgm(N3)、gm(P3)を用いれば、1/Rx=1/(1/gm(P3)+1/gm(N3))+1/RLOGICの関係が成立する。
(7)の式に、(4)及び(6)式を代入すると、
ΔVVDD2=−{Rx・K・gm(P1)/(gm(P1)・R1+1)}・ΔVVDD1 (8)
となる。
ΔVVDD2=Rx・ΔIP2 (7)
ここで、Rxは、ロジック回路の抵抗RLOGICと、第3のNMOSトランジスタN3及び第3のPMOSトランジスタP3の抵抗成分と、の合成抵抗である。第3のNMOSトランジスタN3及び第3のPMOSトランジスタP3のトランスコンダクタンスgm(N3)、gm(P3)を用いれば、1/Rx=1/(1/gm(P3)+1/gm(N3))+1/RLOGICの関係が成立する。
(7)の式に、(4)及び(6)式を代入すると、
ΔVVDD2=−{Rx・K・gm(P1)/(gm(P1)・R1+1)}・ΔVVDD1 (8)
となる。
同様にして、第1の電源VDD1にノイズによる電圧変化量ΔVVDD1が生じた場合、第1のNMOSトランジスタN1及び第2の抵抗R2に流れる電流の変化量ΔIN1と、第1のNMOSトランジスタN1及び第2のNMOSトランジスタN2のゲート電圧変化量ΔVNGとは、第2の抵抗R2の抵抗値R2、第1のNMOSトランジスタN1のトランスコンダクタンスgm(N1)を用いて、下記(9)及び(10)式で表される。
ΔIN1=gm(N1)・ΔVNG (9)
ΔVVDD1−ΔVNG=R2・ΔIN1 (10)
(9)及び(10)式から、下記(11)が導き出される。
ΔVNG=ΔVGS(N1)=ΔVVDD1/(gm(N1)・R2+1) (11)
ΔIN1=gm(N1)・ΔVNG (9)
ΔVVDD1−ΔVNG=R2・ΔIN1 (10)
(9)及び(10)式から、下記(11)が導き出される。
ΔVNG=ΔVGS(N1)=ΔVVDD1/(gm(N1)・R2+1) (11)
また、第2のNMOSトランジスタN2を流れる電流の変化量ΔIN2は、第2のNMOSトランジスタN2のトランスコンダクタンスgm(N2)を用いて、
ΔIN2/ΔVGS(N2)=ΔIN2/ΔVNG=gm(N2)
=N・gm(N1)(Nは整数) (12)
の関係から
ΔIN2=N・gm(N1)・ΔVGS(N2)=N・gm(N1)・ΔVGS(N1) (13)
となる。
ΔIN2/ΔVGS(N2)=ΔIN2/ΔVNG=gm(N2)
=N・gm(N1)(Nは整数) (12)
の関係から
ΔIN2=N・gm(N1)・ΔVGS(N2)=N・gm(N1)・ΔVGS(N1) (13)
となる。
求める第2のグランドGND2の電圧変化量ΔVGND2とすると、
ΔVGND2=Rx・ΔIN2 (14)
ここで、Rxは(7)式に同じである。
(14)の式に、(11)及び(13)式を代入すると、
ΔVGND2={Rx・N・gm(N1)/(gm(N1)・R2+1)}・ΔVVDD1 (15)
となる。
ΔVGND2=Rx・ΔIN2 (14)
ここで、Rxは(7)式に同じである。
(14)の式に、(11)及び(13)式を代入すると、
ΔVGND2={Rx・N・gm(N1)/(gm(N1)・R2+1)}・ΔVVDD1 (15)
となる。
(8)式と(15)式との値が等しくなるようなパラメータ値を設定すると、第1の電源VDD1に生じたノイズの変化量ΔVVDD1を、第2の電源VDD2及び第2のグランドGND2に同程度に低減し、かつ同期して伝えることが可能となる。これにより、第2の電源VDD2と第2のグランドGND2との間の電位差を一定に保持することができ、クロック信号におけるジッタ発生を抑制することができる。なお、第1のグランドGND1にノイズが生じた場合も同様に考えることができる。
また、上述の通り、本発明ではプロセス変動によるロジック回路の遅延のばらつきを低減することができる。以下にこの原理について説明する。
第3のPMOSトランジスタP3及び第3のNMOSトランジスタN3の閾値電圧を各々、Vtp、Vtnとする。本実施の形態に係る半導体回路101では、第3のPMOSトランジスタP3及び第3のNMOSトランジスタN3がいずれもダイオード接続されているため、第3のPMOSトランジスタP3における電圧降下及び第3のNMOSトランジスタN3における電圧降下は各々略Vtp、Vtnとなる。よって、第2の電源VDD2と第2のグランドGND2との間の電位差VVDD2−VGND2≒Vtp+Vtnとなる。
プロセス変動により、ロジック回路を構成するトランジスタの閾値電圧が大きくなると、ロジック回路の遅延も大きくなる。この場合、ロジック回路の駆動電圧を大きくすることができれば、遅延を回避することができる。ここで、本実施の形態に係る半導体回路101では、ロジック回路を構成するPMOSトランジスタとNMOSトランジスタの閾値電圧Vtp、Vtnが大きくなると、上記の通りロジック回路の駆動電圧も大きくなり、遅延を低減することができる。本発明では、ダイオード接続したPMOSトランジスタとダイオード接続したNMOSトランジスタを直列に接続することにより、PMOSトランジスタ及びNMOSトランジスタのいずれのプロセス変動にも対応することができる。
図2に、本発明の実施例及び比較例の回路構成における第1の電源VDD1に、AC1Vのノイズを与え、ノイズ周波数を変化させた場合のシミュレーション結果を示した。実施例としては図1に示した回路におけるロジック回路101を1つのインバータとした回路を用いた。また、比較例としては図3に示した回路を用いた。
図2の横軸はノイズの周波数をlogスケールで示している。縦軸は第2のグランドGND2の電圧変化量ΔVGND2と第2の電源VDD2の電圧変化量ΔVVDD2との比ΔVGND2/ΔVVDD2をデシベル表示すなわち20・log10(ΔVGND2/ΔVVDD2)で示している。
図2に示すように、ノイズ周波数100MHz以上では、比較例、実施例いずれにおいても第2のグランドGND2の電圧変化量ΔVGND2と第2の電源VDD2の電圧変化量ΔVVDD2は等しく、0dBである。これは、主に図1におけるキャパシタC1と図3における容量素子(キャパシタ)12の寄与によるものである。具体的には、高周波になるほど、キャパシタのインピーダンスが小さくなり、電源側での電圧変化がグランド側に伝達しやすくなるからである。
従来例では、ノイズ周波数100MHz以下では、第2のグランドGND2の電圧変化量ΔVGND2と第2の電源VDD2の電圧変化量ΔVVDD2の差が大きくなり−18dBまで低下し、一定値となる。
一方、実施例では、ノイズ周波数1MHzまで、第2のグランドGND2の電圧変化量ΔVGND2と第2の電源VDD2の電圧変化量ΔVVDD2の差が等しい。すなわち、従来例よりも2桁も低周波のノイズまで、第2の電源VDD2と第2のグランドGND2との間の電位差の変動を完全に抑制することができる。さらに、周波数100MHz以下のノイズでは、第2のグランドGND2の電圧変化量ΔVGND2と第2の電源VDD2の電圧変化量ΔVVDD2の差が大きくなるものの、−7dBまでの低下に留まり、一定値となる。すなわち、第2の電源VDD2と第2のグランドGND2との間の電位差の変化量も比較例に比べて小さくなっている。この変化量が小さくなる理由も、主に直列に接続された第3のPMOSトランジスタP3及び第3のNMOSトランジスタN3のいずれもがダイオード接続されているためである。具体的には、第3のPMOSトランジスタP3及び第3のNMOSトランジスタN3により、第2の電源VDD2と第2のグランドGND2との間の合成インピーダンスが低下したためである。
11 抵抗素子
12 容量素子
13 インバータ回路素子
100 半導体回路
101 ロジック回路
102 第1のカレントミラー回路
103 第2のカレントミラー回路
P1 第1のPMOSトランジスタ
P2 第2のPMOSトランジスタ
P3 第3のPMOSトランジスタ
N1 第1のNMOSトランジスタ
N2 第2のNMOSトランジスタ
N3 第3のNMOSトランジスタ
R1 第1の抵抗
R2 第2の抵抗
C1 キャパシタ
VDD1 第1の電源
VDD2 第2の電源
GND1 第1のグランド
GND2 第2のグランド
12 容量素子
13 インバータ回路素子
100 半導体回路
101 ロジック回路
102 第1のカレントミラー回路
103 第2のカレントミラー回路
P1 第1のPMOSトランジスタ
P2 第2のPMOSトランジスタ
P3 第3のPMOSトランジスタ
N1 第1のNMOSトランジスタ
N2 第2のNMOSトランジスタ
N3 第3のNMOSトランジスタ
R1 第1の抵抗
R2 第2の抵抗
C1 キャパシタ
VDD1 第1の電源
VDD2 第2の電源
GND1 第1のグランド
GND2 第2のグランド
Claims (6)
- 第1の電源電位と第2の電源電位との間で動作する第1のカレントミラーと、
前記第1のカレントミラーにより生成される第3の電源電位と、
前記第1の電源電位と前記第2の電源電位との間で動作する第2のカレントミラーと、
前記第2のカレントミラーにより生成される第4の電源電位と、
前記第3の電源電位と前記第4の電源電位との間で動作する回路と、
前記回路と並列接続され、互いに直列接続された第1の導電型トランジスタと第2の導電型トランジスタとを備える半導体回路。 - 前記第1の導電型トランジスタ及び第2の導電型トランジスタは、いずれもダイオード接続されていることを特徴とする請求項1に記載の半導体回路。
- 前記第3の電源電位と前記第4の電源電位との間で動作する回路及び互いに直列接続された第1の導電型トランジスタと第2の導電型トランジスタに、並列接続されたキャパシタを備えることを特徴とする請求項1又は2に記載の半導体回路。
- 前記第3の電源電位と前記第4の電源電位との間で動作する回路は、クロック信号を伝播する回路であることを特徴とする請求項1〜3のいずれか一項に記載の半導体回路。
- 前記クロック信号を伝播する回路は、複数のインバータを備えることを特徴とする請求項4に記載の半導体回路。
- 前記クロック信号は、位相同期回路により生成されることを特徴とする請求項1〜4のいずれか一項に記載の半導体回路。
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