JP2008311862A - 電圧制御発振器及びこれを用いた位相同期回路 - Google Patents
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Abstract
【課題】インバータセルを構成するMOSトランジスタが飽和領域のみならず、線形領域で動作する場合にも位相雑音を低減する。
【解決手段】ダミーインバータセル110からの信号と、基準信号との電位差を増幅した増幅信号を出力する演算増幅器120と;第2MOSトランジスタ102に接続され、増幅信号を受ける第1MOSトランジスタ101と、インバータ入力部及びインバータ出力部として機能する第2MOSトランジスタ102及び第3MOSトランジスタ103と、第3MOSトランジスタ103に接続され、発振信号の周波数を制御するための制御信号を受ける第4MOSトランジスタ104とを含むインバータセル100を環状に接続したリング・オシレータと;インバータセル100と同一の構造を備え、インバータ出力部がインバータ入力部に短絡されたダミーインバータ110と;を具備する。
【選択図】 図1
【解決手段】ダミーインバータセル110からの信号と、基準信号との電位差を増幅した増幅信号を出力する演算増幅器120と;第2MOSトランジスタ102に接続され、増幅信号を受ける第1MOSトランジスタ101と、インバータ入力部及びインバータ出力部として機能する第2MOSトランジスタ102及び第3MOSトランジスタ103と、第3MOSトランジスタ103に接続され、発振信号の周波数を制御するための制御信号を受ける第4MOSトランジスタ104とを含むインバータセル100を環状に接続したリング・オシレータと;インバータセル100と同一の構造を備え、インバータ出力部がインバータ入力部に短絡されたダミーインバータ110と;を具備する。
【選択図】 図1
Description
本発明は、リング・オシレータを用いた制御電圧信号電圧制御発振器及びこれを用いた位相同期回路に関する。
PLL(フェーズ・ロック・ループ)などに用いられる電圧制御発振器は、入力される制御電圧信号に応じた周波数の発振信号を出力する。ところが、発振信号には電圧制御発振器を構成するトランジスタの熱雑音及び1/f雑音(フリッカ雑音)などを原因とする位相雑音がアップコンバートされる。位相雑音がアップコンバートされると、発振周波数にずれが生じてしまう。
非特許文献1によれば、電圧制御発振器の発振信号の立ち上がり及び立ち下がりのスルーレートが等しい、即ち、波形の対称性が高いほど、アップコンバートされるフリッカ雑音の量が低減される。
電圧制御発振器の1つとして、環状に結合された奇数個のインバータから構成され、任意のインバータから発振信号を得られるリング・オシレータが知られている。リング・オシレータを構成するインバータとして、以下に示すようなCMOSインバータが用いられることが多い。インバータの入力端子には第1PMOSトランジスタのゲート端子及び第1NMOSトランジスタのゲート端子が接続され、インバータの出力端子には第1PMOSトランジスタのドレイン端子及び第1NMOSトランジスタのドレイン端子が接続される。また、インバータに流れる電流を制御するために、第1PMOSトランジスタのソース端子には第2PMOSトランジスタのドレイン端子が接続され、第1NMOSトランジスタのソース端子には第2NMOSトランジスタのドレイン端子が接続されることが多い。この場合、高電位電源には、第2PMOSトランジスタのソース端子が接続され、低電位電源には、第2NMOSトランジスタのソース端子が接続される。以降、このような4トランジスタで構成される回路をインバータセルと呼ぶこととする。リング・オシレータでは、第1PMOSトランジスタのドレイン電流及び第1NMOSトランジスタのドレイン電流によって、発振信号の波形が決定される。即ち、両ドレイン電流を等しくできれば、発振信号の波形の対称性が向上し、位相雑音が低減する。
例えば特許文献1では、リング・オシレータの前段に演算増幅回路を設けている。制御電圧信号は、上記演算増幅回路中のテール電流源として機能するNMOSトランジスタN6のゲート端子に印加され、テール電流量が制御される。テール電流に基づいて決まる参照電流がカレントミラー回路によって、各インバータセルの第2PMOSトランジスタ(P11,P13,P15)のドレイン電流及び第2NMOSトランジスタ(N11,N13,N15)のドレイン電流にコピーされる。第2PMOSトランジスタのドレイン電流と第1PMOSトランジスタ(P12,P14,P16)のドレイン電流は等しく、第2NMOSトランジスタのドレイン電流と第1NMOSトランジスタ(N10,N12,N14)のドレイン電流は等しいから、第1PMOSトランジスタと第1NMOSトランジスタのドレイン電流も等しくなる。即ち、特許文献1では、制御電圧信号を一旦電流に変換し、この電流量によって発振周波数を制御している。
特開平5−14136号公報(図4)
A. Hajimiri, S. Limotyrails, and T. H. Lee, "Jitter and Phase Noise in Ring Oscillators", IEEE J. of Solid-State Circuits Vol. 34, No. 6, JUNE. 1999.
前述したように、特許文献1で提案されている手法では、演算増幅器側からの参照電流をカレントミラー回路によってインバータセルにコピーしている。しかしながら、カレントミラー回路によって、参照電流をインバータセルにコピーする手法では、インバータセル中のMOSトランジスタが電流源として機能する必要がある。MOSトランジスタには、遮断領域、線形領域及び飽和領域の3つの動作領域が存在するが、このうち飽和領域においてのみMOSトランジスタは電流源として機能する。従って、発振信号の波形の対称性を高くできる制御電圧信号が、電流源として機能させたいトランジスタが飽和領域として動作するような範囲に限られる問題がある。即ち、制御電圧信号は演算増幅回路中のテール電流源として機能するMOSトランジスタのゲート端子に印加されるため、このMOSトランジスタが飽和領域で動作するような範囲でなければならない。
更に、リング・オシレータの位相雑音特性は、インバータセルを構成するMOSトランジスタが飽和領域で動作するよりも、線形領域で動作するほうが良好であることが知られている。
従って、本発明はインバータセルを構成するMOSトランジスタが飽和領域のみならず、線形領域で動作する場合にも位相雑音を低減できる電圧制御発振器、及び前記電圧制御発振器を用いた位相同期回路を提供することを目的とする。
本発明の一態様に係る電圧制御発振器は、一導電型の第1MOSトランジスタ及び逆導電型の第2MOSトランジスタを有する第1MOSインバータを奇数個リング状に接続し、任意の第1MOSインバータから発振出力信号が取り出し可能なリング・オシレータと;第1入力端子に入力される信号と第2入力端子に入力される基準信号との電位差を増幅して増幅信号を出力する演算増幅器と;前記第1MOSトランジスタと第1電源との間に各々挿入され、前記増幅信号によって制御される一導電型の第3MOSトランジスタと;前記第2MOSトランジスタと第2電源との間に各々挿入され、前記制御電圧信号によって制御される逆導電型の第4MOSトランジスタと;前記第1入力端子にゲート端子及びドレイン端子が共通に接続された一導電型の第5MOSトランジスタ及び逆導電型の第6MOSトランジスタを有する第2MOSインバータと;記第5MOSトランジスタと第1電源との間に挿入され、前記増幅信号によって制御される一導電型の第7MOSトランジスタと;前記第6MOSトランジスタと第2電源との間に挿入され、前記制御電圧信号によって制御される逆導電型の第8MOSトランジスタと;を具備する。
本発明の他の態様に係る電圧制御発振器は、一導電型の第1MOSトランジスタ及び逆導電型の第2MOSトランジスタを有する第1MOSインバータを奇数個リング状に接続し、任意の第1MOSインバータから発振出力信号を取り出し可能なリング・オシレータと第1入力端子に入力される信号と第2入力端子に入力される基準信号との電位差を増幅して増幅信号を出力する演算増幅器と;前記増幅信号の高周波成分を除去してフィルタ信号を出力する低域通過型フィルタと;前記第1MOSトランジスタと第1電源との間に各々挿入され、前記フィルタ信号によって制御される一導電型の第3MOSトランジスタと;前記第2MOSトランジスタと第2電源との間に各々挿入され、前記制御電圧信号によって制御される逆導電型の第4MOSトランジスタと;前記第1入力端子にゲート端子及びドレイン端子が共通に接続された一導電型の第5MOSトランジスタ及び逆導電型の第6MOSトランジスタを有する第2MOSインバータと;前記第5MOSトランジスタと第1電源との間に挿入され、前記フィルタ信号によって制御される一導電型の第7MOSトランジスタと;前記第6MOSトランジスタと第2電源との間に挿入され、前記制御電圧信号によって制御される逆導電型の第8MOSトランジスタと;を具備する。
本発明によれば、インバータセルを構成するMOSトランジスタが飽和領域のみならず、線形領域で動作する場合にも位相雑音を低減できる電圧制御発振器、及び前記電圧制御発振器を用いた位相同期回路を提供することができる。
以下、図面を参照して本発明の実施形態について説明する。
(第1の実施形態)
図1に示すように、本発明の第1の実施形態に係る電圧制御発振器は、n個(nは奇数とする)のインバータセル100−1乃至100−n、ダミーインバータセル110及び演算増幅器120を含む。
(第1の実施形態)
図1に示すように、本発明の第1の実施形態に係る電圧制御発振器は、n個(nは奇数とする)のインバータセル100−1乃至100−n、ダミーインバータセル110及び演算増幅器120を含む。
インバータセル100−1乃至100−nは共通の構造を持つインバータセルであり、環状に結合されてリング・オシレータを形成している。従って、代表としてインバータセル100−1の構造を説明する。
インバータセル100−1の入力端子にはPMOSトランジスタM102−1のゲート端子及びNMOSトランジスタM103−1のゲート端子が接続されている。また、インバータセル100−1の出力端子にはPMOSトランジスタM102−1のドレイン端子及びNMOSトランジスタM103−1のドレイン端子が接続されている。即ち、PMOSトランジスタM102−1及びNMOSトランジスタM103−1によってCMOSインバータが構成されている。電源VDDにはPMOSトランジスタM101−1のソース端子が接続され、グラウンドGNDにはNMOSトランジスタM104−1のソース端子が接続されている。PMOSトランジスタM102−1のソース端子及びPMOSトランジスタM101−1のドレイン端子、NMOSトランジスタM103−1のソース端子及びNMOSトランジスタM104−1のドレイン端子は夫々接続されている。PMOSトランジスタM101−1のゲート端子には演算増幅器120の出力信号V2が印加され、NMOSトランジスタM104−1のゲート端子には制御電圧信号Vcが印加されている。各インバータセルの出力端子は次段の入力端子に接続され、最終段のインバータセル100−nの出力端子は発振信号Voutを出力すると共に、インバータセル100−1の入力端子に接続される。
ダミーインバータセル110は、インバータセル100−1乃至100−nと同一の構造を備えており、入出力端子が短絡されている。ダミーインバータセル110の出力信号V1は、演算増幅器120の第1入力端子に入力される。即ち、PMOSトランジスタM112及びNMOSトランジスタM113のゲート端子及びドレイン端子が、演算増幅器120の第1入力端子に共通に接続されている。
演算増幅器120は、第1入力端子及び第2入力端子を備え、第1入力端子に入力される信号と、第2入力端子に入力される信号との電位差を利得Aにて増幅した増幅信号V2を出力する。前述したように、演算増幅器120の第1入力端子にはダミーインバータセル110の出力信号V1が入力される。即ち、演算増幅器120は、出力信号V2がダミーインバータセル110を経由して、再び第1入力端子に接続される負帰還を形成している。一方、演算増幅器120の第2入力端子には基準信号Vrefが入力される。即ち、演算増幅器120の出力する増幅信号V2は、A(V1−Vref)となる。演算増幅器120の利得Aが十分大きければ、V1はVrefに収束する。尚、本実施形態では第1入力端子にダミーインバータセル110の出力信号V1が入力され、第2入力端子に基準信号Vrefが入力されるように構成したが、これらの接続を入れ替えてもよい。
ここで、図2を用いて演算増幅器120の一例を示す。この演算増幅器120では、電源VDDにPMOSトランジスタM120−1のソース端子及びPMOSトランジスタM120−2のソース端子が夫々接続されている。これらPMOSトランジスタM120−1及びM120−2のゲート端子は短絡され、PMOSトランジスタM120−1のドレイン端子に接続されている。PMOSトランジスタM120−2のドレイン端子は演算増幅器120の出力端子として機能し、増幅信号V2を出力する。PMOSトランジスタM120−1のドレイン端子には、NMOSトランジスタM120−3のドレイン端子が接続される。NMOSトランジスタM120−3のゲート端子は演算増幅器120の第1入力端子として機能し、ダミーインバータセル110の出力信号V1が入力される。PMOSトランジスタM120−2のドレイン端子には、NMOSトランジスタM120−4のドレイン端子が接続される。NMOSトランジスタM120−4のゲート端子は演算増幅器120の第2入力端子として機能し、基準信号Vrefが入力される。NMOSトランジスタM120−3及びNMOSトランジスタM120−4のソース端子は短絡され、NMOSトランジスタM120−5のドレイン端子に接続されている。NMOSトランジスタM120−5は、テール電流源として機能し、ゲート端子に印加されるバイアス電圧Vbiasによって駆動される。NMOSトランジスタM120−5のソース端子はグラウンドGNDに接続され、テール電流が捨てられる。
図2に示す演算増幅器120の動作を簡単に説明すると、PMOSトランジスタM120−1及びPMOSトランジスタM120−2は、同一のトランジスタであり、ゲート・ソース間電圧が等しいため、同量のドレイン電流が流れる。このドレイン電流をIdとする。PMOSトランジスタM120−1のドレイン電流Idは、そのままNMOSトランジスタM120−3のドレイン電流として、NMOSトランジスタM120−5に流れ込む。ここで、NMOSトランジスタ120−5に流れるテール電流をItとする。NMOSトランジスタM120−5のドレイン端子にキルヒホフの電流則を適用すれば、NMOSトランジスタM120−4のドレイン電流はIt−Idと表すことができる。従って、PMOSトランジスタM120−2のドレイン電流Idのうち、It−IdがNMOSトランジスタM120−4に流入し、残りの2Id−Itが演算増幅器120の出力端子より流出する。尚、V1がVrefに十分収束していれば、NMOSトランジスタM120−3及びNMOSトランジスタM120−4のドレイン電流は等しくなり、Id=It/2となる。従って、演算増幅器120の出力端子より流入出する電流量は0となる。
次に、図3A及び図3Bを用いて図1に示す電圧制御発振器の動作について説明する。尚、以下の説明ではインバータセル100−1のみについて代表的に説明しているが、残りのインバータセル100−2乃至100−nについても同様である。
図3Aに示すように、PMOSトランジスタM101−1及びNMOSトランジスタM104−1が飽和領域で動作する場合には、両MOSトランジスタM101−1及びM104−1は電流源として機能し、次段のインバータセルの入力部分を構成するMOSトランジスタのゲート容量Cgを駆動する。即ち、発振信号の立ち上がり時にはPMOSトランジスタM101−1のドレイン電流によってゲート容量Cgが充電され、立ち下がり時にはNMOSトランジスタM104−1のドレイン電流によってゲート容量Cgが放電される。従って、これら電流源として機能するPMOSトランジスタM101−1及びNMOSトランジスタM104−1のドレイン電流を等しくすることにより、発振信号の波形の対称性を向上させることができる。電流源としてのPMOSトランジスタM101−1のドレイン電流は、電源VDDと増幅信号V2の電位差によって決まる。また、電流源としてのNMOSトランジスタM104−1のドレイン電流は、制御電圧信号VcとグラウンドGNDの電位差によって決まる。制御電圧信号VcによってNMOSトランジスタM104−1のドレイン電流を制御することにより、発振周波数を制御できる。
一方、図3Bに示すように、PMOSトランジスタM101−1及びNMOSトランジスタM104−1が線形領域で動作する場合には、両MOSトランジスタM101−1及びM104−1は可変抵抗として機能する。次段のインバータセルの入力部分を構成するMOSトランジスタのゲート容量Cgは、電流源として機能するPMOSトランジスタM102−1及びNMOSトランジスタM103−1によって駆動される。即ち、発振信号の立ち上がり時にはPMOSトランジスタM102−1のドレイン電流によってゲート容量Cgが充電され、立ち下がり時にはNMOSトランジスタM103−1のドレイン電流によってゲート容量Cgが放電される。従って、これら電流源として機能するPMOSトランジスタM102−1及びNMOSトランジスタM103−1のドレイン電流を等しくすることにより、発振信号の波形の対称性を向上させることができる。電流源としてのPMOSトランジスタM102−1のドレイン電流は、PMOSトランジスタM101−1による電源VDDからの降下分とインバータセル100−1の入力信号との電位差によって決まる。また、電流源としてのNMOSトランジスタM103−1のドレイン電流は、インバータセル100−1の入力信号とNMOSトランジスタM104−1によるGNDからの上昇分との電位差によって決まる。可変抵抗として機能するNMOSトランジスタM104−1の抵抗値を制御電圧信号Vcによって制御することにより、間接的にNMOSトランジスタM103−1のドレイン電流を制御して、発振周波数を制御できる。
前述したように、インバータセル100−1乃至100−nは、ダミーインバータセル110と同一の構造であるから、各インバータセル100−1乃至100−nの入出力電圧が基準信号Vrefに収束するように、増幅信号V2が与えられる。ところが、各インバータセル100−1乃至100−nの入出力電圧は常に変動するため、全ての動作点において流入出する電流量を等しくすることは困難である。従って、基準信号Vrefとして電源VDD及びグラウンドGNDの電位の平均値を用いることが望ましい。このような基準信号Vrefを用いれば、制御電圧信号Vcが広い範囲で変化しても、発振信号の波形の対称性が崩れにくくなる。
以上説明したように、本実施形態ではリング・オシレータを構成する各インバータセルの入出力電圧を負帰還によって基準信号に収束させ、入出力のスルーレートが等しくなるようにしている。従って、本実施形態によれば、発振信号の波形の対称性が向上し、位相雑音を低減できる。また、本実施形態では、制御電圧信号を受けるMOSトランジスタM104が線形領域で動作する場合には、可変抵抗としてのMOSトランジスタ104−1の抵抗値を変えて発振周波数を制御している。従って、本実施形態によれば、インバータセルを構成するMOSトランジスタが飽和領域のみならず、線形領域で動作する場合であっても位相雑音を低減することができる。
尚、本実施形態では、制御電圧信号VcをNMOSトランジスタに、増幅信号V2をPMOSトランジスタに入力しているが、これらを入れ替えても構わない。
(第2の実施形態)
図4に示すように、本発明の第2の実施形態に係る電圧制御発振器は、上記第1の実施形態に係る電圧制御発振器における演算増幅器120を積分器220に置き換えている。以下の説明では図4において、図1と同一部分には同一符号を付して詳細な説明を省略し、図1と異なる部分を中心に述べる。
図4に示すように、本発明の第2の実施形態に係る電圧制御発振器は、上記第1の実施形態に係る電圧制御発振器における演算増幅器120を積分器220に置き換えている。以下の説明では図4において、図1と同一部分には同一符号を付して詳細な説明を省略し、図1と異なる部分を中心に述べる。
積分器220には低消費電力及び低雑音化の観点から例えばgm−C積分器が用いられる。gm−C積分器は、OTA(Operational Transconductance Amplifier)とキャパシタとに分けることができる。OTAは、2つの入力信号の電位差をトランスコンダクタンスgm倍した電流を出力する電圧制御電流源である。本実施形態では、ダミーインバータセル110の出力信号V1と基準信号Vrefの電位差をトランスコンダクタンスgm倍した電流gm(V1−Vref)を出力する。OTAからの出力信号はキャパシタCによって積分され、インバータセル100−1乃至100−n及びダミーインバータセル110に供給される。即ち、OTAからの出力信号のうち高周波成分がカットされる。
ここで、積分器220の具体的な構成の一例について図5を用いて説明する。図5に示すgm−C積分器220中のOTAは、図2に示した演算増幅器120と同様の構成である。即ち、OTAを構成するMOSトランジスタM220−1乃至M220−5は、演算増幅器120を構成するMOSトランジスタM120−1乃至M120−5に夫々対応する。gm−C積分器220では、上記OTAの出力信号をキャパシタCにて積分している。キャパシタCは1次の低域通過型フィルタ(LPF)として機能し、上記OTAの出力信号の高周波成分をカットできる。カットオフ周波数は、キャパシタCの容量値によって制御することができる。
以上説明したように本実施形態によれば、増幅信号中の高周波成分をカットすることにより、雑音の帯域を制限している。従って、本実施形態によれば、電圧制御発振器の位相雑音を更に低減させることができる。
(第3の実施形態)
図6に示すように、本発明の第3の実施形態に係る位相同期回路は、基準クロック発生源330、位相比較器340、ループ・フィルタ360、電圧制御発振器370及び分周器380を有する。
基準クロック発生源330は、基準周波数frefの基準クロック信号を生成する。基準クロック信号は位相比較器340の基準位相入力部へと入力される。尚、基準クロック発生源330は外付けであってもよい。
図6に示すように、本発明の第3の実施形態に係る位相同期回路は、基準クロック発生源330、位相比較器340、ループ・フィルタ360、電圧制御発振器370及び分周器380を有する。
基準クロック発生源330は、基準周波数frefの基準クロック信号を生成する。基準クロック信号は位相比較器340の基準位相入力部へと入力される。尚、基準クロック発生源330は外付けであってもよい。
位相比較器340は基準位相入力部と発振位相入力部との位相差分を検出する。即ち、位相比較器340は基準位相入力部に入力された基準クロック信号と発振位相入力部に入力された分周信号との位相差をKPD倍した電圧を備える位相差信号を出力する。この位相差信号はループ・フィルタ360に入力される。
位相比較器340からの位相差信号はループ・フィルタ360に入力される。ループ・フィルタ360は例えば抵抗及びキャパシタ(RC)で構成されるLPFであり、位相差信号中の交流分を除去する。このフィルタリングされた位相差信号は制御電圧信号Vcとして電圧制御発振器370に入力される。図6では、ループ・フィルタ360としてラグフィルタが用いられているが、これに限られるものでない。
電圧制御発振器370は、前述した第1または第2実施形態に係る電圧制御発振器であり、入力された制御電圧信号Vcに応じた周波数で発振する。制御電圧信号Vcが入力された電圧制御発振器370は、周波数foutの発振信号を出力する。周波数foutの発振信号は、分周器380に入力される。
分周器380は、電圧制御発振器370からの発振信号を固定または可変の分周比Nで分周した周波数fout/Nの位相比較器340の発振位相入力部に入力する。
以上説明したように、本実施形態では前述した第1または第2実施形態に係る電圧制御発振器を用いて位相比較回路を形成し、基準クロック信号の分周比倍の周波数の発振信号を得ている。従って、本実施形態によれば、より広い制御電圧信号に対して、対称性の良い波形を持つ発振信号を生成することができるため、トランジスタの1/f雑音に起因する位相雑音を抑制することができる。
(第4の実施形態)
図7に示すように、本発明の第4の実施形態に係る位相同期回路は、基準クロック発生源330、位相周波数比較器440、チャージ・ポンプ450、ループ・フィルタ460、電圧制御発振器370及び分周器380を有する。以下の説明では図7において、図6と同一部分には同一符号を付して詳細な説明を省略し、図6と異なる部分を中心に述べる。
図7に示すように、本発明の第4の実施形態に係る位相同期回路は、基準クロック発生源330、位相周波数比較器440、チャージ・ポンプ450、ループ・フィルタ460、電圧制御発振器370及び分周器380を有する。以下の説明では図7において、図6と同一部分には同一符号を付して詳細な説明を省略し、図6と異なる部分を中心に述べる。
基準クロック発生源330は、基準周波数frefの基準クロック信号を生成する。基準クロック信号は位相周波数比較器440の基準位相入力部へと入力される。尚、基準クロック発生源330は外付けであってもよい。
位相周波数比較器440は基準位相入力部と発振位相入力部との位相差分を検出する。即ち、位相周波数比較器440は基準位相入力部に入力された基準クロック信号と発振位相入力部に入力された分周信号との波形のずれが1サイクル以内であれば、位相比較器と同様に、位相差をKPFD倍した電圧を備える位相差信号を出力する。一方、位相周波数比較器440は基準位相入力部に入力された基準クロック信号と発振位相入力部に入力された分周信号との波形のずれが1サイクルを超えると、周波数差を低減させるための位相差信号を出力する。尚、位相周波数比較器440は、単に位相比較器であってもよい。
位相周波数比較器440からの位相差信号はチャージ・ポンプ450に入力される。チャージ・ポンプ450は昇圧回路であり、位相差信号を増幅する。増幅された位相差信号は、ループ・フィルタ460に入力される。ループ・フィルタ460は例えば抵抗及びキャパシタ(RC)で構成されるLPFであり、位相差信号中の交流分を除去する。このフィルタリングされた位相差信号は制御電圧信号Vcとして電圧制御発振器370に入力される。
以上説明したように、本実施形態では前述した第1または第2実施形態に係る電圧制御発振器を用いて位相比較回路を形成し、基準クロック信号の分周比倍の周波数の発振信号を得ている。従って、本実施形態によれば、より広い制御電圧信号に対して、対称性の良い波形を持つ発振信号を生成することができるため、トランジスタの1/f雑音に起因する位相雑音を抑制することができる。
なお、この発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また上記実施形態に開示されている複数の構成要素を適宜組み合わせることによって種々の発明を形成できる。また例えば、実施形態に示される全構成要素からいくつかの構成要素を削除した構成も考えられる。さらに、異なる実施形態に記載した構成要素を適宜組み合わせてもよい。
100・・・インバータセル
110・・・ダミーインバータセル
120・・・演算増幅器
220・・・積分器
330・・・基準クロック発生源
340・・・位相比較器
360・・・ループ・フィルタ
370・・・電圧制御発振器
380・・・分周器
440・・・位相周波数比較器
450・・・チャージ・ポンプ
460・・・ループ・フィルタ
110・・・ダミーインバータセル
120・・・演算増幅器
220・・・積分器
330・・・基準クロック発生源
340・・・位相比較器
360・・・ループ・フィルタ
370・・・電圧制御発振器
380・・・分周器
440・・・位相周波数比較器
450・・・チャージ・ポンプ
460・・・ループ・フィルタ
Claims (6)
- 制御電圧信号によって発振周波数が制御される電圧制御発振器において、
一導電型の第1MOSトランジスタ及び逆導電型の第2MOSトランジスタを有する第1MOSインバータを奇数個リング状に接続し、任意の第1MOSインバータから発振出力信号が取り出し可能なリング・オシレータと;
第1入力端子に入力される信号と第2入力端子に入力される基準信号との電位差を増幅して増幅信号を出力する演算増幅器と;
前記第1MOSトランジスタと第1電源との間に各々挿入され、前記増幅信号によって制御される一導電型の第3MOSトランジスタと;
前記第2MOSトランジスタと第2電源との間に各々挿入され、前記制御電圧信号によって制御される逆導電型の第4MOSトランジスタと;
前記第1入力端子にゲート端子及びドレイン端子が共通に接続された一導電型の第5MOSトランジスタ及び逆導電型の第6MOSトランジスタを有する第2MOSインバータと;
前記第5MOSトランジスタと第1電源との間に挿入され、前記増幅信号によって制御される一導電型の第7MOSトランジスタと;
前記第6MOSトランジスタと第2電源との間に挿入され、前記制御電圧信号によって制御される逆導電型の第8MOSトランジスタと;
を具備することを特徴とする電圧制御発振器。 - 前記基準信号は、前記第1電源の電位及び前記第2電源の電位の相加平均の電位を持つことを特徴とする請求項1記載の電圧制御発振器。
- 制御電圧信号によって発振周波数が制御される電圧制御発振器において、
一導電型の第1MOSトランジスタ及び逆導電型の第2MOSトランジスタを有する第1MOSインバータを奇数個リング状に接続し、任意の第1MOSインバータから発振出力信号が取り出し可能なリング・オシレータと;
第1入力端子に入力される信号と第2入力端子に入力される基準信号との電位差を増幅して増幅信号を出力する演算増幅器と;
前記増幅信号の高周波成分を除去してフィルタ信号を出力する低域通過型フィルタと;
前記第1MOSトランジスタと第1電源との間に各々挿入され、前記フィルタ信号によって制御される一導電型の第3MOSトランジスタと;
前記第2MOSトランジスタと第2電源との間に各々挿入され、前記制御電圧信号によって制御される逆導電型の第4MOSトランジスタと;
前記第1入力端子にゲート端子及びドレイン端子が共通に接続された一導電型の第5MOSトランジスタ及び逆導電型の第6MOSトランジスタを有する第2MOSインバータと;
前記第5MOSトランジスタと第1電源との間に挿入され、前記フィルタ信号によって制御される一導電型の第7MOSトランジスタと;
前記第6MOSトランジスタと第2電源との間に挿入され、前記制御電圧信号によって制御される逆導電型の第8MOSトランジスタと;
を具備することを特徴とする電圧制御発振器。 - 前記基準信号は、前記第1電源の電位及び前記第2電源の電位の相加平均の電位を持つことを特徴とする請求項3記載の電圧制御発振器。
- 請求項1乃至4のいずれか1項記載の電圧制御発振器と;
前記発振信号を分周して分周信号を出力する分周器と;
基準クロック信号と前記分周信号の位相を比較し、前記基準クロック信号と前記分周信号との位相差に対応する位相差信号を出力する位相比較器と;
前記位相差信号の交流成分を除去して前記制御電圧信号を生成するループ・フィルタと;
を具備することを特徴とする位相同期回路。 - 前記位相比較器と、前記ループ・フィルタとの間に挿入された前記位相差信号を昇圧するためのチャージ・ポンプを更に備えたことを特徴とする請求項4記載の位相同期回路。
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