JP2009284444A - 電圧制御発振回路 - Google Patents

Abstract

【課題】出力クロックのスキューを補正でき、不良率を低減できる電圧制御発振回路を提供する。
【解決手段】電圧制御発振回路14は、最終段の出力と最初段の入力とが接続されることによって環状に接続される複数段の遅延回路を備える第１リングオシレータ21と、最終段の出力と最初段の入力とが接続されることによって環状に接続される複数段の遅延回路を備える第２リングオシレータ22と、前記第１、第２リングオシレータにクロスカップル接続される一対の第１、第２反転回路23-1,23-2と、入力が前記第１リングオシレータの出力に接続される第３反転回路と、入力が前記第２リングオシレータの最終段の遅延回路の入力に接続される第４反転回路とを少なくとも備える第１位相合成回路25と、入力が前記第２リングオシレータの出力に接続される第５反転回路と、入力が前記第１リングオシレータの最終段の遅延回路の入力に接続される第６反転回路とを少なくとも備える第２位相合成回路26とを具備する。
【選択図】 図１

Description

この発明は、電圧制御発振回路に関し、例えば、相補なクロックを出力するリングオシレータタイプの発振回路等に適用されるものである。

半導体デバイス間を高速でデータ転送を行う場合、一般的に差動信号を用いて信号を伝送することが多い。このような半導体デバイス内では、差動信号の送信及び受信時に相補なクロック（位相が互いに180度異なるクロック）を使用することが多い。更に、これらの相補なクロックは半導体デバイスに入力される基準クロックを用いてＰＬＬ（Phase Locked Loop）回路などのクロック生成回路によって生成される。高速、高精度で回路を動作させる場合、ＰＬＬ回路などで生成された相補のクロックのクロック間のスキュー（skew：位相差の180度からのずれ）が小さいことが必要である。

上記ＰＬＬ回路は、フィードバックループを構成することによって、適度な電圧が電圧制御発振回路（ＶＣＯ回路）に与えられ、所望の周波数のクロックを出力する。このような構成によって、出力クロック（CLKOUT）には、所望の周波数のクロックが出力される。

ここで、ＰＬＬ回路を構成する上記電圧制御発振回路には、各遅延素子をＣＭＯＳインバータで構成し、インバータの電源電圧（ＶCTRL）を変えることによって、発振周波数を制御するリングオシレータタイプのものがある。この構成例では、１対の３段リングオシレータに、Ｂ２Ｂインバータが一対のリングオシレータにクロスカップル接続されて、互いに接続し、相補なクロック（CLKP/CLKN）が出力される回路構成となっている。

そこで、Ｂ２Ｂインバータを構成するインバータ対の特性が等しく、一対のリングオシレータの特性が等しければ、ＶＣＯ回路の出力クロック（CLKP/CLKN）は、理想的な相補なクロック（位相差が180度）が生成される。

しかし、リングオシレータを高い周波数で発振させるためには、Ｂ２Ｂインバータの駆動力は、リングオシレータを構成するインバータと比べて小さくする必要がある。このため、Ｂ２Ｂインバータのトランジスタサイズ（Ｗ／Ｌ）は大きくすることができない。このように、Ｂ２Ｂインバータの駆動力は、一対のリングオシレータを構成するインバータの駆動力と比べて、十分小さく設定されている。

この際、製造プロセス等の変動によって、Ｂ２Ｂインバータのインバータ対の駆動力やインバータのしきい値等にミスマッチが生じると、ＶＣＯ回路の出力クロック（CLKP/CLKN）にスキューが発生する。その結果、スキューが発生したＶＣＯ回路は不良チップとなってしまい、不良率が増大するという問題がある。

尚、例えば、下記の特許文献１や非特許文献１のように、多相クロックを位相合成することによってクロック間のスキュー補正する回路を用いればスキューの抑制が可能であるとも思われる。しかし、クロック周波数や電源電圧などの影響を低減したロバストな回路動作を実現するためには回路構成が煩雑になってしまう。そのため、下記の特許文献１や非特許文献１に示す回路では、スキュー補正回路を用いなければＶＣＯ回路のクロック間にスキューが生じるため、回路構成が煩雑になる。

上記のように、従来の電圧制御発振回路は、電圧制御発振回路の出力クロックにスキューが発生するため、不良率が増大するという問題があった。
特開2005-50123号公報 "A 1.3-Cycle Lock Time, Non-PLL/DLL Clock Multiplier Based on Direct Clock Cycle Interpolation for "Clock on Demand"" IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL35, No.11, November 2000

この発明は、出力クロックのスキューを補正でき、不良率を低減できる電圧制御発振回路を提供する。

この発明の一態様によれば、最終段の出力と最初段の入力とが接続されることによって環状に接続される複数段の遅延回路を備える第１リングオシレータと、最終段の出力と最初段の入力とが接続されることによって環状に接続される複数段の遅延回路を備える第２リングオシレータと、前記第１、第２リングオシレータにクロスカップル接続される一対の第１、第２反転回路と、入力が前記第１リングオシレータの出力に接続される第３反転回路と、入力が前記第２リングオシレータの最終段の遅延回路の入力に接続される第４反転回路とを少なくとも備える第１位相合成回路と、入力が前記第２リングオシレータの出力に接続される第５反転回路と、入力が前記第１リングオシレータの最終段の遅延回路の入力に接続される第６反転回路とを少なくとも備える第２位相合成回路とを具備する電圧制御発振回路を提供できる。

この発明の一態様によれば、最終段の出力と最初段の入力とが接続されることによって環状に接続される複数段の遅延回路を備える第１リングオシレータと、最終段の出力と最初段の入力とが接続されることによって環状に接続される複数段の遅延回路を備える第２リングオシレータと、前記第１、第２リングオシレータにクロスカップル接続される一対の第１、第２反転回路と、出力が出力端子に共通接続され第１、第２電源電圧の間の電圧値を出力する第１乃至第４差動増幅回路を備える第１位相合成回路であって、前記第１差動増幅回路の制御端子には前記第１リングオシレータの出力が接続され、前記第２差動増幅回路の制御端子には前記第２リングオシレータの最終段の遅延回路の入力が接続され、前記第３差動増幅回路の制御端子には前記第２リングオシレータの出力が接続され、前記第４差動増幅回路の制御端子には前記第１リングオシレータの最終段の遅延回路の入力が接続され、出力が出力端子に共通接続され前記第１、第２電源電圧の間の電圧値を出力する第５乃至第８差動増幅回路を備える第２位相合成回路であって、前記第５差動増幅回路の制御端子には前記第２リングオシレータの出力が接続され、前記第６差動増幅回路の制御端子には前記第１リングオシレータの最終段の遅延回路の入力が接続され、前記第７差動増幅回路の制御端子には前記第１リングオシレータの出力が接続され、前記第８差動増幅回路の制御端子には前記第２リングオシレータの最終段の遅延回路の入力が接続される電圧制御発振回路を提供できる。

この発明によれば、出力クロックのスキューを補正でき、不良率を低減できる電圧制御発振回路が得られる。

以下、この発明の実施形態について図面を参照して説明する。尚、この説明においては、全図にわたり共通の部分には共通の参照符号を付す。

［第１の実施形態］
＜１．構成例＞
１−１．全体構成例
まず、図１を用いて、この発明の第１の実施形態に係る電圧制御発振回路が適用される全体構成例を説明する。本例では、ＰＬＬ（Phase Locked Loop）回路を一例に挙げて、説明する。

図示するように、本例に係るＰＬＬ回路１０は、１００ＭＨｚの参照クロックREFCLKが入力され、位相周波数比較回路１１で電圧制御発振回路（ＶＣＯ回路）１２からの出力クロック（CLKOUT）から２５分周されたフィードバッククロック（FBCLK）と参照クロックREFCLKの位相及び周波数を比較して出力するものである。ＰＬＬ回路１０は、位相周波数比較回路１１、チャージポンプ１２、ロウパスフィルタ１３、電圧制御発振回路１４、および分周回路１５により構成される。

位相周波数比較回路（Phase Freq Detector：ＰＦＤ回路）１１は、外部から入力される参照クロックREFCLKとフィードバッククロックFBCLKとの位相および周波数を比較したクロックを出力する。この際、フィードバッククロックFBCLKの周波数が参照クロックREFCLKより低い場合は、ＵＰ信号（ＵＰ）をチャージポンプ１２に出力する。一方、フィードバッククロックFBCLKの周波数が参照クロックREFCLKより高い場合には、ＤＯＷＮ信号（ＤＯＷＮ）をチャージポンプ１２に出力する。

チャージポンプ回路１２は、電流源Ｉ１，Ｉ２、およびスイッチＳＷ１，ＳＷ２により構成される。

電流源Ｉ１の入力は、内部電源電圧ＶＤＤに接続される。スイッチＳＷ１の一端は電流源Ｉ１の出力に接続され、ＵＰ信号（ＵＰ）により導通／非導通が制御される。スイッチＳＷ２の一端はスイッチＳＷ１の他端に接続され、他端は電流源Ｉ２の入力に接続され、ＤＯＷＮ信号（ＤＮ）により導通／非導通が制御される。電流源Ｉ２の出力は接地電源電圧ＧＮＤに接続される。

チャージポンプ（Charge Pump）１２は、入力が位相周波数比較回路１１に接続され、位相周波数比較回路１１からの制御信号（ＵＰ／ＤＯＷＮ）に応じた電流をロウパスフィルタ１３に出力する。例えば、チャージポンプ１２は、位相周波数比較回路１２からＵＰ信号がＨの期間一定の電流をロウパスフィルタ１３に注入し、位相周波数比較回路からＤＯＷＮ信号がＨの期間一定の電流をロウパスフィルタ１３から放出する。

ロウパスフィルタ（Low Pass Filter）１３は、チャージポンプ１２から与えられた電流による電荷を蓄え平滑化して生成した制御電圧ＶCTRLを、電圧制御発振回路１４に出力する。図示するように、例えば、ロウパスフィルタ１３は、巨大なキャパシタＣ０と抵抗Ｒ０で構成される平滑回路等により構成される。キャパシタＣ０の一方の電極は接地電源電圧ＧＮＤに接続される。抵抗Ｒ０の一端はキャパシタＣ０の他方の電極に接続され、他端は制御電圧ＶCTRLが与えられるロウパスフィルタ１３の出力に接続される。

電圧制御発振回路（Voltage Controlled Oscillator：ＶＣＯ回路）１４は、ロウパスフィルタ１３から与えられる制御電圧Ｖctrlに応じた周波数の出力クロック（CLKOUT）を出力する。

分周回路（Divider）１５は、電圧制御発振回路１４から出力される出力クロック（CLKOUT）の周波数を所定の周波数に分周したフィードバッククロックFBCLKを位相周波数比較回路１１に再び出力する。例えば、本例の場合、分周回路１５は、２．５ＧＨｚの出力クロックを１／２５の１００ＭＨｚの周波数に分周したフィードバッククロックFBCLKを位相周波数比較回路１１に戻す。

上記の構成において、位相周波数比較回路１１は、入力される参照クロックREFCLKの方が位相が早い（または周波数が高い）場合（ＵＰ状態）には、スイッチＳＷ１をオン、スイッチＳＷ２をオフとする。その結果、チャージポンプ１２が、ロウパスフィルタ１３に電流を流し込んで、制御電圧ＶCTRLの電位を上昇させる。逆に、位相周波数比較回路１１は、入力される参照クロックREFCLKの方が位相が遅い（または周波数が低い）場合（ＤＯＷＮ状態）には、スイッチＳＷ１をオフ、スイッチＳＷ２をオンとする。その結果、チャージポンプ１２が、ロウパスフィルタ１３から放電させて制御電圧ＶCTRLの電位を低下させる。

このように、電圧制御発振回路（ＶＣＯ回路）１４は、制御電圧ＶCTRL電位が高いときには高い周波数で出力クロック（CLKOUT）を発振し、制御電圧ＶCTRLが低いときには低い周波数で出力クロック（CLKOUT）発振する。

１−２．リングオシレータの構成例
次に、図２を用いて、上記電圧制御発振回路（ＶＣＯ回路）１４を構成するリングオシレータの構成例について説明する。本例に係る電圧制御発振回路１４は、図２に示すリングオシレータと、後述する図４に示す位相合成回路により構成される。そのため、本例に係る電圧制御発振回路１４は、相補な２相クロックを出力し、２相出力クロック間のスキュー補正機能を有する。

１−２−１．第１、第２リングオシレータ
図示するように、本例に係る第１、第２リングオシレータ２１、２２は、最終段の出力と最初段の入力とが接続されることによって環状に接続される複数段（本例では、３段）の遅延回路（本例では、ＣＭＯＳインバータ）から構成される一対のリングオシレータ対である。

第１リングオシレータは、３段のインバータ２１−１〜２１−３から構成される。１段目〜３段目のインバータ２１−１〜２１−３は直列に接続され、３段目のインバータ２１−３の出力と１段目のインバータ２１−１の入力とが環状に接続される。

第２リングオシレータも同様に、３段のインバータ２２−１〜２２−３から構成される。１段目〜３段目のインバータ２２−１〜２２−３は直列に接続され、３段目のインバータ２２−３の出力と１段目のインバータ２２−１の入力とが環状に接続される。

１−２−２．Ｂ２Ｂインバータ
第１、第２リングオシレータ２１、２２にクロスカップル接続される一対の第１、第２反転回路（本例では、インバータ２３−１、２３−２）を有するＢ２Ｂインバータ２３が配置される。換言すれば、インバータ２３−１の入力は第２リングオシレータ２２のインバータ２２−１の出力に接続され、出力は第１リングオシレータ２１のインバータ２１−１の出力に接続される。インバータ２３−２の入力は第１リングオシレータ２１のインバータ２１−１の出力に接続され、出力は第２リングオシレータ２２のインバータ２２−１の出力に接続される。

ここで、Ｂ２Ｂインバータの駆動力２３は、第１、第２リングオシレータ２１、２２を高い周波数で発振させるために、第１、第２リングオシレータ２１、２２を構成するインバータ２１−１〜２２−３と比べて小さくする必要がある。このため、Ｂ２Ｂインバータ２３のトランジスタサイズ（Ｗ／Ｌ）は大きくすることができない。このように、Ｂ２Ｂインバータ２３の駆動力は、一対のリングオシレータ２１、２２を構成するインバータ２１−１〜２２−３の駆動力と比べて、十分小さく設定されている。例えば、Ｂ２Ｂインバータ２３の駆動力は、一対のリングオシレータ２１、２２を構成するインバータ２１−１〜２２−３の駆動力の、１／２〜１／１０程度である。

インバータ２３−１、２３−２は、後述するリングオシレータ２１、２２を構成するインバータ２１−１〜２２−３と同様に、制御電圧ＶCTRLの電位を電源とするＣＭＯＳインバータである。

Ｂ２Ｂインバータ２３は、上記のように相補な構成であり、第１、第２リングオシレータ２１、２２のクロックの位相を１８０度にするために配置されている。

そのため、対となったインバータ２３−１、２３−２の特性（駆動力、しきい値、容量など）がずれると、第１、第２リングオシレータ２１、２２のクロックの位相が１８０度からずれる。また、Ｂ２Ｂインバータ２３のインバータ２３−１、２３−２の駆動力は、上記理由から、リングオシレータ２１、２２を構成するインバータ２１−１〜２２−３と比べて小さくする必要がある。その結果、Ｂ２Ｂインバータを構成するインバータ２３−１、２３−２の特性は、トランジスタのチャネル面積に応じたランダムな特性変動を受けて、ずれることが多い（つまり、特性がデバイスごとにばらついてしまう傾向がある）。

１−３．リングオシレータを構成する反転回路の構成例
次に、図３を用いて、第１、第２リングオシレータ２１、２２を構成する反転回路の構成例について説明する。本例では、第１リングオシレータ２１を構成するインバータ２１−１を一例に挙げて説明する。

図示するように、第１リングオシレータ２１を構成するインバータ２１−１は、ＣＭＯＳインバータである。ＣＭＯＳインバータ２１−１は、ＰＭＯＳトランジスタＰ０およびＮＭＯＳトランジスタＮ０で構成される。ＰＭＯＳトランジスタＰ０のソースは電圧制御発振回路１４の外部から入力される制御電圧ＶCTRL電位に接続される。ＮＭＯＳトランジスタのソースは接地電源電圧ＧＮＤに接続される。ＰＭＯＳ、ＮＭＯＳトランジスタＰ０、Ｎ０のゲートは、ともにインバータ２１−１の入力として接続され、ドレインは出力として接続されている。その他のインバータ２１−２〜２２−３も同様の構成である。

ここで、各インバータ２１−１〜２２−３は、入力される制御電圧ＶCTRLの電位が低いときはＰＭＯＳトランジスタおよびＮＭＯＳトランジスタの駆動力が小さく、高いときはＰＭＯＳトランジスタおよびＮＭＯＳトランジスタの駆動力が大きくなる。

このため、第１、第２リングオシレータ２１、２２の各ノードは、制御電圧ＶCTRLの電位が低いときは電圧レベルが遷移するとき（“Ｈ”レベル→“Ｌ”レベルまたは“Ｌ”レベル→“Ｈ”レベル）の傾きが小さく、反対に、制御電圧ＶCTRL電位が高いときは電圧レベルが遷移するときの傾きが大きくなる。従って、各インバータ２１−１〜２２−３の遅延時間、即ち、入力が“Ｈ”レベル→“Ｌ”レベルまたは“Ｌ”レベル→“Ｈ”レベルに遷移してから、出力が“Ｌ”レベル→“Ｈ”レベルまたは“Ｈ”レベル→“Ｌ”レベルに遷移する時間は、制御電圧ＶCTRLの電位が低いとき大きく、制御電圧ＶCTRLの電位が高いとき小さくなる。その結果、第１、第２リングオシレータ２１、２２の発振周波数は、制御電圧ＶCTRLの電位に比例し、制御電圧ＶCTRLが低いときに低く、高いときに高くなる。

１−４．位相合成回路の構成例
次に、図４を用いて、本例に係る位相合成回路２５、２６の構成例について説明する。上記のように、位相合成回路２５、２６は、リングオシレータ２１、２２およびＢ２Ｂインバータ２３と共に、電圧制御発振回路１４を構成する。

図示するように、本例に係る位相合成回路２７は、一対の第１、第２位相合成回路２５、２６により構成される。

第１位相合成回路２５は、２個のインバータ２５−１、２５−２と、１個のインバータ２５−３で構成される。インバータ２５−１の入力には、第１リングオシレータ２１の出力CLKAPが入力される。インバータ２５−２の入力には、第２リングオシレータ２２の最終段のインバータ２２−３の入力CLKBPが入力される。インバータ２５−１、２５−２の出力は、共にノードＭＸＰとして接続され、インバータ２５−３の入力に接続されている。インバータ２５−３の出力CLKOPは、第１位相合成回路２５の出力である。

第２位相合成回路２６も、２個のインバータ２６−１、２６−２と、１個のインバータ２６−３で構成される。インバータ２６−１の入力には、第２リングオシレータ２２の出力CLKANが入力される。インバータ２６−２の入力には、第１リングオシレータ２１の最終段のインバータ２１−３の入力CLKBNが入力される。インバータ２６−１、２６−２の出力は、共にノードＭＸＮとして接続され、インバータ２６−３の入力に接続されている。インバータ２６−３の出力CLKONは、第２位相合成回路２６の出力である。

１−５．位相合成回路を構成する反転回路のその他の構成例
次に、図５乃至図１０を用いて、本例に係る第１、第２位相合成回路２５、２６を構成する反転回路のその他の構成例について説明する。本例では、第１位相合成回路２５を構成するインバータ２５−１を一例に挙げて説明する。

１−５−１．インバータＡ
図５に示すインバータＡは、ＣＭＯＳインバータであり、トランジスタＰ１、Ｎ１により構成される。トランジスタＰ１のソースは制御電圧ＶCTRLに接続される。トランジスタＮ１のソースは接地電源電圧ＧＮＤに接続され、ドレインはトランジスタＰ１のドレインに接続され出力（ＯＵＴ）であり、ゲートはトランジスタＰ１と共通接続され入力（ＩＮ）である。

１−５−２．インバータＢ
図６に示すインバータＢは、抵抗負荷のＮＭＯＳインバータであり、抵抗Ｒ１、トランジスタＮ３により構成される。抵抗Ｒ１の一端は内部電源電圧ＶＤＤに接続される。トランジスタＮ３のソースは接地電源電圧ＧＮＤに接続され、ドレインは抵抗Ｒ１の他端に接続され出力（ＯＵＴ）であり、ゲートは入力（ＩＮ）である。

１−５−３．インバータＣ
図７に示すインバータＣは、ＰＭＯＳ負荷のＮＭＯＳインバータであり、トランジスタＰ４、Ｎ４により構成される。トランジスタＰ４のソースは内部電源電圧ＶＤＤに接続され、ゲートは所定のバイアス電圧BIASPが与えられる。トランジスタＮ４のソースは接地電源電圧ＧＮＤに接続され、ドレインはトランジスタＰ４のドレインに接続され出力（ＯＵＴ）であり、ゲートは入力（ＩＮ）である。

１−５−４．インバータＤ
図８に示すインバータＤは、抵抗負荷でＮＭＯＳインバータの電流を制御電圧ＶCTRLで制御するものであり、抵抗Ｒ２およびトランジスタＮ５、Ｎ６により構成される。抵抗素子の一端は内部電源電圧ＶＤＤに接続される。トランジスタＮ５のソースは接地電源電圧ＧＮＤに接続され、ゲートは入力（ＩＮ）である。トランジスタＮ６のソースはトランジスタＮ５のドレインに接続され、ゲートには所定の制御電圧ＶCTRLが与えられ、ドレインは抵抗Ｒ２の他端に接続され出力（ＯＵＴ）である。

１−５−５．インバータＥ
図９に示すインバータＥは、ＰＭＯＳ負荷のＮＭＯＳインバータの電流を制御電圧ＶCTRLで制御するものであり、トランジスタＰ７、Ｎ７、Ｎ８により構成される。トランジスタＰ７のソースは内部電源電圧ＶＤＤに接続される。トランジスタＮ７のソースは接地電源電圧ＧＮＤに接続され、ゲートは入力（ＩＮ）である。トランジスタＮ８のソースはトランジスタＮ７のドレインに接続され、ゲートには制御電圧ＶCTRLが与えられ、ドレインはトランジスタＰ７のゲートおよびドレインに接続され出力（ＯＵＴ）である。

１−５−６．インバータＦ
図１０に示すインバータＦは、クロックドインバータであり、トランジスタＰ９、Ｐ１０、Ｎ９、Ｎ１０により構成される。トランジスタＰ１０のソースは制御電圧ＶCTRLに接続される。トランジスタＮ９のソースは接地電源電圧ＧＮＤに接続され、ゲートはトランジスタＰ１０のゲートに接続され入力（ＩＮ）である。トランジスタＰ９のソースはトランジスタＰ１０のドレインに接続され、ゲートには所定の電圧ＥＮｂが与えられる。トランジスタＮ１０のソースはトランジスタＮ９のドレインに接続され、ゲートには所定の電圧ＥＮが与えられ、ドレインはトランジスタＰ９のドレインに接続され出力（ＯＵＴ）である。

このインバータＦを使用するときには、トランジスタＰ９、Ｎ１０のゲート電圧を所定の電圧関係（例えば、ＥＮ＝“Ｈ”レベル，ＥＮｂ＝“Ｌ”レベル）とする。

＜２．出力動作＞
２−１．スキュー補正前後のＶＣＯ出力波形
次に、図１１および図１２を用いて、本例に係る電圧制御発振回路１４の出力波形について説明する。

図１１では、スキュー補正前のＶＣＯ出力を示している。図示するように、ＶＣＯ出力CLKAP、CLKAN間にはスキュー（時間：tskew）が生じている。

しかし、図１２に示すように、上記に説明した回路構成によって、第１リングオシレータ２１の出力CLKAP（またはCLKBN）と第２リングオシレータ２２の出力CLKAN（またはCLKBP）に図１１のようにスキュー（時間：tskew）が生じても、位相合成回路対２７の出力CLKOP、CLKONではスキュー（時間：tskew）が補正される。その結果、最終的に出力される電圧制御発振回路１４のＶＣＯ出力CLKAP、CLKAN間にはスキュー（時間：tskew）をなくすことができる。以下、図１３を用いて、より具体的に説明する。

２−２．位相合成回路の動作
図１３を用いて、本例に係る第１、第２位相合成回路２５、２６の動作について説明する。

ここで、図中の時刻ｔ３、ｔ４の間の際に、Ｂ２Ｂインバータ２３の特性のずれによって、第１、第２リングオシレータ２１、２２の出力CLKAPとCLKANおよびCLKBNとCLKBP間には、時間tskewのスキューが生じているとする。

また、第１リングオシレータ２１と第２リングオシレータ２２を構成する各インバータ２１−１〜２２−３は、Ｂ２Ｂインバータ２３と比較して、トランジスタのサイズ（Ｗ／Ｌ）が十分大きく、遅延時間は互いにほぼ等しくtd1とする。

さらに、説明を簡素にするために、時刻ｔ７〜ｔ８の間に示す各インバータ２１−１〜２２−３の遅延時間は、入力の立ち上がりから出力の立ち下がりまでの時間（td1_rf）と、入力の立ち下がりから出力の立ち上がりまで時間（td1_fr）はともに等しく、時間td1とする。

同様に、第１、第２位相合成回路２５、２６を構成する４個のインバータ２５−１、２５−２、２６−１、２６−２の遅延時間は時刻ｔ２〜ｔ５（または時刻ｔ１０〜ｔ１２）の間に示す時間td2、２個のインバータ２５−３、２６−３の遅延時間は時刻ｔ５〜ｔ６に示す時間td3とする。

時刻ｔ０の際の出力CLKBNの立ち下がりを基準（＝Ｔ０）として、この基準Ｔ０からＶＣＯ出力CLKOPが立ち上がるまでの時間（td_P）を求める。図中の上段に示すように、第１位相合成回路２５の２個のインバータ２５−１、２５−２の出力が接続されてそれぞれの遅延が平均化されるため、以下の式（１）に示される。即ち、
td_P = { ( tskew + td2 ) + ( td1 + td2 )} / 2+ td3
= tskew / 2 + td1 / 2 + td2 + td3 … 式（１）
同様に、時刻ｔ０の際の基準Ｔ０から相補的なＶＣＯ出力CLKONが、立ち下がるまでの時間（td_N）を求める。同様に、図中の上段に示すように、以下の式（２）のようになる。即ち、
td_N = { (td2 ) + ( td1 + tskew + td2 )} / 2+ td3
= tskew / 2 + td1 / 2 + td2 + td3 … 式（２）
この式（１）および式（２）に示すように、時間td_Pと時間td_Nは等しくなることが分かる。このように、ＶＣＯ出力CLKOP、CLKONのスキューを補正することができる。

加えて、本例に係る構成では、第１、第２リングオシレータ２１、２２を構成するインバータ２１−１〜２２−３、および第１、第２位相合成回路２５、２６を構成するインバータ２５−１〜２６−２の電源電圧には、制御電圧ＶCTRLが与えられる。

そのため、第１、第２リングオシレータ２１、２２のインバータ２１−１〜２２−３の遅延時間td1は、制御電圧ＶCTRL電位が低いときは大きくなり、高いときは小さくなる。同様に、制御電圧ＶCTRLの電位が低いときは各クロック信号の立ち上がり、および立下り時間は、大きくなり、制御電圧ＶCTRLの電位が高いときは小さくなる。言い換えると、クロックのサイクルをtcycleとしたときの、td1/tcycleおよびtd2/tcycleを、自己整合的にほぼ一定に保つことができる。

ここで、第１、第２位相合成回路２５、２６内のノードＭＸＰ、ＭＸＮは、信号の遷移中に“段”を持つと、ジッターの増加やスキュー補正効果の悪化を引き起こす。しかし、本例では、上述したように、ノードＭＸＰ、ＭＸＮは、クロックの周波数やトランジスタの特性に関わらず、自己整合的にtd2/tcycleを一定に保つことができる。そのため、信号の遷移中に“段”を持たないようにすることを容易に設定できる。

以上の説明のように、本例によれば、出力するクロックの周波数やトランジスタの特性に関わらず、相補なスキューが補正された２相クロックを出力する制御電圧発振回路（ＶＣＯ回路）１４を提供することができる。

＜３．この実施形態に係る効果＞
この実施形態に係る電圧制御発振回路によれば、少なくとも下記（１）乃至（３）の効果が得られる。
（１）出力クロックのスキューを補正でき、不良率を低減できる。
上記のように、本例に係る電圧制御発振回路１４は、最終段の出力と最初段の入力とが接続されることによって環状に接続される複数段の遅延回路２１−１〜２１−３を備える第１リングオシレータ２１と、最終段の出力と最初段の入力とが接続されることによって環状に接続される複数段の遅延回路２２−１〜２２−３を備える第２リングオシレータ２２と、前記第１、第２リングオシレータにクロスカップル接続される一対の第１、第２反転回路２３−１、２３−２（Ｂ２Ｂインバータ２３）と、入力が前記第１リングオシレータの出力に接続される第３反転回路２５−１と、入力が前記第２リングオシレータの最終段の遅延回路の入力に接続される第４反転回路２５−２とを少なくとも備える第１位相合成回路２５と、入力が前記第２リングオシレータの出力に接続される第５反転回路２６−１と、入力が前記第１リングオシレータの最終段の遅延回路の入力に接続される第６反転回路２６−２とを少なくとも備える第２位相合成回路２６とを具備するものである。

上記の構成によれば、上記式（１）に示すように、時刻ｔ０の際の出力CLKBNの立ち下がりを基準（＝Ｔ０）として、この基準Ｔ０からＶＣＯ出力CLKOPが立ち上がるまでの時間（td_P）は、第１位相合成回路２５の２個のインバータ２５−１、２５−２の出力が接続されてそれぞれの遅延が平均化される。同様に、式（２）に示すように、時刻ｔ０の際の基準Ｔ０から相補的なＶＣＯ出力CLKONが、立ち下がるまでの時間（td_N）も、第２位相合成回路２６の２個のインバータ２６−１、２６−２の出力が接続されてそれぞれの遅延が平均化される。

そのため、図１３に示すように、時間td_Pと時間td_Nをそれぞれ等しくすることができ、ＶＣＯ出力CLKOP、CLKONのスキューをなくし、スキュー補正することができる。

ここで、上記のようなスキューが生じる主な理由は、以下のように説明される。即ち、第１、第２リングオシレータ２１、２２を高い周波数で発振させるためには、Ｂ２Ｂインバータ２３の駆動力は、第１、第２リングオシレータ２１、２２を構成するインバータと比べて小さくする必要がある。このため、Ｂ２Ｂインバータ２３のトランジスタサイズ（Ｗ／Ｌ）は大きくすることができない。このように、Ｂ２Ｂインバータ２３の駆動力は、一対のリングオシレータ２１、２２を構成するインバータの駆動力と比べて、十分小さく設定されている。この際、トランジスタのチャネル面積に応じたランダムな特性変動によって、Ｂ２Ｂインバータ２３のインバー２３−１、２３−２の駆動力やインバータのしきい値等にミスマッチが生じると、電圧制御発振回路（ＶＣＯ回路）１４の出力クロック（CLKP/CLKN）にスキューが発生するのである。

その結果、大きなスキューが発生した電圧制御発振回路１４は、不良チップとなってしまい、不良率が増大する。

例えば、図１８に示す比較例のように、電圧制御発振回路（ＶＣＯ回路）のSkewの分布個数が、Skewのある範囲（＋SkewMax 〜−SkewMax）で要求されている場合を想定する。この場合において、上記のように、製造プロセス等の変動によって、Ｂ２Ｂインバータ２３のインバー２３−１、２３−２の駆動力やインバータのしきい値等にミスマッチが生じると、スキュー補正回路がある場合の分布ＤＩＳ１に比べて、スキューが補正回路がない場合の分布ＤＩＳ２は、破線で示す部分の不良率が増大する点で不利である。

しかし、本例に係る構成によれば、電圧制御発振回路１４のスキューを補正することにより、スキューをほぼなくすことができるため、例えば、上述の分布ＤＩＳ１のように、不良率を低減でき、歩留りを向上できる点で有利である。

（２）回路構成の簡素化に対して有利である。
例えば、上記の特許文献１や非特許文献１では、多相クロックを位相合成することによってクロック間のスキュー補正するために別個独立の回路を用いなければ、スキューの抑制をすることができない。しかし、このような回路構成では、クロック周波数や電源電圧などの影響を低減したロバストな回路動作を実現するためには回路構成が煩雑になってしまう。そのため、上記の特許文献１や非特許文献１に示す回路構成では、回路構成が煩雑になる。

しかし、本例に係る回路構成では、電圧制御発振回路１４において、スキュー補正するために別個独立の回路は必要でなく、第１、第２位相合成回路２５、２６のみでスキュー補正することができる。そのため、回路構成の簡素化に対して有利である。

（３）自己整合的に広い動作範囲で動作可能である。
加えて、本例に係る構成では、第１、第２リングオシレータ２１、２２を構成するインバータ２１−１〜２２−３、および第１、第２位相合成回路２５、２６を構成するインバータ２５−１〜２６−２の電源電圧には、制御電圧ＶCTRLが与えられる。

そのため、第１、第２リングオシレータ２１、２２のインバータ２１−１〜２２−３の遅延時間td1は、制御電圧ＶCTRL電位が低いときは大きくなり、高いときは小さくなる。同様に、制御電圧ＶCTRLの電位が低いときは各クロック信号の立ち上がり、および立下り時間は、大きくなり、制御電圧ＶCTRLの電位が高いときは小さくなる。言い換えると、クロックのサイクルをtcycleとしたときの、td1/tcycleおよびtd2/tcycleを、自己整合的にほぼ一定に保つことができる。

ここで、第１、第２位相合成回路２５、２６内のノードＭＸＰ、ＭＸＮは、信号の遷移中に“段”を持つと、ジッターの増加やスキュー補正効果の悪化を引き起こす。しかし、本例では、上述したように、ノードＭＸＰ、ＭＸＮは、クロックの周波数やトランジスタの特性に関わらず、自己整合的にtd2/tcycleを一定に保つことができる。そのため、信号の遷移中に“段”を持たないようにすることを容易に設定できる。

このように、スキュー補正に用いるクロックの振幅および遷移時間をクロックの周波数に依存させることによって、自己整合的に広い動作範囲で動作可能である点で有利である。

［第２の実施形態（位相合成回路のその他の構成例）］
次に、第２の実施形態に係る電圧制御発振回路について、図１４を用いて説明する。この実施形態は、第１、第２位相合成回路２５、２６を差動アンプ回路によって構成した一例に関するものである。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。

＜構成例＞
図示するように、本例は、第１、第２位相合成回路２５、２６を、インバータ回路ではなく、差動アンプ回路によって構成する点で上記第１の実施形態と相違する。即ち、位相合成回路対は、第１位相合成回路２５と第２位相合成回路２６から構成され、入力される４つのクロック（CLKAP、CLKAN、CLKBP、CLKBN）は、上記第１リングオシレータ２１、第２リングオシレータ２２の出力が接続されるものである。ここで、内部電源電圧ＶＤＤの電位は、上記制御電圧ＶCTRLの電位よりも高いものである（電位：ＶＤＤ＞ＶCTRL）。

第１位相合成回路２５は、４つの差動アンプ回路ＣＯ１〜ＣＯ４を備えている。
差動アンプ回路ＣＯ１は、トランジスタＰ１１−１、Ｎ１１−１により構成される。トランジスタＰ１１−１のソースは内部電源電圧ＶＤＤに接続され、ドレインおよびゲートは差動アンプ回路ＣＯ２〜ＣＯ４のトランジスタＰ１２−１〜Ｐ１４−１のゲートおよびドレインに共通に接続される。トランジスタＮ１１−１のソースは接地電源電圧ＧＮＤに接続され、ゲートは第１リングオシレータ２１の出力CLKAPに接続される。

差動アンプ回路ＣＯ２は、トランジスタＰ１２−１、Ｎ１２−１により構成される。トランジスタＰ１２−１のソースは内部電源電圧ＶＤＤに接続される。トランジスタＮ１２−１のソースは接地電源電圧ＧＮＤに接続され、ゲートは第２リングオシレータ２２の最終段のインバータ２２−３の入力CLKBPに接続される。

差動アンプ回路ＣＯ３は、トランジスタＰ１３−１、Ｎ１３−１により構成される。トランジスタＰ１３−１のソースは内部電源電圧ＶＤＤに接続される。トランジスタＮ１３−１のソースは接地電源電圧ＧＮＤに接続され、ゲートは第２リングオシレータ２２の出力CLKANに接続される。

差動アンプ回路ＣＯ４は、トランジスタＰ１４−１、Ｎ１４−１により構成される。トランジスタＰ１４−１のソースは内部電源電圧ＶＤＤに接続される。トランジスタＮ１４−１のソースは接地電源電圧ＧＮＤに接続され、ゲートは第１リングオシレータ２１の最終段のインバータ２１−３の入力CLKBNに接続される。

第２位相合成回路２６は、同様に、４つの差動アンプ回路ＣＯ５〜ＣＯ８を備えている。
差動アンプ回路ＣＯ５は、トランジスタＰ１１−２、Ｎ１１−２により構成される。トランジスタＰ１１−２のソースは内部電源電圧ＶＤＤに接続され、ドレインおよびゲートは差動アンプ回路ＣＯ６のトランジスタＰ１２−２〜Ｐ１４−２のゲートおよびドレインに共通に接続される。トランジスタＮ１１−２のソースは接地電源電圧ＧＮＤに接続され、ゲートは第２リングオシレータ２２の出力CLKANに接続される。

差動アンプ回路ＣＯ６は、トランジスタＰ１２−２、Ｎ１２−２により構成される。トランジスタＰ１２−２のソースは内部電源電圧ＶＤＤに接続される。トランジスタＮ１２−２のソースは接地電源電圧ＧＮＤに接続され、ゲートは第１リングオシレータ２１の最終段のインバータ２１−３の入力CLKBNに接続される。

差動アンプ回路ＣＯ７は、トランジスタＰ１３−２、Ｎ１３−２により構成される。トランジスタＰ１３−２のソースは内部電源電圧ＶＤＤに接続される。トランジスタＮ１３−２のソースは接地電源電圧ＧＮＤに接続され、ゲートは第１リングオシレータ２１の出力CLKAPに接続される。

差動アンプ回路ＣＯ８は、トランジスタＰ１４−２、Ｎ１４−２により構成される。トランジスタＰ１４−２のソースは内部電源電圧ＶＤＤに接続される。トランジスタＮ１４−２のソースは接地電源電圧ＧＮＤに接続され、ゲートは第２リングオシレータ２２の最終段のインバータ２２−３の入力CLKBPに接続される。

上記のような構成によれば、本例に係る第１、第２位相合成回路２５、２６は、上記第１の実施形態の図１２乃至図１４に示すように、出力CLKAP/CLKBPと出力CLKAN/CLKBNを平均化した遅延を持つことで、スキューを補正したＶＣＯ出力クロックCLKOP、CLKONを出力することができる。

より具体的には、本例に係る位相合成回路２５、２６は、トランジスタＰ１１−１〜Ｐ１４−２のソースが、制御電圧ＶCTRLの電位より高い内部電源電圧ＶＤＤに接続される。そのため、各入力クロックの“Ｈ”レベルは、制御電圧ＶCTRLの電位レベルであるが、出力クロックの電位レベルは内部電源電圧ＶＤＤレベルに増幅される。結果、ＶＣＯ出力クロックを、接地電源電圧ＧＮＤの０Ｖ程度から内部電源電圧ＶＤＤレベルまで、スイングするCMOSレベルのクロックとすることができる。つまり、本例の回路では、位相合成によるスキューの補正とクロックの増幅を同時に行っている。

また、本実施例では、入力される４つのクロック（CLKAP、CLKAN、CLKBP、CLKBN）は、上記第１、第２リングオシレータ２１、２２の出力である。そのため、“Ｈ”レベルが制御電圧ＶCTRLレベルとなり遷移するときの傾きは、制御電圧ＶCTRLの電位に依存する。従って、第１の実施形態に示すノードＭＸＰ、ＭＸＮと同様に、ＶＣＯ出力CLKOP、CLKON、およびノード電位ＶGTP、ＶGTNは、遷移するときの傾きが自己整合的に一定に保つことができる。そのため、ＶＣＯ出力CLKOP、CLKON、およびノード電位ＶGTP、ＶGTNを、“段”を持つような特性をもたないように、容易に設定することができる。

＜この実施形態に係る効果＞
上記のように、この実施形態に係る電圧制御発振回路によれば、少なくとも上記（１）乃至（３）と同様の効果が得られる。

さらに、本例に係る構成によれば、第１、第２位相合成回路２５、２６は、上記第１の実施形態の図１２乃至図１４に示すように、出力CLKAP/CLKBPと出力CLKAN/CLKBNを平均化した遅延を持つことで、スキューを補正したＶＣＯ出力クロックCLKOP、CLKONを出力することができる。

より具体的には、本例に係る位相合成回路２５、２６は、トランジスタＰ１１−１〜Ｐ１４−２のソースが、制御電圧ＶCTRLの電位より高い内部電源電圧ＶＤＤに接続される。そのため、各入力クロックの“Ｈ”レベルは、制御電圧ＶCTRLの電位レベルであるが、出力クロックの電位レベルは内部電源電圧ＶＤＤレベルに増幅される。結果、ＶＣＯ出力クロックを、接地電源電圧ＧＮＤの０Ｖ程度から内部電源電圧ＶＤＤレベルまで、スイングするCMOSレベルのクロックとすることができる。つまり、本例の回路では、位相合成によるスキューの補正とクロックの増幅を同時に行っている。

また、本実施例では、入力される４つのクロック（CLKAP、CLKAN、CLKBP、CLKBN）は、上記第１、第２リングオシレータ２１、２２の出力である。そのため、“Ｈ”レベルが制御電圧ＶCTRLレベルとなり遷移するときの傾きは、制御電圧ＶCTRLの電位に依存する。従って、第１の実施形態に示すノードＭＸＰ、ＭＸＮと同様に、ＶＣＯ出力CLKOP、CLKON、およびノード電位ＶGTP、ＶGTNは、遷移するときの傾きが自己整合的に一定に保つことができる。そのため、ＶＣＯ出力CLKOP、CLKON、およびノード電位ＶGTP、ＶGTNを、“段”を持つような特性をもたないように、容易に設定することができる。

［比較例（位相合成回路を備えない一例）］
次に、上記第１、第２の実施形態に係る電圧制御発振回路と比較するために、比較例に係る電圧制御発振回路について、図１５乃至図１８を用いて説明する。この比較例は、ＶＣＯ回路において位相合成回路を備えていない一例に関するものである。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。

＜ＶＣＯ回路の構成例＞
図１５に示すように、本例に係るＶＣＯ回路は、リングオシレータ１２５、１２６およびＢ２Ｂインバータ１２３により構成され、位相合成回路を備えていない点で上記第１、第２の実施形態と相違する。

即ち、ＶＣＯ回路は、各遅延素子をCMOSインバータ１２１−１〜１２２−３で構成され、インバータの電源電圧（制御電圧ＶCTRL）を変えることによって、発振周波数を制御すものである。この例では、１対の３段リングオシレータ１２５、１２６は、Ｂ２Ｂインバータ１２３で互いにクロスカップル接続され、相補なクロックCLKP/CLKNが出力される回路構成となっている。ここで、Ｂ２Ｂインバータ１２３の駆動力は、リングオシレータ１２５、１２６を構成するインバータ１２１−１〜１２２−３の駆動力と比べて十分小さく設定されている。

図示は省略するが、リングオシレータ１２５、１２６及びＢ２Ｂインバータ１２３は、通常のCMOSインバータで構成され、PMOSトランジスタとNMOSトランジスタのゲートはともに入力に、ドレインはともに出力に、PMOSトランジスタのソースは制御電圧ＶCTRLの電位に、NMOSトランジスタのソースは接地電位にそれぞれ接続されている。

そのため、リングオシレータ１２５、１２６の各ノードは、制御電圧ＶCTRLの電位が低いときは電圧レベルが遷移するとき（“Ｈ”レベル→“Ｌ”レベルまたは“Ｌ”レベル→“Ｈ”レベル）の傾きが小さく、反対に、制御電圧ＶCTRL電位が高いときは電圧レベルが遷移するときの傾きが大きくなる。従って、各インバータ１２１−１〜１２２−３の遅延時間、即ち、入力が“Ｈ”レベル→“Ｌ”レベルまたは“Ｌ”レベル→“Ｈ”レベルに遷移してから、出力が“Ｌ”レベル→“Ｈ”レベルまたは“Ｈ”レベル→“Ｌ”レベルに遷移する時間は、制御電圧ＶCTRLの電位が低いとき大きく、制御電圧ＶCTRLの電位が高いとき小さくなる。その結果、リングオシレータ１２５、１２６の発振周波数は、制御電圧ＶCTRLの電位に比例し、制御電圧ＶCTRLが低いときに低く、高いときに高くなる。

＜出力波形＞
次に、上記構成において、比較例に係るＶＣＯ出力について、図１６および図１７を用いて説明する。

図１６に示すように、Ｂ２Ｂインバータ１２３のインバータ対の特性が等しく、リングオシレータ１２５、１２６の特性が等しければ、ＶＣＯ出力クロックCLKP/CLKNは、理想的な相補なクロック（位相差が180度）が生成される。

一方、図１７に示すように、Ｂ２Ｂインバータ１２３の特性がずれた場合には、スキュー（時間：tskew）が生じる。上記のようなスキューが生じる主な理由は、以下のように説明される。

即ち、リングオシレータ１２５、１２６を高い周波数で発振させるためには、Ｂ２Ｂインバータ１２３の駆動力は、リングオシレータ１２５、１２６を構成するインバータ１２１−１〜１２２−３と比べて小さくする必要がある。このため、Ｂ２Ｂインバータ１２３のトランジスタサイズ（Ｗ／Ｌ）は大きくすることができない。このように、Ｂ２Ｂインバータ１２３の駆動力は、一対のリングオシレータ２１、２２を構成するインバータ１２１−１〜１２２−３の駆動力と比べて、十分小さく設定されている。この際、製造プロセス等の変動によって、Ｂ２Ｂインバータ１２３のインバー１２３−１、１２３−２の駆動力やインバータのしきい値等にミスマッチが生じると、電圧制御発振回路（ＶＣＯ回路）の出力クロック（CLKP/CLKN）にスキューが発生するのである。

また、上記文献１や文献２のように多相クロックを位相合成することによってクロック間のスキュー補正する回路を用いればスキューの抑制が可能であるが、クロック周波数や電源電圧などの影響を低減したロバストな回路動作を実現するためには回路構成が煩雑になってしまう。

このように比較例に係る回路構成では、スキュー補正回路を用いなければＶＣＯ回路のクロック間にスキューが生じ、回路構成が煩雑になる点で不利である。

＜分布個数＞
次に、図１８を用いて、比較例に係る電圧制御発振回路の個数分布を説明する。

図示するように、ここでは、電圧制御発振回路（ＶＣＯ回路）の分布個数が、Ｂ２Ｂインバータ１２３を構成するインバータ１２３−１、１２３−２のスキューSkewがある範囲（＋SkewMax 〜−SkewMax）で要求されている場合を想定する。この場合において、上記のように、製造プロセス等の変動によって、Ｂ２Ｂインバータ１２３−１、１２３−２の駆動力やインバータのしきい値等にミスマッチが生じると、図中の電圧制御発振回路のスキューがない場合の分布ＤＩＳ１に比べて、スキューがある場合の分布ＤＩＳ２は、破線で示す部分の不良率が増大する。そのため、比較例に係る構成であると、不良率が増大する点で不利である。

尚、上記において説明した電源電圧発振回路１４を適用したＰＬＬ回路１０は、上記の説明の場合に限られず、例えば、画像処理チップ等の各種の半導体チップや、ＮＡＮＤ型フラッシュメモリ等の各種の半導体メモリチップ等に適用することができる。そのため、このような場合に適用されたときに、以上に説明した有利な作用効果が得られることは言うまでもない。

以上、第１、第２の実施形態および比較例を用いて本発明の説明を行ったが、この発明は上記各実施形態および比較例に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施形態および比較例には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施形態および比較例に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。

この発明の第１の実施形態に係る電圧制御発振回路の全体構成例を示すブロック図。 第１の実施形態に係る電圧制御発振回路が有するリングオシレータの構成例を示す図。 第１の実施形態に係るリングオシレータが有する遅延回路の構成例を示す回路図。 第１の実施形態に係る電圧制御発振回路が有する位相合成回路の構成例を示す図。 第１の実施形態に係る位相合成回路が有する遅延回路の構成例を示す回路図。 第１の実施形態に係る位相合成回路が有する遅延回路の構成例を示す回路図。 第１の実施形態に係る位相合成回路が有する遅延回路の構成例を示す回路図。 第１の実施形態に係る位相合成回路が有する遅延回路の構成例を示す回路図。 第１の実施形態に係る位相合成回路が有する遅延回路の構成例を示す回路図。 第１の実施形態に係る位相合成回路が有する遅延回路の構成例を示す回路図。 第１の実施形態に係る電圧制御発振回路のスキュー補正前の出力波形を示す図。 第１の実施形態に係る電圧制御発振回路のスキュー補正後の出力波形を示す図。 第１の実施形態に係る位相合成回路の動作波形を示すタイミングチャート図。 第２の実施形態に係る電圧制御発振回路が有する位相合成回路の構成例を示す回路図。 比較例に係る電圧制御発振回路の構成例を示す図。 比較例に係る電圧制御発振回路の出力波形（理想的な場合）を示す図。 比較例に係る電圧制御発振回路の出力波形（特性がずれた場合）を示す図。 比較例に係る電圧制御発振回路の不良率を説明するための図。

符号の説明

１４…電圧制御発振回路（ＶＣＯ回路）、２１…第１リングオシレータ、２２…第２リングオシレータ、２５…第１位相合成回路、２６…第２位相合成回路。

Claims (5)

1. 最終段の出力と最初段の入力とが接続されることによって環状に接続される複数段の遅延回路を備える第１リングオシレータと、
   最終段の出力と最初段の入力とが接続されることによって環状に接続される複数段の遅延回路を備える第２リングオシレータと、
   前記第１、第２リングオシレータにクロスカップル接続される一対の第１、第２反転回路と、
   入力が前記第１リングオシレータの出力に接続される第３反転回路と、入力が前記第２リングオシレータの最終段の遅延回路の入力に接続される第４反転回路とを少なくとも備える第１位相合成回路と、
   入力が前記第２リングオシレータの出力に接続される第５反転回路と、入力が前記第１リングオシレータの最終段の遅延回路の入力に接続される第６反転回路とを少なくとも備える第２位相合成回路とを具備すること
   を特徴とする電圧制御発振回路。
2. 前記第１位相合成回路は、入力が前記第３、第４反転回路の出力に接続される第５反転回路を更に備え、
   前記第２位相合成回路は、入力が前記第５、第６反転回路の出力に接続される第７反転回路を更に備えること
   を特徴とする請求項１に記載の電圧制御発振回路。
3. 前記第１、第２リングオシレータの複数の遅延回路の制御端子、および前記第３乃至第６反転回路の制御端子には、入力周波数に比例して電圧値が大きくなる制御電圧に応じた電圧が与えられること
   を特徴とする請求項１に記載の電圧制御発振回路。
4. 最終段の出力と最初段の入力とが接続されることによって環状に接続される複数段の遅延回路を備える第１リングオシレータと、
   最終段の出力と最初段の入力とが接続されることによって環状に接続される複数段の遅延回路を備える第２リングオシレータと、
   前記第１、第２リングオシレータにクロスカップル接続される一対の第１、第２反転回路と、
   出力が出力端子に共通接続され第１、第２電源電圧の間の電圧値を出力する第１乃至第４差動増幅回路を備える第１位相合成回路であって、前記第１差動増幅回路の制御端子には前記第１リングオシレータの出力が接続され、前記第２差動増幅回路の制御端子には前記第２リングオシレータの最終段の遅延回路の入力が接続され、前記第３差動増幅回路の制御端子には前記第２リングオシレータの出力が接続され、前記第４差動増幅回路の制御端子には前記第１リングオシレータの最終段の遅延回路の入力が接続され、
   出力が出力端子に共通接続され前記第１、第２電源電圧の間の電圧値を出力する第５乃至第８差動増幅回路を備える第２位相合成回路であって、前記第５差動増幅回路の制御端子には前記第２リングオシレータの出力が接続され、前記第６差動増幅回路の制御端子には前記第１リングオシレータの最終段の遅延回路の入力が接続され、前記第７差動増幅回路の制御端子には前記第１リングオシレータの出力が接続され、前記第８差動増幅回路の制御端子には前記第２リングオシレータの最終段の遅延回路の入力が接続されること
   を特徴とする電圧制御発振回路。
5. 前記第１乃至第８差動増幅回路の制御端子には、入力周波数に比例して電圧値が大きくなる制御電圧に応じた電圧、または前記基準電源電圧および前記制御電圧よりも電圧値が低い電圧が与えられること
   を特徴とする請求項４に記載の電圧制御発振回路。

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