JP2017147611A - 発振回路の周期調整回路及び周期調整方法、並びに半導体記憶装置 - Google Patents
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Abstract
【課題】従来技術に比較して回路構成が簡単であって高い精度で発振周期を設定することができる発振回路の周期調整回路及び周期調整方法を提供する。【解決手段】発振回路の周期調整回路は、複数のインバータを縦続接続してなるインバータ遅延回路を含む発振回路と、入力される計数値に基づき上記インバータ遅延回路の遅延量を設定するように制御する遅延コントローラと、基準クロックに基づいて上記発振回路により発生された発振クロックと、上記基準クロックとを位相比較することで位相比較結果信号を出力する位相検出器と、上記位相検出器からの位相比較結果信号を計数して上記計数値として出力するアップカウンタと、上記発振クロックの周期が上記基準クロックの周期に一致したときに当該計数値が設定されて、当該計数値を上記遅延コントローラに出力するヒューズ回路とを備える。【選択図】図3
Description
本発明は、例えばDRAMなどの半導体記憶装置のための内部クロックを発生する発振回路の周期調整回路及び周期調整方法、並びに半導体記憶装置に関する。
一般に、プロセスバラツキに依存しない特定の周期を有する内部クロックは、例えばDRAMなどの半導体記憶装置のために必要である。ここで、内部クロックは、セルフリフレッシュ期間を制御するための回路のために特に重要であり、プロセスバラツキに依存しない内部クロックを生成することは困難であるので、レーザートリミングで内部クロックの周期を調整することが必要とされる。
図1は従来例に係る、内部クロックを発生する発振器12とその周期調整回路を備えた半導体記憶装置10と、半導体記憶装置10を検査するメモリテスタ20との構成を示すブロック図である。図1において、半導体記憶装置10は内部クロックを発生する発振器12を備え、発振器12の周期を調整するための周期調整回路は、周期コントローラ11と、発振器12と、カウンタ13と、ヒューズ回路14と、スイッチSW1とを備えて構成される。
半導体記憶装置10の発振器12の周期調整時において、スイッチSW1はメモリテスタ20からの制御信号により接点a側に接続され、メモリテスタ20からのヒューズコードを変化させて周期コントローラ11に入力する。周期コントローラ11は入力されるヒューズコードに基づいて発振器12の周期を設定して発振器12にヒューズコードに対応する周期で内部クロックを発生される。内部クロックは半導体記憶装置10の各回路に出力されるとともに、カウンタ13に出力される。カウンタ13は入力される内部クロックを計数し、カウント値のデータをメモリテスタ20に出力する。メモリテスタ20はカウント値が所定の目標値を超えないときはヒューズコードを順次インクリメントし、カウント値が所定の目標値を超えたとき当該ヒューズコードを設定ヒューズコードとして決定し、ヒューズ回路14に設定する。そして、スイッチSW1はメモリテスタ20からの制御信号により接点b側に設定され、発振器12は上記目標値に実質的に等しい周期で内部クロックを発生する。
図2は図1の周期調整回路の動作を示すタイミングチャートである。図2において、内部クロックの周期を100ナノ秒に設定した場合を示す。テスト時間=1000nsで初期クロック周期=100nsのとき、カウント値の目標値は10である。図2において、入力されるヒューズコード=19で出力されるカウント値コード=9のとき、発振周期は100nsよりも長くなる。入力されるヒューズコード=20で出力されるカウント値コード=10のとき、発振周期は100nsに一致する。入力されるヒューズコード=21で出力されるカウント値コード=11のとき、発振周期は100nsよりも短くなる。従って、メモリテスタ20は適切なヒューズコード=20を得ることができこれを取得した後、ヒューズ回路14にヒューズコードが設定されて発振器12の周期がトリミングされる。
しかしながら、DRAMのメモリテスタは、適切な周期を有するトリミングコードを検索することが得意ではなく、発振周期の設定精度も低いという問題点があった。
例えば特許文献1では周波数検出器を使用しているが、動作説明が不十分であり、回路構成が複雑であって発振周期の設定精度も低いという問題点があった。また、特許文献2及び3においても周波数検出器の機能を用いているが、回路構成がきわめて複雑であって発振周期の設定精度も低いという問題点があった。
本発明の目的は以上の問題点を解決し、従来技術に比較して回路構成が簡単であって高い精度で発振周期を設定することができる発振回路の周期調整回路及び周期調整方法、並びに上記周期調整回路を用いた半導体記憶装置を提供することにある。
第1の発明に係る発振回路の周期調整回路は、
複数のインバータを縦続接続してなるインバータ遅延回路を含む発振回路と、
入力される計数値に基づき上記インバータ遅延回路の遅延量を設定するように制御する遅延コントローラと、
基準クロックに基づいて上記発振回路により発生された発振クロックと、上記基準クロックとを位相比較することで位相比較結果信号を出力する位相検出器と、
上記位相検出器からの位相比較結果信号を計数して上記計数値として出力するアップカウンタと、
上記発振クロックの周期が上記基準クロックの周期に一致したときに当該計数値が設定されて、当該計数値を上記遅延コントローラに出力するヒューズ回路とを備えたことを特徴とする。
複数のインバータを縦続接続してなるインバータ遅延回路を含む発振回路と、
入力される計数値に基づき上記インバータ遅延回路の遅延量を設定するように制御する遅延コントローラと、
基準クロックに基づいて上記発振回路により発生された発振クロックと、上記基準クロックとを位相比較することで位相比較結果信号を出力する位相検出器と、
上記位相検出器からの位相比較結果信号を計数して上記計数値として出力するアップカウンタと、
上記発振クロックの周期が上記基準クロックの周期に一致したときに当該計数値が設定されて、当該計数値を上記遅延コントローラに出力するヒューズ回路とを備えたことを特徴とする。
上記発振回路の周期調整回路において、上記発振回路は、上記複数のインバータと、別のインバータとを縦続に接続して構成されたリング発振回路であることを特徴とする。
また、上記発振回路の周期調整回路において、上記発振回路の複数のインバータは偶数段のインバータを備えて構成されたことを特徴とする。
さらに、上記発振回路の周期調整回路において、上記発振回路の周期調整回路は半導体記憶装置に設けられたことを特徴とする。
第2の発明に係る半導体記憶装置は、上記発振回路の周期調整回路を備えたことを特徴とする。
第3の発明に係る発振回路の周期調整方法は、複数のインバータを縦続接続してなるインバータ遅延回路を含む発振回路の周期調整方法であって、
遅延コントローラが、入力される計数値に基づき上記インバータ遅延回路の遅延量を設定するように制御するステップと、
基準クロックに基づいて上記発振回路により発生された発振クロックと、上記基準クロックとを位相比較することで位相比較結果信号を出力するステップと、
上記位相比較結果信号を計数して上記計数値として出力するステップと、
上記発振クロックの周期が上記基準クロックの周期に一致したときに当該計数値が設定されて、当該計数値を上記遅延コントローラに出力するステップとを含むことを特徴とする。
遅延コントローラが、入力される計数値に基づき上記インバータ遅延回路の遅延量を設定するように制御するステップと、
基準クロックに基づいて上記発振回路により発生された発振クロックと、上記基準クロックとを位相比較することで位相比較結果信号を出力するステップと、
上記位相比較結果信号を計数して上記計数値として出力するステップと、
上記発振クロックの周期が上記基準クロックの周期に一致したときに当該計数値が設定されて、当該計数値を上記遅延コントローラに出力するステップとを含むことを特徴とする。
上記発振回路の周期調整方法において、上記発振回路は、上記複数のインバータと、別のインバータとを縦続に接続して構成されたリング発振回路であることを特徴とする。
また、上記発振回路の周期調整方法において、上記発振回路の複数のインバータは偶数段のインバータを備えて構成されたことを特徴とする。
従って、本発明に係る発振回路の周期調整回路及び周期調整方法によれば、従来技術に比較して回路構成が簡単であって高い精度で発振周期を設定することができる。
以下、本発明に係る実施形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。
図3は本発明の実施形態に係る、内部クロックを発生する発振器12とその周期調整回路の構成を示すブロック図である。図3の発振器12とその周期調整回路は例えばDRAMなどの半導体記憶装置に設けられ、メモリテスタ20Aからの基準クロックに基づいて発振周期をトリミングすることを特徴とする。
図3において、本実施形態に係る周期調整回路は、インバータ遅延回路1と、インバータINV1,2と、スイッチSW11〜SW13と、位相検出器2と、アップカウンタ3と、遅延コントローラ4と、ヒューズ回路5とを備えて構成される。ここで、スイッチSW11,SW12を接点b側に切り替えたとき、インバータ遅延回路1とインバータINV2とはリング形状で縦続接続されてリング発振回路30を構成する。インバータ遅延回路1は例えば偶数段のインバータが縦続接続されて構成され、その段数を変化させ、もしくは複数のインバータのバイアス電圧を変化することで遅延量を変化させてリング発振回路30の発振周期を変化させる。なお、インバータINV1及び2は互いに同一の仕様値で構成される。
図4は図3の周期調整回路によって実行されるヒューズコード検索処理を示すフローチャートである。また、図5は図3の周期調整回路の動作を示すタイミングチャートである。
次いで、図3〜図5を参照して実施形態に係る周期調整回路の構成及び動作について以下に説明する。
図3において、周期調整回路のトリミングの調整時においては、スイッチSW11〜SW13はメモリテスタ20Aからの制御信号により接点a側に切り替えられる。メモリテスタ20Aから基準クロックREFCLKが位相検出器2に入力されるとともに、スイッチSW11を介してインバータ遅延回路1に入力される。インバータ遅延回路1は遅延コントローラ4から設定される遅延量だけ基準クロックREFCLKを遅延させて、遅延後の基準クロックREFCLKをスイッチSW12及びインバータINV1を介して発振クロックOSCCLKとして位相検出器2に入力される。位相検出器2は入力される2つのクロックの位相を比較して位相比較結果信号をアップカウンタ3に出力する。アップカウンタ3は入力される位相比較結果信号のパルスを計数して計数結果のヒューズトリミングコードをメモリテスタ20Aに出力するとともに、スイッチSW13を介して遅延コントローラ4に出力する。遅延コントローラ4は入力されるヒューズトリミングコードに対応する遅延量をインバータ遅延回路1に設定するように制御する。
図4は、以上のように構成された周期調整回路のトリミングの調整時のヒューズコード検索処理を示している。図4のステップS1において、アップカウンタ3は位相検出器2からの位相比較結果信号のパルスに基づいてカウント値をインクリメントする。次いで、ステップS2において、遅延コントローラ4はカウント値に基づいてインバータ遅延回路1に対して遅延値を設定する。ステップS3においてリング発振回路30は発振クロックOSCCLKを発生して出力する。ステップS4において、位相検出器2は発振クロックOSCCLKを基準クロックREFCLKと位相比較して、位相比較結果信号に基づき、発振クロックOSCCLKの立ち上がりエッジは基準クロックREFCLKの立ち上がりエッジよりも遅いか否かが判断され、NOのときはステップS1に戻る一方、YESのときはステップS5に進む。ステップS4からステップS1〜S3までの制御ループでは、アップカウンタ3のカウント値が大きくなるにつれて、発振クロックOSCCLKの発振周期が長くなるように制御される。さらに、ステップS5では、アップカウンタ3は上記のカウント値をヒューズトリミングコードとしてメモリテスタ20A及び遅延コントローラ4に出力する。
当該ヒューズコード検索処理が終了すると、メモリテスタ20Aは上記決定したヒューズトリミングコードをヒューズ回路5に設定し、スイッチSW11〜SW13を接点b側に切り替えて調整後の設定にすることで、インバータ遅延回路1及びインバータINV2からなるリング発振回路30は、遅延コントローラ4により設定された調整後の発振周期で内部クロックを発生して出力する。
図5では図3の周期調整回路の動作を示しており、発振クロックOSCCLKの立ち上がりエッジは基準クロックREFCLKの立ち上がりエッジよりも遅いとき(ケース2)の遅延量Δdは、発振クロックOSCCLKの立ち上がりエッジは基準クロックREFCLKの立ち上がりエッジよりも遅くないとき(ケース1)の遅延量Δdよりも遅延量が増大しており、これにより内部クロックを所定の発振周期に設定することができる。
以上の実施形態に係る発振回路の周期調整回路及び周期調整方法によれば、リング発振回路30と位相検出器2、アップカウンタ3及び遅延コントローラ4で構成したので、従来技術に比較して回路構成が簡単であって高い精度で発振周期を設定することができる。具体的には、メモリテスタ20Aからの基準クロックREFCLKの周期を変更するのみで発振周期を変更することが可能であって、メモリテスタ20Aの複雑なプログラム変更を伴わないので改訂が非常に簡単にできる。
以上の実施形態では、例えばDRAMのための発振回路の周期調整回路及び周期調整方法について説明しているが、本発明はこれに限らず、例えばSRAMなどの揮発性半導体記憶装置、並びに例えばフラッシュメモリなどの不揮発性半導体記憶装置に適用することができる。
1…インバータ遅延回路、
2…位相検出器、
3…アップカウンタ、
4…遅延コントローラ、
5…ヒューズ回路、
10…半導体記憶装置、
11…周期コントローラ、
12…発振器、
13…カウンタ、
14…ヒューズ回路、
20,20A…メモリテスタ、
30…リング発振回路、
INV1,INV2…インバータ、
SW1〜SW13…スイッチ。
2…位相検出器、
3…アップカウンタ、
4…遅延コントローラ、
5…ヒューズ回路、
10…半導体記憶装置、
11…周期コントローラ、
12…発振器、
13…カウンタ、
14…ヒューズ回路、
20,20A…メモリテスタ、
30…リング発振回路、
INV1,INV2…インバータ、
SW1〜SW13…スイッチ。
Claims (8)
- 複数のインバータを縦続接続してなるインバータ遅延回路を含む発振回路と、
入力される計数値に基づき上記インバータ遅延回路の遅延量を設定するように制御する遅延コントローラと、
基準クロックに基づいて上記発振回路により発生された発振クロックと、上記基準クロックとを位相比較することで位相比較結果信号を出力する位相検出器と、
上記位相検出器からの位相比較結果信号を計数して上記計数値として出力するアップカウンタと、
上記発振クロックの周期が上記基準クロックの周期に一致したときに当該計数値が設定されて、当該計数値を上記遅延コントローラに出力するヒューズ回路とを備えたことを特徴とする発振回路の周期調整回路。 - 上記発振回路は、上記複数のインバータと、別のインバータとを縦続に接続して構成されたリング発振回路であることを特徴とする請求項1記載の発振回路の周期調整回路。
- 上記発振回路の複数のインバータは偶数段のインバータを備えて構成されたことを特徴とする請求項1又は2記載の発振回路の周期調整回路。
- 請求項1〜3のうちのいずれか1つに記載の発振回路の周期調整回路は半導体記憶装置に設けられたことを特徴とする発振回路の周期調整回路。
- 請求項1〜3のうちのいずれか1つに記載の発振回路の周期調整回路を備えたことを特徴とする半導体記憶装置。
- 複数のインバータを縦続接続してなるインバータ遅延回路を含む発振回路の周期調整方法であって、
遅延コントローラが、入力される計数値に基づき上記インバータ遅延回路の遅延量を設定するように制御するステップと、
基準クロックに基づいて上記発振回路により発生された発振クロックと、上記基準クロックとを位相比較することで位相比較結果信号を出力するステップと、
上記位相比較結果信号を計数して上記計数値として出力するステップと、
上記発振クロックの周期が上記基準クロックの周期に一致したときに当該計数値が設定されて、当該計数値を上記遅延コントローラに出力するステップとを含むことを特徴とする発振回路の周期調整方法。 - 上記発振回路は、上記複数のインバータと、別のインバータとを縦続に接続して構成されたリング発振回路であることを特徴とする請求項6記載の発振回路の周期調整方法。
- 上記発振回路の複数のインバータは偶数段のインバータを備えて構成されたことを特徴とする請求項6又は7記載の発振回路の周期調整方法。
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