JP6237310B2 - 半導体集積回路 - Google Patents
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Description
本発明の第1の実施形態について説明する。
図1は、本発明の第1の実施形態における半導体集積回路の構成例を示す図である。第1の実施形態における半導体集積回路は、制御回路10、複数のバッファ20、及びパルスカウンタ30を有する。バッファ20のそれぞれは、被測定回路であり、入力された信号と同じ論理の信号を出力する。
次に、本発明の第2の実施形態について説明する。
前述したように、ローレベルの信号入力時の遅延時間とハイレベルの信号入力時の遅延時間との比は、発振が止まるまでのパルス数NによりN:(N+1/2)で得られる。そのため、バッファによる被測定回路パスにおいて、ローレベルの信号入力時の遅延時間とハイレベルの信号入力時の遅延時間とがほぼ等しい場合には、パルス数Nの値が大きくなって十分な精度が得られる。一方、バッファによる被測定回路パスにおいて、ローレベルの信号入力時の遅延時間とハイレベルの信号入力時の遅延時間との差が大きい(例えば2倍程度の差がある)場合には、数周で発振が止まってしまいパルス数Nが小さく誤差が大きくなってしまう。
20 バッファ(被測定回路)
21 第1のバッファ回路
22 第2のバッファ回路
30 パルスカウンタ
40 バッファ(被測定回路)
41 第1のバッファ回路
42 第2のバッファ回路
50 遅延回路
51、52 インバータ回路
Claims (4)
- 複数の被測定回路のバッファが直列接続された第1のバッファ回路と、
前記第1のバッファ回路が有するバッファと同じ数の被測定回路のバッファが直列接続された第2のバッファ回路と、
前記第1のバッファ回路の入力と第2の出力端子とが接続され、前記第1のバッファ回路の出力と第1の入力端子とが接続され、前記第2のバッファ回路の入力と第1の出力端子とが接続され、前記第2のバッファ回路の出力と第2の入力端子とが接続され、第1の動作設定時には、前記第1の入力端子に入力される信号と同じ論理の信号を前記第1の出力端子から出力するとともに前記第2の入力端子に入力される信号とは異なる論理の信号を前記第2の出力端子から出力し、第2の動作設定時には、発振動作の開始時に前記第1の出力端子と前記第2の出力端子とから異なる論理の信号を同時に出力し、かつ前記第1の入力端子に入力される信号と同じ論理の信号を前記第1の出力端子から出力するとともに前記第2の入力端子に入力される信号と同じ論理の信号を前記第2の出力端子から出力する制御回路とを有することを特徴とする半導体集積回路。 - 前記制御回路から出力される信号のパルス数をカウントするカウンタ回路を有することを特徴とする請求項1に記載の半導体集積回路。
- 前記第1の動作設定時に取得される前記被測定回路の遅延特性情報及び前記第2の動作設定時に取得される前記被測定回路の遅延特性情報に基づいて決定された電圧を前記半導体集積回路の内部回路に供給するチャージポンプ回路を有することを特徴とする請求項1又は2に記載の半導体集積回路。
- 前記第1のバッファ回路及び前記第2のバッファ回路は、ローレベルの信号入力時の遅延時間とハイレベルの信号入力時の遅延時間とが同じ遅延回路を複数有することを特徴とする請求項1〜3の何れか1項に記載の半導体集積回路。
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