JP6623696B2 - 電源装置及び半導体装置 - Google Patents

Description

本発明は、電源装置及び半導体装置に関する。

半導体装置の低消費電力化のために、スタンバイ状態の回路部の動作周波数や、スタンバイ状態の回路部へ供給する電源電圧を下げることが知られている。
回路部へ供給する電源電圧を目標値に下げる電源装置として、デジタル型の電圧調整回路を利用したものがある。デジタル型の電圧調整回路は、電源電圧が印加される電源線と回路部との間に並列に接続された複数のスイッチ（トランジスタで実現される）を有する。電圧調整回路は、所定の周期で目標値と回路部に供給される電源電圧とを比較し、電源電圧が目標値より上回っているときには、オフにするスイッチの数を増やし、電源電圧を下げる。

特開２０１４−５７２１８号公報 特開２０１５−９７４６０号公報 特開２００４−２６０９３３号公報 特開平１０−２１５５６９号公報

しかしながら、従来の電源装置では、回路部が通常状態からスタンバイ状態に遷移する際に行われる電源電圧の調整で、電源電圧が目標値を下回るアンダーシュートが発生する可能性があった。回路部に、記憶内容の保持のために一定の電圧を用いるメモリなどがあると、アンダーシュートにより、その記憶内容が失われてしまう可能性がある。

このため、電源電圧調整時のアンダーシュートの発生を抑制することが課題である。

発明の一観点によれば、回路部と第１の電源電圧が印加される電源線との間に並列に接続される複数のスイッチを含み、目標値と前記回路部へ供給する第２の電源電圧との比較結果に基づき、前記複数のスイッチのうちオフするスイッチ数を変えることによって、前記第１の電源電圧を基に生成される前記第２の電源電圧の大きさを調整する電圧調整回路と、前記回路部が第１の状態よりも低い消費電力状態となる第２の状態のときの前記回路部の第１の電源端子と第２の電源端子との間の電流値と、前記第２の電源電圧が第１の値から第２の値へ変化する第１の時間と、前記複数のスイッチのうち１つのスイッチのオンオフの切り替わりで変化する前記第２の電源電圧の電位差と、を記憶する記憶回路と、前記電流値、前記第１の値、前記第２の値、前記第１の時間及び、前記電位差に基づき、前記回路部が前記第１の状態から前記第２の状態に遷移するときに前記電圧調整回路がオフする前記スイッチ数を増やすタイミングの間隔を決定する制御回路と、を有する電源装置が提供される。

また、発明の一観点によれば、回路部と、前記回路部と第１の電源電圧が印加される電源線との間に並列に接続される複数のスイッチを含み、目標値と前記回路部へ供給する第２の電源電圧との比較結果に基づき、前記複数のスイッチのうちオフするスイッチ数を変えることによって、前記第１の電源電圧を基に生成される前記第２の電源電圧の大きさを調整する電圧調整回路と、前記回路部が第１の状態よりも低い消費電力状態となる第２の状態のときの前記回路部の第１の電源端子と第２の電源端子との間の電流値と、前記第２の電源電圧が第１の値から第２の値へ変化する第１の時間と、前記複数のスイッチのうち１つのスイッチのオンオフの切り替わりで変化する前記第２の電源電圧の電位差と、を記憶する記憶回路と、前記電流値、前記第１の値、前記第２の値、前記第１の時間及び、前記電位差に基づき、前記回路部が前記第１の状態から前記第２の状態に遷移するときに前記電圧調整回路がオフする前記スイッチ数を増やすタイミングの間隔を決定する制御回路と、含む電源装置と、前記回路部を前記第１の状態とするか、前記第２の状態とするかを、前記電源装置に通知する電力制御回路と、を有する半導体装置が提供される。

開示の電源装置及び半導体装置によれば、電源電圧調整時のアンダーシュートの発生を抑制できる。

第１の実施の形態の電源装置の一例を示す図である。 ある間隔で回路部に供給される電源電圧と目標値との比較判定とスイッチの切り替えを行う場合の、電源電圧の変化の一例を示す図である。 第２の実施の形態の電源装置及び、それを有する半導体装置の一例を示す図である。 電圧調整回路の一例を示す図である。 電圧調整回路の動作例を示すタイミングチャートである。 時間検出回路の一例を示す図である。 記憶回路の一例を示す図である。 クロック信号生成回路の一例を示す図である。 第２の実施の形態の半導体装置及び電源装置の動作例を示すタイミングチャートである。 第３の実施の形態の電源装置及び、それを有する半導体装置の一例を示す図である。 電流検出回路の一例を示す図である。 第３の実施の形態の半導体装置及び電源装置の動作例を示すタイミングチャートである。 第４の実施の形態の電源装置及び、それを有する半導体装置の一例を示す図である。 第４の実施の形態の半導体装置及び電源装置の動作例を示すタイミングチャートである。

以下、発明を実施するための形態を、図面を参照しつつ説明する。
（第１の実施の形態）
図１は、第１の実施の形態の電源装置の一例を示す図である。

電源装置１は、電圧調整回路２、記憶回路３、制御回路４、時間検出回路５を有している。
電圧調整回路２は、たとえば、デジタル型のＬＤＯ（Low Drop Out）電圧レギュレータであり、スイッチ２ａ１，２ａ２，…，２ａｎと、スイッチ制御回路２ｂを有する。

スイッチ２ａ１〜２ａｎは、電源電圧ＶＤＤが印加される電源線２ｃと、回路部（電源装置１にとっての負荷（電源電圧供給対象））６との間に並列に接続されている。図１の例では、スイッチ２ａ１〜２ａｎは、ｐチャネル型ＭＯＳＦＥＴ（Metal-Oxide Semiconductor Field Effect Transistor）であるが、ｎチャネル型ＭＯＳＦＥＴであってもよい。電源電圧ＶＤＤは、電源装置１の外部から印加される。

スイッチ制御回路２ｂは、制御回路４から供給されるスイッチ２ａ１〜２ａｎのオンオフを切り替えるタイミングを決めるクロック信号ＣＬＫを受ける。そして、スイッチ制御回路２ｂは、クロック信号ＣＬＫの周波数に基づくタイミングで目標値Ｖｒｅｆと、回路部６へ供給する電源線２ｄの電源電圧ＶＶＤＤとを比較する。そして、スイッチ制御回路２ｂは、ｎビットの制御信号により、比較結果に基づきスイッチ２ａ１〜２ａｎのうちオフするスイッチ数を変える。これによって、電源電圧ＶＤＤを基に生成される電源電圧ＶＶＤＤの大きさが調整される。

目標値Ｖｒｅｆは、たとえば、回路部６がスタンバイ状態のときに、回路部６内のメモリ（図示せず）の記憶内容を保持するために用いる電圧値である。スタンバイ状態において、回路部６内のメモリの記憶内容を保持する状態（モード）をリテンションモードと呼ぶ場合もある。

記憶回路３は、回路部６がスタンバイ状態のときの電源端子６ａ，６ｂ間の電流値（以下リーク電流値と呼ぶ）を記憶する。なお、スタンバイ状態は、回路部６へのクロック供給が停止されている状態である。回路部６のスタンバイ状態での消費電力は、クロック供給が行われている状態（以下、通常状態という）での消費電力より低い。スタンバイ状態のときの電源端子６ａ，６ｂ間の電流値は、回路部６に供給される電源電圧ＶＶＤＤの大きさによって異なる。そのため、記憶回路３には、複数の電源電圧ＶＶＤＤの値に対応したリーク電流値が記憶されていてもよい。

さらに、記憶回路３は、電源端子６ａに印加される電源電圧ＶＶＤＤが第１の値から第２の値へ変化する時間ｔｎを記憶する。以下では第１の値が電源電圧ＶＤＤ、第２の値が電源電圧ＶＤＤより低い電圧Ｖｎとする。

電圧Ｖｎは、目標値Ｖｒｅｆよりも十分大きいことが望ましい。たとえば、電圧Ｖｎは、電源電圧ＶＤＤと、電源電圧ＶＤＤ−電位差ΔＶとの間の値になるように設定される。電圧Ｖｎが目標値Ｖｒｅｆより大きい値であるほど、回路部６がスタンバイ状態に遷移したときに、クロック信号ＣＬＫの周波数を迅速に変更できる。これにより、後述する図２に示すような電位差Ｖｌｏｓｔの蓄積を防げ、アンダーシュートの発生をより抑制できる。

また、時間ｔｎがクロック信号ＣＬＫの周期以下となるように、電圧Ｖｎが設定されることが望ましい。スイッチ２ａ１〜２ａｎのうち、１つがオフすることによる電源電圧ＶＶＤＤの変化から検出される時間ｔｎは、後述する回路部６の負荷容量値がより反映されたものとなるためである。

また、記憶回路３は、スイッチ２ａ１〜２ａｎのうち１つのスイッチのオンオフの切り替わりで変化する電源電圧ＶＶＤＤの電位差ΔＶを記憶する。
制御回路４は、リーク電流値、電源電圧ＶＤＤ、電圧Ｖｎ、時間ｔｎ、電位差ΔＶに基づき、回路部６が通常状態からスタンバイ状態に遷移するときに、電圧調整回路２がオフするスイッチ数を増やすタイミングの間隔を決定する。制御回路４は、スイッチ制御回路２ｂに供給するクロック信号ＣＬＫの周波数を上記のパラメータに基づき決定することで、上記の間隔を決める。この間隔はクロック信号ＣＬＫの周期ｔに相当する。制御回路４は、周期ｔが、以下の式（１）を満たすようにクロック信号ＣＬＫの周波数を決定する。

ｔ≧ＣΔＶ／Ｉｌｅａｋ （１）
式（１）において、Ｉｌｅａｋは、電源電圧ＶＶＤＤが目標値Ｖｒｅｆのときの、リーク電流値を示す。Ｃは回路部６の負荷容量値を示す。負荷容量値Ｃは、以下の式（２）で求められる。

Ｃ＝Ｉｌｅａｋｎ×ｔｎ／（ＶＤＤ−Ｖｎ） （２）
式（２）においてＩｌｅａｋｎは、電源電圧ＶＶＤＤが電圧Ｖｎのときの回路部６のリーク電流値である。

時間検出回路５は、電源電圧ＶＶＤＤが、電源電圧ＶＤＤから電圧Ｖｎへ変化する時間ｔｎを検出する。なお、時間ｔｎは予め記憶回路３に記憶されていてもよい。その場合、時間検出回路５はなくてもよい。

次に、周期ｔが上記式（１）の関係を満たすようにするための理由を説明する。
図２は、ある間隔で回路部に供給される電源電圧と目標値との比較判定とスイッチの切り替えを行う場合の、電源電圧の変化の一例を示す図である。

縦軸は、電源電圧ＶＶＤＤを示し、横軸は、時間を示している。
図２の例では、周期（間隔）ｔ＝ｔｘごとに、電源電圧ＶＶＤＤと目標値Ｖｒｅｆとの比較が行われる例が示されている。スイッチ２ａ１〜２ａｎのうち１つのスイッチがオフすることによって電源電圧ＶＶＤＤが電位差ΔＶ下がるのにかかる時間がｔｘ以下であれば、波形７のように、目標値Ｖｒｅｆに対してアンダーシュートは発生しない。

これに対して、電源電圧ＶＶＤＤが電位差ΔＶ下がるのにかかる時間が、ｔｘを超える場合、波形８のように、アンダーシュートが発生する。
波形８ａ，８ｂ，８ｃ，８ｄ，８ｅ，８ｆは、スイッチ２ａ１〜２ａｎのうち６つがそれぞれオフすることによって、生じる電位差ΔＶの電圧降下の一例を示している。波形８ａ〜８ｆでは、電源電圧ＶＶＤＤが電位差ΔＶ下がるのにかかる時間は、ｔｘより長い。そのため、ｔｘの間に、電源電圧ＶＶＤＤは、電位差ΔＶ下がりきらず、スイッチ２ａ１〜２ａｎが１つオフするごとに、図２に示すように、電位差Ｖｌｏｓｔが蓄積される。この蓄積分が波形８に示すような、アンダーシュートを生じさせる。

電位差Ｖｌｏｓｔを生じさせないためには、周期ｔが、電源電圧ＶＶＤＤが電位差ΔＶ下がるのにかかる時間以上とすればよい。電源電圧ＶＶＤＤが電位差ΔＶ下がるのにかかる時間は、ＣΔＶ／Ｉｌｅａｋで表される。したがって、上記式（１）の関係を満たすように周期ｔを設定すればよい。

回路部６が通常状態からスタンバイ状態に遷移する際、第１の実施の形態の電源装置１は、回路部６に供給する電源電圧ＶＶＤＤを以下のように降圧する。
図１には、電源装置１が回路部６に供給する電源電圧ＶＶＤＤの降圧の例が示されている。縦軸は、電源電圧ＶＶＤＤを示し、横軸は、時間を示している。

回路部６が通常状態のときに、制御回路４からスイッチ制御回路２ｂに供給されるクロック信号ＣＬＫの周波数ｆｃｌｋが、ｆｃｌｋ１とする。回路部６が通常状態のときの電源電圧ＶＶＤＤは電源電圧ＶＤＤであるとする。

回路部６が通常状態からスタンバイ状態へ遷移するとき、スイッチ制御回路２ｂは、まず、スイッチ２ａ１〜２ａｎを全てオン状態とする。そして、スイッチ制御回路２ｂは、クロック信号ＣＬＫの立ち上がり（または立ち下がり）タイミングに応じて、スイッチ２ａ１〜２ａｎを１つオフする（タイミングｔ１）。

これによって、電源電圧ＶＶＤＤは下降していく。時間検出回路５は、電源電圧ＶＶＤＤが、電源電圧ＶＤＤから電圧Ｖｎに下降するまでの時間ｔｎを検出する（タイミングｔ２）。

時間検出回路５が検出した時間ｔｎは、記憶回路３に記憶される。
制御回路４は、記憶回路３に記憶されている、電源電圧ＶＶＤＤが電圧Ｖｎのときの回路部６のリーク電流値Ｉｌｅａｋｎ、電源電圧ＶＤＤ、電圧Ｖｎ、時間ｔｎに基づき、式（２）により、負荷容量値Ｃを算出する。そして、制御回路４は、記憶回路３に記憶されている、電位差ΔＶ、電源電圧ＶＶＤＤが目標値Ｖｒｅｆのときの回路部６のリーク電流値Ｉｌｅａｋ、負荷容量値Ｃに基づき、式（１）を満たすように、クロック信号ＣＬＫの周期ｔを決定する。決定した周期ｔは、記憶回路３に記憶される。

そして、制御回路４は、クロック信号ＣＬＫの周波数ｆｃｌｋを、ｆｃｌｋ１から、ｔ＝１／ｆｃｌｋ２の関係にあるｆｃｌｋ２に変更する（タイミングｔ３）。ｆｃｌｋ２は、ｆｃｌｋ１よりも小さい。

これにより、タイミングｔ３の後では、スイッチ制御回路２ｂは、電源電圧ＶＶＤＤが電位差ΔＶ下がる時間以上の時間に相当する周期ｔごとに電源電圧ＶＶＤＤと目標値Ｖｒｅｆとの比較を行う。そして、電源電圧ＶＶＤＤが目標値Ｖｒｅｆよりも大きいときには、スイッチ２ａ１〜２ａｎを、たとえば、１つずつオフしていく（タイミングｔ４〜ｔ５）。つまり、スイッチ制御回路２ｂは、オフするスイッチ数を段階的に増やしていく。

なお、次回の回路部６の通常状態からスタンバイ状態への遷移時には、制御回路４は、記憶回路３に記憶された周期ｔを用いて周波数ｆｃｌｋがｆｃｌｋ２のクロック信号ＣＬＫを生成することができる。

このように、電源装置１は、周期ｔを時間ｔｎとリーク電流値Ｉｌｅａｋｎ，Ｉｌｅａｋに基づいて決定する。これにより、負荷容量値Ｃやリーク電流値Ｉｌｅａｋｎ，Ｉｌｅａｋによる電源電圧ＶＶＤＤの降下の遅延を、電源電圧ＶＶＤＤを降下する制御に反映できるようになる。そのため、図２に示したような電位差Ｖｌｏｓｔの蓄積を抑制することができるようになり、アンダーシュートの発生を抑制できる。また、回路部６に、記憶内容の保持のために一定の電圧（たとえば、目標値Ｖｒｅｆ）を用いるメモリなどがあっても、アンダーシュートによって記憶内容が失われてしまうことを防止できる。

（第２の実施の形態）
図３は、第２の実施の形態の電源装置及び、それを有する半導体装置の一例を示す図である。

半導体装置１０は、たとえば、ＬＳＩ（Large Scale Integrated circuit）チップであり、電力制御回路１１、電源装置１２、回路部１３を有している。
電力制御回路１１は、たとえば、ＣＰＵ（Central Processing Unit）、ＭＰＵ（Micro Processing Unit）、ＡＳＩＣ（Application Specific Integrated Circuit）、ＦＰＧＡ（Field Programmable Gate Array）などのプロセッサである。電力制御回路１１は、たとえば、回路部１３を通常状態とするかスタンバイ状態とするかを、電源装置１２に通知するなどして、電源装置１２の制御を行う。

電源装置１２は、電圧調整回路１２ａ、記憶回路１２ｂ、制御回路１２ｃ、時間検出回路１２ｄを有する。
以下、電源装置１２の各回路の一例を説明する。

（電圧調整回路の一例）
図４は、電圧調整回路の一例を示す図である。
電圧調整回路１２ａは、スイッチ２０ａ１，２０ａ２，…，２０ａｎと、スイッチ制御回路２０ｂとを有している。

スイッチ２０ａ１〜２０ａｎは、電源電圧ＶＤＤが印加される電源線２０ｃと、回路部１３との間に並列に接続されている。図４の例では、スイッチ２０ａ１〜２０ａｎは、ｐチャネル型ＭＯＳＦＥＴであるが、ｎチャネル型ＭＯＳＦＥＴであってもよい。

スイッチ制御回路２０ｂは、比較回路２０ｂ１とフリップフロップ部２０ｂ２を有している。
比較回路２０ｂ１は、クロック信号ＣＬＫの周波数に基づくタイミングで、たとえば、電力制御回路１１により指定される目標値Ｖｒｅｆと、回路部１３へ供給する電源線２０ｄの電源電圧ＶＶＤＤとを比較する。比較回路２０ｂ１は、比較結果に基づく信号ＵＤを出力する。比較回路２０ｂ１は、電源電圧ＶＶＤＤが目標値Ｖｒｅｆよりも大きい場合には、信号ＵＤの論理レベルをＬ（Low）とし、電源電圧ＶＶＤＤが目標値Ｖｒｅｆ以下の場合には、信号ＵＤの論理レベルをＨ（High）レベルとする。

フリップフロップ部２０ｂ２は、スイッチ２０ａ１〜２０ａｎを制御するためのｎビットの制御値（ゲート電圧値）を保持する複数のフリップフロップを有する。フリップフロップ部２０ｂ２は、電力制御回路１１から供給される信号ＥＮ，Ｆｏｎの論理レベルがＬレベルからＨレベルになると、スイッチ２０ａ１〜２０ａｎを全てオンの状態（フルオン状態）とする。信号Ｆｏｎの論理レベルがＬレベルとなると、フリップフロップ部２０ｂ２は、フルオン状態を解除する。

信号ＥＮは、電源電圧ＶＤＤが、たとえば、半導体装置１０の外部から供給される（半導体装置１０の電源がオンになる）と、論理レベルがＬレベルからＨレベルになる信号である。信号Ｆｏｎは、回路部１３が通常状態からスタンバイ状態に遷移する際に、論理レベルがＨレベルからＬレベルになる信号である。

また、フリップフロップ部２０ｂ２は、信号ＥＮの論理レベルがＨレベル、信号Ｆｏｎの論理レベルがＬレベルの状態で、信号ＵＤがＬレベルとなるたびに、スイッチ２０ａ１〜２０ａｎを１つずつオフしていく。

図５は、電圧調整回路の動作例を示すタイミングチャートである。
図５には、信号ＥＮ，Ｆｏｎ，ＵＤ、クロック信号ＣＬＫ、電源電圧ＶＶＤＤの一例の様子が示されている。

信号ＥＮの論理レベルがＨレベルとなると（タイミングｔ２０）、信号Ｆｏｎの論理レベルがＨレベルであるため、スイッチ２０ａ１〜２０ａｎはフルオン状態となる。これにより、電源電圧ＶＶＤＤは、ほぼ電源電圧ＶＤＤとなる（以下では電源電圧ＶＤＤになるものとして説明する）。

回路部１３が通常状態からスタンバイ状態（リテンションモード）に遷移する際、信号Ｆｏｎの論理レベルがＨレベルからＬレベルに遷移する（タイミングｔ２１）。また、図５の例では、タイミングｔ２１からクロック信号ＣＬＫが比較回路２０ｂ１に供給される。クロック信号ＣＬＫの立ち上がりタイミングで、電源電圧ＶＶＤＤと目標値Ｖｒｅｆとの比較が行われる。電源電圧ＶＶＤＤが目標値Ｖｒｅｆより大きいと、図５に示すように、信号ＵＤの論理レベルはＨレベルからＬレベルに遷移する（タイミングｔ２２）。なお、信号ＵＤの論理レベルは、クロック信号ＣＬＫの論理レベルがＬレベルに立ち下がると、Ｈレベルに戻る。

電圧調整回路１２ａの動作は、以上のようなものとなる。
（時間検出回路の一例）
図６は、時間検出回路の一例を示す図である。

時間検出回路１２ｄは、インバータ回路２１、ＡＮＤ回路２２，２３、比較回路２４、カウンタ２５、ｔｎ計算部２６を有している。
インバータ回路２１は、信号Ｆｏｎの論理レベルを反転する。

ＡＮＤ回路２２は、インバータ回路２１の出力信号と、クロック信号ＣＬＫａとのＡＮＤ論理演算結果を出力する。クロック信号ＣＬＫａは、制御回路１２ｃから出力されるクロック信号ＣＬＫよりも高い周波数である。クロック信号ＣＬＫａは、たとえば、図示しない基準クロック信号生成回路から出力される基準クロック信号を分周することで生成される。

比較回路２４は、ＡＮＤ回路２２の出力信号の論理レベルがＨレベルになるタイミングで、電源電圧ＶＶＤＤと、電圧Ｖｎとを比較する。電源電圧ＶＶＤＤが、電圧Ｖｎ以上のとき、比較回路２４の出力信号の論理レベルはＨレベルとなる。電源電圧ＶＶＤＤが、電圧Ｖｎより小さいとき、比較回路２４の出力信号の論理レベルはＬレベルとなる。

ＡＮＤ回路２３は、ＡＮＤ回路２２の出力信号と、比較回路２４の出力信号とのＡＮＤ論理演算結果を出力する。
カウンタ２５は、ＡＮＤ回路２３の出力信号の論理レベルがＬレベルからＨレベルに遷移するタイミングで、比較回路２４の出力信号の論理レベルがＨレベルとなる回数を計数し、その計数値ｎを出力する。

ｔｎ計算部２６は、カウンタ２５から出力される計数値ｎと、クロック信号ＣＬＫａの周波数に基づき、電源電圧ＶＶＤＤが、電源電圧ＶＤＤから電圧Ｖｎに達するまでの時間ｔｎを計算する。時間ｔｎは、以下の式（３）で計算される。

ｔ＝ｎ／ｆｃｌｋａ （３）
なお、ＡＮＤ回路２２の出力信号の論理レベルは、信号Ｆｏｎの論理レベルがＬレベルにならないと、Ｈレベルとならない。つまり、時間検出回路１２ｄは、回路部１３がスタンバイ状態となると動作する回路である。

（記憶回路の一例）
図７は、記憶回路の一例を示す図である。
記憶回路１２ｂは、たとえば、図７に示すようにレジスタ３０とＲＯＭ（Read Only Memory）３１を有している。レジスタ３０には、時間検出回路１２ｄが検出した時間ｔｎと、スイッチ２０ａ１〜２０ａｎのうち１つのスイッチのオンオフの切り替わりで変化する電源電圧ＶＶＤＤの電位差ΔＶ、電源電圧ＶＤＤ、電圧Ｖｎが記憶される。

ＲＯＭ３１には、複数の電源電圧ＶＶＤＤの値（Ｖ１，Ｖ２，…）に対応したリーク電流値（Ｉ１，Ｉ２，…）を示すテーブルデータ３０ａが記憶されている。
なお、リーク電流値は、回路部１３の温度に依存するため、温度と電源電圧ＶＶＤＤの値とに対応したリーク電流値を示すテーブルデータが、ＲＯＭ３１に記憶されるようにしてもよい。その場合、電源電圧ＶＶＤＤと、図示しない温度センサで計測された回路部１３の温度とに対応するリーク電流値が、制御回路１２ｃで用いられる。

（制御回路の一例）
図３に示したように、制御回路１２ｃは、演算回路１２ｃ１と、クロック信号生成回路１２ｃ２とを有する。

演算回路１２ｃ１は、記憶回路１２ｂに記憶されているリーク電流値、電源電圧ＶＤＤ、電圧Ｖｎ、時間ｔｎ、電位差ΔＶに基づき、回路部１３の負荷容量値Ｃとクロック信号ＣＬＫの周波数ｆｃｌｋ２を算出する。周波数ｆｃｌｋ２は、電源電圧ＶＶＤＤを降下させる際に用いる値である。

負荷容量値Ｃは、前述した式（２）で表せる。周波数ｆｃｌｋ２は、たとえば、以下の式（４）で表せる。
ｆｃｌｋ２＝Ｉｌｅａｋ／ＣΔＶ （４）
クロック信号生成回路１２ｃ２は、周波数ｆｃｌｋ２のクロック信号ＣＬＫを生成し、出力する。

図８は、クロック信号生成回路の一例を示す図である。
クロック信号生成回路１２ｃ２は、ＲＯＭ３２、分周率決定部３３、分周回路３４を有する。

ＲＯＭ３２には、複数の周波数ｆｃｌｋの値に対応した分周率Ｎを示すテーブルデータ３２ａが記憶されている。
分周率決定部３３は、演算回路１２ｃ１で算出された周波数ｆｃｌｋ２に対応した分周率Ｎをテーブルデータ３２ａから決定し、分周回路３４に供給する。

分周回路３４は、たとえば、図示しない基準クロック信号生成回路から出力される基準クロック信号ＣＬＫ０を、分周率決定部３３が決定した分周率で分周する。これによって、周波数ｆｃｌｋ２のクロック信号ＣＬＫが生成される。

次に、第２の実施の形態の半導体装置１０及び電源装置１２の動作例を説明する。
（半導体装置及び電源装置の動作例）
図９は、第２の実施の形態の半導体装置及び電源装置の動作例を示すタイミングチャートである。

図９には、前述した信号Ｆｏｎ、電力制御回路１１から電圧調整回路１２ａに供給される、目標値Ｖｒｅｆを指定する信号ＶＲＥＦ、クロック信号ＣＬＫ、電源電圧ＶＶＤＤの一例の様子が示されている。さらに、図９には、クロック信号ＣＬＫの周波数を変更する際の、時間検出回路１２ｄ、記憶回路１２ｂ、演算回路１２ｃ１及びクロック信号生成回路１２ｃ２の処理時間の一例が示されている。

回路部１３が通常状態からスタンバイ状態（リテンションモード）に遷移する際、信号Ｆｏｎの論理レベルがＨレベルからＬレベルに遷移する（タイミングｔ３０）。また、図９の例では、タイミングｔ３０から目標値Ｖｒｅｆが電力制御回路１１により指定される。さらに、周波数ｆｃｌｋ１のクロック信号ＣＬＫが比較回路２０ｂ１に供給される。

周波数ｆｃｌｋ１は、回路部１３が通常状態のときに使用されるクロック信号ＣＬＫの周波数であり、電源電圧ＶＶＤＤに生じるリップルを小さくするために比較的高い周波数であることが望ましい。

また、タイミングｔ３０から、時間検出回路１２ｄは、電源電圧ＶＶＤＤと電圧Ｖｎの比較を行い、電源電圧ＶＶＤＤが電圧Ｖｎに達するタイミングｔ３１で、時間ｔｎを検出する。その後、時間ｔｎの記憶回路１２ｂへの書き込みや、前述した演算回路１２ｃ１、クロック信号生成回路１２ｃ２の処理が行われる。そして、タイミングｔ３２で、クロック信号ＣＬＫの周波数が、周波数ｆｃｌｋ１から式（４）に示した周波数ｆｃｌｋ２に切り替わる。

これによりクロック信号ＣＬＫの周期ｔは、１／ｆｃｌｋ２となる。式（４）より、周期ｔは、ＣΔＶ／Ｉｌｅａｋとなる。つまり、周期ｔは、スイッチ２０ａ１〜２０ａｎのうち１つのスイッチをオフしたときに電源電圧ＶＶＤＤが電位差ΔＶ下がるのにかかる時間に相当する。そのため、図２に示したような電位差Ｖｌｏｓｔの蓄積を防げ、アンダーシュートの発生を抑制できる。

なお、周期ｔは、１／ｆｃｌｋ２よりも長くしても同様にアンダーシュートの発生を抑制できるが、ｔ＝１／ｆｃｌｋ２とすることで、短い時間で電源電圧ＶＶＤＤを目標値Ｖｒｅｆに安定化できる。

（第３の実施の形態）
上記の第２の実施の形態の電源装置１２では、記憶回路１２ｂが予め電源電圧ＶＶＤＤに対応したリーク電流値を記憶しているものとした。これに対して、以下に説明する第３の実施の形態の電源装置１２では、リーク電流値を検出する回路を有する。

図１０は、第３の実施の形態の電源装置及び、それを有する半導体装置の一例を示す図である。図３に示した要素と同じ要素については同一符号が付されている。
半導体装置４０の電源装置４１は、電流検出回路４２を有している。電流検出回路４２は、電圧調整回路１２ａと、回路部１３との間に接続されており、回路部１３がスタンバイ状態のときの回路部１３のリーク電流値を検出する。記憶回路４３は、時間検出回路１２ｄで検出された時間ｔｎとともに、電流検出回路４２で検出されたリーク電流値を記憶する。

（電流検出回路の一例）
図１１は、電流検出回路の一例を示す図である。
電流検出回路４２は、電圧調整回路１２ａと回路部１３とを結ぶ配線５０上に設けられた電流検出用の抵抗Ｒ、差動アンプ５１、Ａ／Ｄ（Analog to Digital）変換回路５２、ＲＯＭ５３、電流変換部５４を有している。

差動アンプ５１の非反転入力端子（“＋”と表記されている）は、抵抗Ｒの一端に接続されており、反転入力端子（“−”と表記されている）は、抵抗Ｒの他端に接続されている。差動アンプ５１は、抵抗Ｒの両端の電位差を増幅して出力する。

Ａ／Ｄ変換回路５２は、差動アンプ５１の出力信号（アナログ信号）をデジタル値に変換する。
ＲＯＭ５３は、電圧を示すデジタル値を、電流を示すデジタル値に変換する変換テーブルデータ５３ａを記憶している。

電流変換部５４は、変換テーブルデータ５３ａを用いて、Ａ／Ｄ変換回路５２から出力される電圧を示すデジタル値を、電流を示すデジタル値に変換する。電流変換部５４で得られたデジタル値は、回路部１３のリーク電流値として記憶回路４３に記憶される。

（半導体装置及び電源装置の動作例）
図１２は、第３の実施の形態の半導体装置及び電源装置の動作例を示すタイミングチャートである。

図１２には、回路部１３の状態、電力制御回路１１から電圧調整回路１２ａに供給される、目標値Ｖｒｅｆを指定する信号ＶＲＥＦ、クロック信号ＣＬＫ、電源電圧ＶＶＤＤの一例の様子が示されている。さらに、図１２には、電流検出回路４２の処理時間と、クロック信号ＣＬＫの周波数を変更する際の、記憶回路４３、演算回路１２ｃ１及びクロック信号生成回路１２ｃ２の処理時間の一例が示されている。なお、図１２では、図９に示した時間検出回路１２ｄの処理時間の図示が省略されている。

半導体装置１０が起動すると（電源がオンになると）、回路部１３は、まずスタンバイ状態となる（タイミングｔ４０）。このとき、電力制御回路１１から出力される信号ＶＲＥＦは、目標値Ｖｒｅｆを指定するものとなる。また、クロック信号ＣＬＫの周波数は、周波数ｆｃｌｋ１となる。

電源電圧ＶＶＤＤが目標値Ｖｒｅｆに達している状態で、電流検出回路４２は、リーク電流値の検出を行う（タイミングｔ４１）。信号ＶＲＥＦが、スイッチ２０ａ１〜２０ａｎがフルオン時の電圧（電源電圧ＶＤＤ）を指定するものとなると（タイミングｔ４２）、電源電圧ＶＶＤＤは上昇していく。また、電流検出回路４２が検出したリーク電流値が、記憶回路４３に書き込まれる。

電源電圧ＶＶＤＤが電源電圧ＶＤＤとなると、回路部１３は、通常状態となる（タイミングｔ４３）。
回路部１３において通常状態が終了すると（タイミングｔ４４）、信号ＶＲＥＦにより、目標値Ｖｒｅｆが電力制御回路１１により指定される（タイミングｔ４５）。

また、タイミングｔ４５から、前述の時間検出回路１２ｄによる時間ｔｎの検出、電流検出回路４２による電圧Ｖｎのときのリーク電流値Ｉｌｅａｋｎの検出、時間ｔｎの記憶回路１２ｂへの書き込みが行われる。

さらに、演算回路１２ｃ１により、式（２）や式（４）の演算が行われ、周波数ｆｃｌｋ２が決定され、クロック信号生成回路１２ｃ２によりクロック信号ＣＬＫの生成処理が行われる。そして、タイミングｔ４６で、クロック信号ＣＬＫの周波数が、周波数ｆｃｌｋ１から周波数ｆｃｌｋ２に切り替わる。

以上のような電源装置４１では、直接検出したリーク電流値Ｉｌｅａｋｎ，Ｉｌｅａｋに基づいて、周期ｔが決定される。これにより、負荷容量値Ｃやリーク電流値Ｉｌｅａｋｎ，Ｉｌｅａｋによる電源電圧ＶＶＤＤの降下の遅延が、精度よく周期ｔに反映される。そのため、アンダーシュートをより適切に抑制できる。

なお、電流検出回路４２によるリーク電流値Ｉｌｅａｋの検出処理は、半導体装置４０が最初に起動した直後に行うことが望ましい。回路部１３の温度の上昇によるリーク電流値Ｉｌｅａｋの増加を防ぐためである。

（第４の実施の形態）
図１３は、第４の実施の形態の電源装置及び、それを有する半導体装置の一例を示す図である。図３に示した要素と同じ要素については同一符号が付されている。

第４の実施の形態の半導体装置６０において、電源装置６１には、時間検出回路１２ｄが設けられていない。その代りに、電源装置６１の記憶回路６２には、半導体装置６０の入力回路６３から入力される負荷容量値Ｃ、リーク電流値Ｉｌｅａｋ、電位差ΔＶが記憶される。

回路部１３についての負荷容量値Ｃ、リーク電流値Ｉｌｅａｋ、電位差ΔＶが既知の場合には、図１３に示すように、これらのパラメータが、半導体装置６０の外部から与えられるようにしてもよい。

この場合、演算回路１２ｃ１は、式（２）の演算を行うことなく、式（４）の演算を行うことで、周波数ｆｃｌｋ２を決定する。
（半導体装置及び電源装置の動作例）
図１４は、第４の実施の形態の半導体装置及び電源装置の動作例を示すタイミングチャートである。

図１４には、電力制御回路１１から電圧調整回路１２ａに供給される、目標値Ｖｒｅｆを指定する信号ＶＲＥＦ、クロック信号ＣＬＫ、電源電圧ＶＶＤＤの一例の様子が示されている。さらに、図１４には、記憶回路６２、演算回路１２ｃ１及びクロック信号生成回路１２ｃ２の処理時間の一例が示されている。

たとえば、回路部１３が通常状態のときに、記憶回路６２は、入力回路６３から入力される負荷容量値Ｃ、リーク電流値Ｉｌｅａｋ、電位差ΔＶを記憶する（タイミングｔ５０）。なお、通常状態のとき、信号ＶＲＥＦが、スイッチ２０ａ１〜２０ａｎがフルオン時の電圧（電源電圧ＶＤＤ）を指定するものとなっている。また、クロック信号ＣＬＫの周波数は周波数ｆｃｌｋ１となっている。

回路部１３が通常状態からスタンバイ状態に遷移する際、信号ＶＲＥＦは、目標値Ｖｒｅｆを指定する（タイミングｔ５１）。これにより、前述した電圧調整回路１２ａの処理により、電源電圧ＶＶＤＤは下降していく。

また、タイミングｔ５１において、演算回路１２ｃ１は、記憶回路６２に記憶されている負荷容量値Ｃ、リーク電流値Ｉｌｅａｋ、電位差ΔＶを読み出して、式（４）により、周波数ｆｃｌｋ２を決定する。その後、クロック信号生成回路１２ｃ２によりクロック信号ＣＬＫの生成処理が行われる。そして、タイミングｔ５２で、クロック信号ＣＬＫの周波数が、周波数ｆｃｌｋ１から周波数ｆｃｌｋ２に切り替わる。

なお、上記ではクロック信号ＣＬＫの周波数の切り替えが、信号ＶＲＥＦにより、目標値Ｖｒｅｆが指定された直後に行われるものとしたが、目標値Ｖｒｅｆが指定される前に行われるようにしてもよい。その場合、演算回路１２ｃ１は、たとえば、電力制御回路１１から、回路部１３の通常状態を一定期間後にスタンバイ状態に遷移させる旨を示す信号を受けたタイミングで周波数ｆｃｌｋ２の決定を行う。そして、クロック信号生成回路１２ｃ２は、クロック信号ＣＬＫの周波数を、周波数ｆｃｌｋ１から周波数ｆｃｌｋ２に切り替える。

回路部１３についての負荷容量値Ｃ、リーク電流値Ｉｌｅａｋ、電位差ΔＶが既知の場合には、上記のような電源装置６１でも、アンダーシュートの発生を抑制できる。
以上、実施の形態に基づき、本発明の電源装置及び半導体装置の一観点について説明してきたが、これらは一例にすぎず、上記の記載に限定されるものではない。

１ 電源装置
２ 電圧調整回路
２ａ１〜２ａｎ スイッチ
２ｂ スイッチ制御回路
２ｃ，２ｄ 電源線
３ 記憶回路
４ 制御回路
５ 時間検出回路
６ 回路部
６ａ，６ｂ 電源端子

Claims (8)

1. 回路部と第１の電源電圧が印加される電源線との間に並列に接続される複数のスイッチを含み、目標値と前記回路部へ供給する第２の電源電圧との比較結果に基づき、前記複数のスイッチのうちオフするスイッチ数を変えることによって、前記第１の電源電圧を基に生成される前記第２の電源電圧の大きさを調整する電圧調整回路と、
   前記回路部が第１の状態よりも低い消費電力状態となる第２の状態のときの前記回路部の第１の電源端子と第２の電源端子との間の電流値と、前記第２の電源電圧が第１の値から第２の値へ変化する第１の時間と、前記複数のスイッチのうち１つのスイッチのオンオフが切り替わった場合に生じる前記第２の電源電圧の変化量である電位差と、を記憶する記憶回路と、
   前記電流値、前記第１の値、前記第２の値、前記第１の時間及び、前記電位差に基づき、前記回路部が前記第１の状態から前記第２の状態に遷移するときに前記電圧調整回路がオフする前記スイッチ数を増やすタイミングの間隔を決定する制御回路と、
   を有することを特徴とする電源装置。
2. 前記制御回路は、前記第２の電源電圧が前記第２の値のときの前記電流値、前記第１の時間、前記第１の値、及び前記第２の値に基づき、前記回路部の負荷容量値を算出し、前記負荷容量値、前記電位差、及び前記第２の電源電圧が前記目標値のときの前記電流値に基づき、前記間隔を決定する、ことを特徴とする請求項１に記載の電源装置。
3. 前記間隔は、前記負荷容量値と前記電位差との積を前記第２の電源電圧が前記目標値のときの前記電流値で割った値である、ことを特徴とする請求項２に記載の電源装置。
4. 前記制御回路は、前記複数のスイッチのオンオフを切り替えるタイミングを決めるクロック信号の周波数を、前記間隔に基づき変え、
   前記第１の時間は、前記第２の電源電圧が、前記第１の状態のときの前記第１の値から、前記第２の状態のときの前記第２の値に変化するまでの時間であり、
   前記第２の値は、前記第１の時間が、前記回路部が前記第１の状態のときの前記クロック信号の周期以下となるように設定されている、
   ことを特徴とする請求項１乃至３の何れか一項に記載の電源装置。
5. 前記第１の時間を検出する時間検出回路をさらに有し、
   前記制御回路は、前記時間検出回路が検出した前記第１の時間に基づき、前記間隔を決定する、ことを特徴とする請求項１乃至４の何れか一項に記載の電源装置。
6. 前記記憶回路は、前記第２の電源電圧の複数の値のそれぞれに対応した前記電流値を記憶し、
   前記制御回路は、前記第２の状態のときの前記第２の電源電圧の値に対応した前記電流値を前記記憶回路から読み出して、前記間隔を決定する、ことを特徴とする請求項１乃至５の何れか一項に記載の電源装置。
7. 前記電流値を検出する電流検出回路をさらに有し、
   前記制御回路は、前記電流検出回路が検出した前記電流値に基づき、前記間隔を決定する、ことを特徴とする請求項１乃至６の何れか一項に記載の電源装置。
8. 回路部と、
   前記回路部と第１の電源電圧が印加される電源線との間に並列に接続される複数のスイッチを含み、目標値と前記回路部へ供給する第２の電源電圧との比較結果に基づき、前記複数のスイッチのうちオフするスイッチ数を変えることによって、前記第１の電源電圧を基に生成される前記第２の電源電圧の大きさを調整する電圧調整回路と、前記回路部が第１の状態よりも低い消費電力状態となる第２の状態のときの前記回路部の第１の電源端子と第２の電源端子との間の電流値と、前記第２の電源電圧が第１の値から第２の値へ変化する第１の時間と、前記複数のスイッチのうち１つのスイッチのオンオフが切り替わった場合に生じる前記第２の電源電圧の変化量である電位差と、を記憶する記憶回路と、前記電流値、前記第１の値、前記第２の値、前記第１の時間及び、前記電位差に基づき、前記回路部が前記第１の状態から前記第２の状態に遷移するときに前記電圧調整回路がオフする前記スイッチ数を増やすタイミングの間隔を決定する制御回路と、を含む電源装置と、
   前記回路部を前記第１の状態とするか、前記第２の状態とするかを、前記電源装置に通知する電力制御回路と、
   を有することを特徴とする半導体装置。

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