JP2015097460A - Dc−dcコンバータ - Google Patents
Dc−dcコンバータ Download PDFInfo
- Publication number
- JP2015097460A JP2015097460A JP2013237246A JP2013237246A JP2015097460A JP 2015097460 A JP2015097460 A JP 2015097460A JP 2013237246 A JP2013237246 A JP 2013237246A JP 2013237246 A JP2013237246 A JP 2013237246A JP 2015097460 A JP2015097460 A JP 2015097460A
- Authority
- JP
- Japan
- Prior art keywords
- output
- voltage
- clock signal
- comparison circuit
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Abandoned
Links
Images
Classifications
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M3/00—Conversion of dc power input into dc power output
- H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
- H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
- H02M3/10—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
- H02M3/145—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
- H02M3/155—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only
- H02M3/156—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only with automatic control of output voltage or current, e.g. switching regulators
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M1/00—Details of apparatus for conversion
- H02M1/0003—Details of control, feedback or regulation circuits
- H02M1/0032—Control circuits allowing low power mode operation, e.g. in standby mode
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M1/00—Details of apparatus for conversion
- H02M1/0048—Circuits or arrangements for reducing losses
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02B—CLIMATE CHANGE MITIGATION TECHNOLOGIES RELATED TO BUILDINGS, e.g. HOUSING, HOUSE APPLIANCES OR RELATED END-USER APPLICATIONS
- Y02B70/00—Technologies for an efficient end-user side electric power management and consumption
- Y02B70/10—Technologies improving the efficiency by using switched-mode power supplies [SMPS], i.e. efficient power electronics conversion e.g. power factor correction or reduction of losses in power supplies or efficient standby modes
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Dc-Dc Converters (AREA)
Abstract
【課題】コンパレータによる電力消費を抑え、変換効率の高いDC−DCコンバータを提供することを目的とする。
【解決手段】本発明の一つの実施形態によれば、出力電圧のフィードバック電圧VFBと参照電圧VREFを比較する比較回路8を有する。前記比較回路の出力信号に応じて前記出力電圧VOUTを制御する制御回路10を有する。前記比較回路8はクロック信号CLKに応答して離散時間動作を行う。前記クロック信号CLKの周波数は、負荷状態により調整されるDC−DCコンバータが提供される。
【選択図】図1
【解決手段】本発明の一つの実施形態によれば、出力電圧のフィードバック電圧VFBと参照電圧VREFを比較する比較回路8を有する。前記比較回路の出力信号に応じて前記出力電圧VOUTを制御する制御回路10を有する。前記比較回路8はクロック信号CLKに応答して離散時間動作を行う。前記クロック信号CLKの周波数は、負荷状態により調整されるDC−DCコンバータが提供される。
【選択図】図1
Description
本発明の実施形態は、DC−DCコンバータに関する。
従来、直流入力電圧を参照電圧に等しくする制御を行うDC−DCコンバータにおいて、スイッチングトランジスタをオンさせる信号の周波数を一定にしてパルス幅を制御するパルス幅変調(Pulse Width Moduration:以降PWM)方式とパルス幅は一定にして周波数を制御するパルス周波数変調(Pulse Frequency Moduration:以降PFM)方式が知られている。
重負荷時にはPWM方式による制御を行い、軽負荷時にはスイッチングトランジスタのスイッチング回数を減らすことの出来るPFM方式による制御に切替える技術もある。しかしながら、消費電力を抑えたPFM方式においても、負荷の状態を監視する為に定常電流で動作するコンパレータが一般的に使用される。コンパレータによる電力消費を抑え、変換効率を高める上で改善の余地が有る。
本発明の一つの実施形態は、コンパレータによる電力消費を抑え、変換効率の高いDC−DCコンバータを提供することを目的とする。
本発明の一つの実施形態によれば、出力電圧のフィードバック電圧と参照電圧を比較する比較回路を有する。前記比較回路の出力信号に応じて前記出力電圧を制御する制御回路を有する。前記比較回路は離散時間動作を行うDC−DCコンバータが提供される。
以下に添付図面を参照して、実施形態にかかるDC−DCコンバータを詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。
(第1の実施形態)
図1は、第1の実施形態のDC−DCコンバータと動作波形を示す図である。図1(A)に示す本実施形態のDC−DCコンバータは、直流入力電圧VINが印加される入力端子1と、出力電圧VOUTが出力される出力端子2を有する。入力端子1には、ハイサイドスイッチを構成するPMOSトランジスタ4のソース電極が接続され、出力ノード3には、PMOSトランジスタ4のドレイン電極が接続される。出力ノード3には、ローサイドスイッチを構成するNMOSトランジスタ5のドレイン電極が接続され、NMOSトランジスタ5のソース電極には、接地電位VSSが供給される。
図1は、第1の実施形態のDC−DCコンバータと動作波形を示す図である。図1(A)に示す本実施形態のDC−DCコンバータは、直流入力電圧VINが印加される入力端子1と、出力電圧VOUTが出力される出力端子2を有する。入力端子1には、ハイサイドスイッチを構成するPMOSトランジスタ4のソース電極が接続され、出力ノード3には、PMOSトランジスタ4のドレイン電極が接続される。出力ノード3には、ローサイドスイッチを構成するNMOSトランジスタ5のドレイン電極が接続され、NMOSトランジスタ5のソース電極には、接地電位VSSが供給される。
出力ノード3には、インダクタ6の一端が接続され、インダクタ6の他端は、出力端子2に接続される。出力端子2には、コンデンサ7の一端が接続され、コンデンサ7の他端は接地される。出力端子2には、出力電圧VOUTが供給される負荷14が接続される。
出力電圧VOUTは、コンパレータ8の反転入力端(−)にフィードバック電圧VFBとして供給される。尚、出力電圧VOUTを分圧してフィードバックする構成でも良い。コンパレータ8の非反転入力端(+)には、参照電圧源9が接続され、参照電圧VREFが印加される。DC−DCコンバータは、出力電圧VOUTを参照電圧VREFに等しくする制御を行う。コンパレータ8には、クロック信号入力端子13に供給されるクロック信号CLKが供給される。コンパレータ8は、クロック信号CLKが供給された時だけ動作してフィードバック電圧VFBと参照電圧VREFの比較結果を出力する、離散時間動作を行う。
コンパレータ8の出力信号は、制御回路10を構成するパルス生成部11に供給される。パルス生成部11は、例えば、単安定マルチバイブレータ(図示せず)で構成され、コンパレータ8からの出力信号に応答して、Highレベルの期間Tが一定のパルス信号を1個出力する。パルス生成部11のパルス信号PGは、駆動制御部12に供給される。駆動制御部12では、パルス生成部11のパルス信号PGに応答して、ハイサイドスイッチを構成するPMOSトランジスタ4とローサイドスイッチを構成するNMOSトランジスタ5を交互にオン/オフさせる駆動信号PP及びPNを夫々のMOSトランジスタのゲート電極に供給する。ハイサイドスイッチを構成するPMOSトランジスタ4に供給される駆動信号PPは、パルス信号PGに応じてPMOSトランジスタ4をオンにする期間が一定(constant ON time)である。すなわち、本実施形態の場合、Lowレベルの期間が一定のパルス信号である。尚、駆動制御部12では、ハイサイドスイッチを構成するPMOSトランジスタ4とローサイドスイッチを構成するNMOSトランジスタ5が同時にオンとなることを防止するデッドタイム期間を設けて駆動信号PPとPNを出力する。
同図(B)は、第1の実施形態の動作波形を概略的に示す。同図の(i)は、フィードバック電圧VFBと参照電圧VREFを示す。同図の(ii)は、クロック信号CLKを示しており、タイミングt1、t2、及びt3でコンパレータ8に供給される。同図の(iii)は、コンパレータ8の出力信号を示す。タイミングt2での比較動作時のみ、フィードバック電圧VFBが参照電圧VREFより低いため、コンパレータ8からHighレベルの信号が出力される。パルス生成部11は、コンパレータ8の出力信号に応答して、Highレベルの期間Tが一定のパルス信号PGを1個出力する(同図の(iv))。駆動制御部12は、パルス生成部11の出力パルス信号に応答して、PMOSトランジスタ4をオンさせる駆動信号PP(同図の(v))とNMOSトランジスタ5をオンさせる駆動信号PN(同図の(vi))を出力する。コンパレータ8によるフィードバック電圧VFBと参照電圧VREFの比較動作を伴う一連の動作により、出力電圧VOUTを参照電圧VREFに等しくする制御が行われる。
本実施形態においては、フィードバック電圧VFBと参照電圧VREFを比較するコンパレータ8は、クロック信号CLKが供給される期間のみ動作する。すなわち、クロック信号CLKの供給される限定された期間のみ電流を消費する。また、コンパレータ8からは、フィードバック電圧VFBが参照電圧VREFよりも低い場合のみ、コンパレータ8から出力信号が出力され、PMOSトランジスタ4とNMOSトランジスタ5のスイッチング動作が行われる。すなわち、PMOSトランジスタ4とNMOSトランジスタ5のスイッチング周波数の最大値は、クロック信号CLKの周波数以下に制限される為、PMOSトランジスタ4とNMOSトランジスタ5のスイッチング動作に伴う消費電力を低減することができる。軽負荷時のように出力電流IOUTが小さい場合、消費電力が低減されることにより、変換効率を大幅に改善することが出来る。本実施形態は、ハイサイドスイッチとローサイドスイッチのスイッチング周波数を変化させることにより出力電圧を制御するPFM制御に属するが、比較動作を行うコンパレータ8自体をクロック信号CLKが供給される時だけ動作させる離散時間動作の構成である為、消費電力の大幅な軽減を行うことが出来る。
例えば、入力電圧VINが5V、出力電圧VOUTが1V、出力電流IOUTが100μAの降圧型DC−DCコンバータの場合について考察する。このとき連続時間動作のコンパレータを用いると、コンパレータの消費電流は10μA程度で、消費電力は、50μWとなる。これに対し、本実施形態による離散時間動作のコンパレータの場合には、クロック信号CLK毎に、1000μAが10nS(秒)程度流れる。出力電流IOUTを100μAにするためには1KHz程度でコンパレータを動作させればよいため、コンパレータの消費電力は1000μA×10nS×5V×1000/S(秒)=50nWとなり、連続時間動作のコンパレータの1/1000の消費電力となる。コンパレータ以外の要因による電力損失を10μW程度と想定して、変換効率を比較すると以下のようになる。
まず連続時間動作のコンパレータを用いた場合の変換効率は、
100μA×1V/(100μA×1V+10μW+50μW)=62.5%
・・・ (1)
これに対し本実施形態の離散時間動作のコンパレータを用いた場合の変換効率は、
100μA×1V/(100μA×1V+10μW+50nW)=90.9%
・・・ (2)
上記式(1)と式(2)の比較から明らかな通り、コンパレータ8をクロック信号CLKに応じて離散時間動作する構成とすることにより変換効率が大幅に改善される。
100μA×1V/(100μA×1V+10μW+50μW)=62.5%
・・・ (1)
これに対し本実施形態の離散時間動作のコンパレータを用いた場合の変換効率は、
100μA×1V/(100μA×1V+10μW+50nW)=90.9%
・・・ (2)
上記式(1)と式(2)の比較から明らかな通り、コンパレータ8をクロック信号CLKに応じて離散時間動作する構成とすることにより変換効率が大幅に改善される。
図2は、コンパレータの一つの実施形態を示す図である。本実施形態のコンパレータ8は、差動対を構成するNMOSトランジスタ80と81を有する。NMOSトランジスタ80のゲート電極は、参照電圧VREFが印加される端子86に接続され、NMOSトランジスタ81のゲート電極は、フィードバック電圧VFBが供給される端子87に接続される。NMOSトランジスタ80と81のソース電極は相互に接続され、NMOSトランジスタ84のドレイン電極に接続される。NMOSトランジスタ84のソース電極はNMOSトランジスタ85のドレイン電極に接続され、NMOSトランジスタ85のソース電極には接地電位VSSが印加される。NMOSトランジスタ84のゲート電極は、バイアス電圧VBが供給される端子801に接続される。NMOSトランジスタ84とNMOSトランジスタ85は、コンパレータ8の電流源回路800を構成する。NMOSトランジスタ80のドレイン電極は、PMOSトランジスタ82のドレイン電極とゲート電極に接続される。PMOSトランジスタ82のソース電極は電源電圧VDDが印加される端子88に接続される。PMOSトランジスタ82のゲート電極は、PMOSトランジスタ83のゲート電極に接続される。PMOSトランジスタ83のソース電極は端子88に接続され、ドレイン電極は出力端子89に接続される。
NMOSトランジスタ85のゲート電極は、クロック信号CLKが供給される端子802に接続される。クロック信号CLKがHighレベルの時にNMOSトランジスタ85がオンとなり、電流源回路800からのバイアス電流が差動対を構成するNMOSトランジスタ80と81に供給される。コンパレータ8は、電流源回路800からバイアス電流が供給される期間のみ動作する。すなわち、コンパレータ8は、クロック信号CLKに応じた離散時間動作を行う。コンパレータ8の離散時間動作によるフィードバック電圧VFBと参照電圧VREFの比較結果が、出力端子89から出力される。すなわち、フィードバック電圧VFBが参照電圧VREFより低いとき、出力端子89の出力がHighレベルとなる。
(第2の実施形態)
図3は、第2の実施形態のDC−DCコンバータを示す図である。既述の実施形態に対応する構成要素には同一の符号を付し、説明を省略する。本実施形態は、クロック生成回路20を有する。クロック生成回路20は、例えば、集積化の出来るリングオシレータ(図示せず)と分周器(図示せず)で構成される。DC−DCコンバータを半導体基板上に実装する場合に好適する。クロック生成回路20には、モード切替信号modeが供給される。モード切替信号modeは、例えば、負荷14の動作モードを、出力電流IOUTが増える重負荷モードに切替える、あるいは、逆に出力電流IOUTが減る軽負荷モードに切替える切替信号である。負荷14の動作モードが重負荷モードになる場合に、クロック生成回路20からのクロック信号CLKの周波数を高めることにより、出力電流IOUTを増やすことが可能となり、負荷変動を先取りした制御を行うことが出来る。重負荷モードへの切替の場合には、例えば、モード切替信号modeにより、クロック生成回路20を構成するリングオシレータの発振周波数を高める制御、あるいは、分周器の分周比を下げる制御を行う。
図3は、第2の実施形態のDC−DCコンバータを示す図である。既述の実施形態に対応する構成要素には同一の符号を付し、説明を省略する。本実施形態は、クロック生成回路20を有する。クロック生成回路20は、例えば、集積化の出来るリングオシレータ(図示せず)と分周器(図示せず)で構成される。DC−DCコンバータを半導体基板上に実装する場合に好適する。クロック生成回路20には、モード切替信号modeが供給される。モード切替信号modeは、例えば、負荷14の動作モードを、出力電流IOUTが増える重負荷モードに切替える、あるいは、逆に出力電流IOUTが減る軽負荷モードに切替える切替信号である。負荷14の動作モードが重負荷モードになる場合に、クロック生成回路20からのクロック信号CLKの周波数を高めることにより、出力電流IOUTを増やすことが可能となり、負荷変動を先取りした制御を行うことが出来る。重負荷モードへの切替の場合には、例えば、モード切替信号modeにより、クロック生成回路20を構成するリングオシレータの発振周波数を高める制御、あるいは、分周器の分周比を下げる制御を行う。
本実施形態によれば、モード切替信号modeに応じてコンパレータ8に供給するクロック信号CLKの周波数を制御することにより、負荷変動を先取りして出力電流IOUTを制御することが可能となる。コンパレータ8からのHighレベルの出力信号に応答してパルス生成部11が1個のパルス信号PGを出力し、そのパルス信号PGに応答して、駆動制御部12がPMOSトランジスタ4とNMOSトランジスタ5を駆動する駆動信号PPとPNを出力する構成とした場合、PMOSトランジスタ4とNMOSトランジスタ5のスイッチング周波数は最大でもコンパレータ8に供給されるクロック信号CLKの周波数となる。従って、クロック信号CLKの周波数を低く抑えることによりPMOSトランジスタ4とNMOSトランジスタ5のスイッチング動作による消費電力を抑制することが出来る。
(第3の実施形態)
図4は、第3の実施形態のDC−DCコンバータを示す図である。既述の実施形態に対応する構成要素には同一の符号を付し、説明を省略する。本実施形態は、周波数調整回路21を有する。周波数調整回路21は、例えば、カウンタ(図示せず)で構成され、カウント値が所定の値に達したときにクロック信号CLKを出力する。周波数調整回路21には、例えば、水晶発振器(図示せず)からのクロック信号CLKOが供給される。周波数調整回路21には、モード切替信号modeが供給される。モード切替信号modeは、例えば、負荷14の動作モードを、出力電流IOUTが増える重負荷モードに切替える、あるいは、逆に出力電流IOUTが減る軽負荷モードに切替える切替信号である。モード切替信号modeにより周波数調整回路21がクロック信号CLKを出力するカウント値が調整されることにより、周波数調整回路21の分周比が調整される。
図4は、第3の実施形態のDC−DCコンバータを示す図である。既述の実施形態に対応する構成要素には同一の符号を付し、説明を省略する。本実施形態は、周波数調整回路21を有する。周波数調整回路21は、例えば、カウンタ(図示せず)で構成され、カウント値が所定の値に達したときにクロック信号CLKを出力する。周波数調整回路21には、例えば、水晶発振器(図示せず)からのクロック信号CLKOが供給される。周波数調整回路21には、モード切替信号modeが供給される。モード切替信号modeは、例えば、負荷14の動作モードを、出力電流IOUTが増える重負荷モードに切替える、あるいは、逆に出力電流IOUTが減る軽負荷モードに切替える切替信号である。モード切替信号modeにより周波数調整回路21がクロック信号CLKを出力するカウント値が調整されることにより、周波数調整回路21の分周比が調整される。
本実施形態によれば、外部から供給されるクロック信号CLKOの周波数を、モード切替信号modeに応じて周波数調整回路21で調整してコンパレータ8に供給することにより、負荷14の動作モードの切替に応じて出力電流IOUTを調整することが可能である。また、外部クロック信号CLKOとして、水晶発振器等で生成された高精度のクロック信号を利用することが出来るため、出力制御の精度を高めることが出来る。
図5は、コンパレータの他の実施形態と動作波形を示す図である。図5(A)は、遅延セルを利用したコンパレータ8の一つの実施形態を示す図である。例えばインバータで構成される遅延セルは、供給されるバイアス電圧、あるいはバイアス電流に応じて信号伝播速度が変化し、供給されるバイアス電圧が高い程、あるいは、バイアス電流が大きい程、信号伝播速度が速い。供給されるバイアス電圧、あるいは、バイアス電流の違いによって遅延セル列間に生じる信号伝播の遅延時間の差を検知することにより、供給される電圧の大小関係を比較することが出来る。本実施形態のコンパレータ8は、第1の遅延セル列110と第2の遅延セル列120を有する。第1の遅延セル列110は、直列接続された5つのインバータ(111から115)を有する。第1の遅延セル列110の各インバータは端子100に供給されるフィードバック電圧VFBでバイアスされる。第2の遅延セル列120は、直列接続された4つのインバータ(121から124)を有する。第2の遅延セル列120の各インバータは、端子101に供給される参照電圧VREFでバイアスされる。第1の遅延セル列110の第1番目のインバータ111と第2の遅延セル列120の第1番目のインバータ121には、端子102に供給されるクロック信号CLKが供給される。
コンパレータ8は、D型フリップフロップ回路104を有する。D型フリップフロップ回路104のD端子には、第1の遅延セル列110の出力信号VFが、5番目のインバータ115から供給される。D型フリップフロップ回路104のクロック端子clkには、第2の遅延セル列120の出力信号VRが、4番目のインバータ124から供給される。D型フリップフロップ回路104のリセット端子resetには、クロック信号CLKが供給される。
同図(B)は、コンパレータ8の動作波形を概略的に示す。同図(i)は、供給されるクロック信号CLKを示す。同図(ii)は、第1の遅延セル列110の出力信号VFを示している。クロック信号CLKが、5つのインバータ(111から115)で遅延され、出力信号VFとしてD型フリップフロップ回路104のD端子に入力される。第1の遅延セル列110は奇数個のインバータを備えるため、クロック信号CLKの電位関係が反転されてD型フリップフロップ回路104のD端子に入力される。同図(iii)は、第2の遅延セル列120の出力信号VRを示している。クロック信号CLKが、4つのインバータ(121から124)で遅延され、出力信号VRとしてD型フリップフロップ回路104のクロック端子clkに入力される。同図(iv)は、D型フリップフロップ回路104のQ端子から出力端子103に出力される出力信号OUTを示す。
出力信号OUTは、出力信号VRが立ち上るタイミングでの出力信号VFのレベルに応じてHighレベルもしくはLowレベルになり、リセット端子resetに供給されるクロック信号CLKの立下りに応答してLowレベルになる。この出力信号OUTが、DC−DCコンバータの制御回路10に供給される。尚、参照電圧VREFでバイアスされる第2の遅延セル列120の出力信号VRがフィードバック電圧VFBでバイアスされる第1の遅延セル列110の出力信号VFの立下りより先にD型フリップフロップ回路104のクロック端子clkに到達していない場合には、出力信号OUTは、出力されない。第1の遅延セル列110と第2の遅延セル列120の信号伝播の遅延時間は、バイアス電圧として印加されるフィードバック電圧VFBと参照電圧VREFに応じて変化する為、例えば、フィードバック電圧VFBと参照電圧VREFの大小関係を比較して、フィードバック電圧VFBが参照電圧VREFより低い場合のみ出力信号OUTを出力するコンパレータ8を構成することが出来る。
遅延セルで構成したコンパレータ8は、クロック信号CLKが供給される期間のみ動作する。すなわち、クロック信号CLKに応じて離散時間動作を行う。例えば、遅延セルをCMOSインバータで構成した場合、クロック信号CLKの立上り、あるいは、クロック信号CLKの立下りの極短い時間においてのみCMOSインバータは動作する為、消費電力が低減される。
図6は、コンパレータの他の実施形態と動作波形を示す図である。既述の実施形態に対応する構成要素には同一符号を付し、説明を省略する。同図(A)に示す本実施形態のコンパレータ8は、第1の遅延セル列110の出力信号VFと第2の遅延セル列120の出力信号VRを入力とするNAND回路60を有する。NAND回路60の出力信号Aは、ラッチ回路61に供給される。ラッチ回路61は、2つのNAND回路62と63を有する。NAND回路62の一方の入力端に、NAND回路60の出力端が接続される。NAND回路62の出力端はNAND回路63の一方の入力端に接続される。NAND回路63の出力端は、NAND回路62の他の入力端に接続される。NAND回路63の他の入力端には、クロック信号CLKが供給される。NAND回路63の出力端が、インバータ64を介して出力端子65に接続される。
同図(B)は、本実施形態のコンパレータ8の動作波形を概略的に示す。同図(i)は、供給されるクロック信号CLKを示す。同図(ii)は、第1の遅延セル列110の出力信号VFを示している。クロック信号CLKが、5つのインバータ(111から115)で遅延され、出力信号VFとしてNAND回路60の一方の入力端に供給される。奇数個のインバータを備えるため、クロック信号CLKの電位関係が反転されてNAND回路60に入力される。同図(iii)は、第2の遅延セル列120の出力信号VRを示している。クロック信号CLKが、4つのインバータ(121から124)で遅延され、NAND回路60の他の入力端に出力信号VRとして入力される。同図(iv)は、NAND回路60の出力信号Aを示す。NAND回路60の出力信号Aは、第2の遅延セル列120の出力信号VRの立上りでLowレベルになり、第1の遅延セル列110の出力信号VFの立下りでHighレベルになる。同図(v)は、ラッチ回路61の出力信号がインバータ64で反転されて出力端子65から出力される信号OUTを示す。
出力信号OUTは、NAND回路60の出力信号Aの立下りでHighレベルになり、クロック信号CLKの立下りでLowレベルとなる。尚、参照電圧VREFでバイアスされる第2の遅延セル列120の出力信号VRがフィードバック電圧VFBでバイアスされる第1の遅延セル列110の出力信号VFの立下りよりも前にNAND回路60に到達していない場合には、NAND回路60の出力信号Aは、出力されない。従って、インバータ64からの出力信号OUTも出力されない。第1の遅延セル列110と第2の遅延セル列120の信号伝播の遅延時間は、バイアス電圧として印加されるフィードバック電圧VFBと参照電圧VREFに応じて変化する為、例えば、フィードバック電圧VFBと参照電圧VREFの大小関係を比較して、フィードバック電圧VFBが参照電圧VREFより低い場合のみ出力信号OUTを出力するコンパレータ8を構成することが出来る。
本実施形態のコンパレータ8は、出力信号OUTがHighレベルの状態を、クロック信号CLKの立下りまで維持する。従って、出力信号OUTのパルス幅が短くなり過ぎない様に調整することが出来る。これにより、出力信号OUTが供給される制御回路10の設計上の余裕度を確保することが出来る。本実施形態のコンパレータ8も、クロック信号CLKが印加される期間のみ離散時間動作を行うため、電力消費が軽減される。
図7は、コンパレータに使用される遅延セルの実施形態を示す図である。同図(A)の遅延セルは、電源電圧VDDが印加される端子203にソース電極が接続される第1のPMOSトランジスタ210を有する。第1のPMOSトランジスタ210のドレイン電極は、第2のPMOSトランジスタ211のソース電極に接続される。第2のPMOSトランジスタ211のドレイン電極は、第1のNMOSトランジスタ212のドレイン電極に接続される。第1のNMOSトランジスタ212のソース電極は、第2のNMOSトランジスタ213のドレイン電極に接続される。第2のNMOSトランジスタ213のソース電極は接地電位VSSが印加される端子204に接続される。第1のPMOSトランジスタ210のゲート電極は、第2のNMOSトランジスタ213のソース電極に接続され、接地される。ゲート電極に接地電位VSSが印加される為、第1のPMOSトランジスタ210は、オン状態となる。
第2のNMOSトランジスタ213のゲート電極は、フィードバック電圧VFB、または、参照電圧VREFが印加される入力端202に接続される。第1の遅延セル列110に使用される場合には、入力端202にはフィードバック電圧VFBが供給され、第2の遅延セル列120に使用される場合には、入力端202には参照電圧VREFが供給される。供給される電圧により、第2のNMOSトランジスタ213のドレイン電流が設定される。クロック信号CLKが印加され、CMOSインバータを構成する第2のPMOSトランジスタ211と第1のNMOSトランジスタ212には、第2のNMOSトランジスタ213のドレイン電流がバイアス電流として供給される為、第2のPMOSトランジスタ211と第1のNMOSトランジスタ212の動作速度は、第2のNMOSトランジスタ213のゲート電極が接続される端子202に印加される電圧によって変化する。すなわち、端子202に第2のNMOSトランジスタ213のゲート電極のバイアス電圧として供給されるフィードバック電圧VFB、または、参照電圧VREFで信号伝播速度が制御される遅延セルが構成される。入力端子200に供給されるクロック信号CLKの立上りと立下りに応答してCMOSインバータを構成する第2のPMOSトランジスタ211と第1のNMOSトランジスタ212がオン/オフし、クロック信号CLKが反転された出力信号が、出力端子201から出力される。
同図(B)の実施形態の遅延セルは、第1のNMOSトランジスタ212のゲート電極が、フィードバック電圧VFB、または、参照電圧VREFが印加される入力端202に接続される。第2のPMOSトランジスタ211のゲート電極は、接地電位VSSが印加される端子204に接続され、接地される。第1のPMOSトランジスタ210と第2のNMOSトランジスタ213のゲート電極は共通接続され、クロック信号CLKが供給される入力端子200に接続される。第1のPMOSトランジスタ210と第2のNMOSトランジスタ213は、CMOSインバータを構成する。本実施形態においては、ゲート電極にフィードバック電圧VFB、又は、参照電圧VREFが供給される第1のNMOSトランジスタ212がCMOSインバータを構成する第1のPMOSトランジスタ210と第2のNMOSトランジスタ213にバイアス電流を供給する。すなわち、端子202に第1のNMOSトランジスタ212のゲート電極のバイアス電圧として供給されるフィードバック電圧VFB、または、参照電圧VREFで信号伝播速度が制御される遅延セルが構成される。入力端子200に印加されるクロック信号CLKの立上りと立下りに応答してCMOSインバータを構成する第1のPMOSトランジスタ210と第2のNMOSトランジスタ213がオン/オフし、クロック信号CLKが反転された出力信号が、出力端子201から出力される。
同図(C)の実施形態の遅延セルは、第2のPMOSトランジスタ211のゲート電極が、フィードバック電圧VFB、または、参照電圧VREFが印加される入力端202に接続される。第1のNMOSトランジスタ212のゲート電極は、電源電圧VDDが印加される端子203に接続される。第1のPMOSトランジスタ210と第2のNMOSトランジスタ213のゲート電極は共通接続され、クロック信号CLKが供給される入力端子200に接続される。第1のPMOSトランジスタ210と第2のNMOSトランジスタ213は、CMOSインバータを構成する。本実施形態においては、フィードバック電圧VFB、又は、参照電圧VREFがゲート電極に供給される第2のPMOSトランジスタ211が第1のPMOSトランジスタ210と第2のNMOSトランジスタ213にバイアス電流を供給する。すなわち、端子202に第2のPMOSトランジスタ211のゲート電極のバイアス電圧として供給されるフィードバック電圧VFB、または、参照電圧VREFで信号伝播速度が制御される遅延セルが構成される。入力端子200に印加されるクロック信号CLKの立上りと立下りに応答してCMOSインバータを構成する第1のPMOSトランジスタ210と第2のNMOSトランジスタ213がオン/オフし、クロック信号CLKが反転された出力信号が、出力端子201から出力される。
同図(D)の実施形態の遅延セルは、第1のPMOSトランジスタ210のゲート電極が、フィードバック電圧VFB、または、参照電圧VREFが印加される入力端202に接続される。第2のNMOSトランジスタ213のゲート電極は、電源電圧VDDが印加される端子203に接続される。第2のPMOSトランジスタ211と第1のNMOSトランジスタ212のゲート電極は共通接続され、クロック信号CLKが供給される入力端子200に接続される。第2のPMOSトランジスタ211と第1のNMOSトランジスタ212は、CMOSインバータを構成する。本実施形態においては、フィードバック電圧VFB、又は、参照電圧VREFがゲート電極に供給される第1のPMOSトランジスタ210のドレイン電流が、第2のPMOSトランジスタ211と第1のNMOSトランジスタ212にバイアス電流として供給され、遅延セルの動作電流となる。すなわち、端子202に第1のNMOSトランジスタ210のゲート電極のバイアス電圧として供給されるフィードバック電圧VFB、または、参照電圧VREFで信号伝播速度が制御される遅延セルが構成される。入力端子200に印加されるクロック信号CLKの立上りと立下りに応答してCMOSインバータを構成する第2のPMOSトランジスタ211と第1のNMOSトランジスタ212がオン/オフし、クロック信号CLKが反転された出力信号が、出力端子201から出力される。
いずれの実施形態の遅延セルも、CMOSインバータを構成するPMOSトランジスタとNMOSトランジスタがクロック信号CLKに応答して、そのクロック信号CLKの立上り、及び、立下りの極限られた期間の間のみ動作する。従って、遅延セルを用いて構成されるコンパレータ8による電力消費は大幅に低減される。
(第4の実施形態)
図8は、第4の実施形態のDC−DCコンバータを示す図である。既述の実施形態に対応する構成要素には同一の符号を付し、説明を省略する。本実施形態は、出力電流IOUTを検知する電流センサ183と、その電流センサ183の出力を参照閾値電圧VREFFと比較するコンパレータ181を有する。すなわち、コンパレータ181の非反転入力端(+)には、電流センサ183の出力が印加され、反転入力端(−)には、参照閾値電圧源182の参照閾値電圧VREFFが印加される。コンパレータ181は、電流センサ183の出力電圧が参照閾値電圧VREFFを超えた場合にHighレベルの信号を出力する。すなわち、出力電流IOUTが増加し、重負荷の状態になった時にコンパレータ181からHighレベルの信号が出力される。
図8は、第4の実施形態のDC−DCコンバータを示す図である。既述の実施形態に対応する構成要素には同一の符号を付し、説明を省略する。本実施形態は、出力電流IOUTを検知する電流センサ183と、その電流センサ183の出力を参照閾値電圧VREFFと比較するコンパレータ181を有する。すなわち、コンパレータ181の非反転入力端(+)には、電流センサ183の出力が印加され、反転入力端(−)には、参照閾値電圧源182の参照閾値電圧VREFFが印加される。コンパレータ181は、電流センサ183の出力電圧が参照閾値電圧VREFFを超えた場合にHighレベルの信号を出力する。すなわち、出力電流IOUTが増加し、重負荷の状態になった時にコンパレータ181からHighレベルの信号が出力される。
出力電圧VOUTのフィードバック電圧VFBは、フィルタ180を介して、コンパレータ8の反転入力端(−)に供給される。フィルタ180は、負荷変動に対するDC−DCコンバータの応答性を改善するために設けられる。コンパレータ181の出力は、周波数調整回路184に供給される。周波数調整回路184は、例えば、カウンタ(図示せず)で構成され、カウント値が所定の値に達したときにクロック信号CLKを出力する。周波数調整回路184には、例えば、水晶発振器(図示せず)からのクロック信号CLKOが供給される。コンパレータ181からの出力信号により周波数調整回路184がクロック信号CLKを出力するカウント値が調整されることにより、周波数調整回路184の分周比が調整される。コンパレータ181からHighレベルの信号が出力される時、すなわち、出力電流IOUTを検知する電流センサ183の出力電圧が参照閾値電圧VREFFより高い時、コンパレータ8に供給されるクロック信号CLKの周波数を高くするように周波数調整回路184は調整される。
コンパレータ181の出力信号は、フィルタ180に供給される。フィルタ180は、コンパレータ181からの出力信号により、周波数特性が調整される。コンパレータ181からHighレベルの出力信号が供給される時、すなわち、出力電流IOUTが大きい時には、DC−DCコンバータのスイッチング周波数が高くなる。DC−DCコンバータのスイッチング周波数に応じてフィルタ180の周波数特性を調整することにより、負荷変動に対するDC−DCコンバータの応答性を改善することが出来る。
本実施形態においては、出力電流IOUTを検知し、その検知結果によりフィルタ180の周波数特性が調整される。これにより、負荷変動に対するDC−DCコンバータの応答性を改善することが出来る。
図9は、フィルタの実施形態を示す図である。同図(A)の実施形態のフィルタ180は、出力端子2と接地間に直列に接続される第1の抵抗300と第2の抵抗301を有する。第1の抵抗300と第2の抵抗301の接続点305の電位がコンパレータ8にフィードバック電圧VFBとして供給される。第1のコンデンサ302が、第1の抵抗300に並列接続される。第2のコンデンサ303は、スイッチ304を介して第1の抵抗300に並列接続される。スイッチ304は、例えば、コンパレータ181からの出力信号がHighレベルの時、オンする。第1の抵抗300に並列接続されるコンデンサの容量をコンパレータ181からの出力信号に応じて調整することにより、フィルタ180の周波数特性を調整することが出来る。
同図(B)の実施形態のフィルタ180は、出力端子2とセレクタ312の間に並列に接続された第1のフィルタ310と第2のフィルタ311を有する。コンパレータ181からの出力信号に応答して、セレクタ312が第1のフィルタ310、又は、第2のフィルタ311を選択して、コンパレータ8に接続する。周波数特性の異なる第1のフィルタ310と第2のフィルタ311を用意し、コンパレータ181からの出力信号に応じてフィルタを選択することにより、フィルタ180の周波数特性を調整することが出来る。
(第5の実施形態)
図10は、第5の実施形態のDC−DCコンバータと動作波形を示す図である。既述の実施形態に対応する構成要素には同一符号を付し、説明を省略する。本実施形態は、いわゆる、不連続電流モード(Discontinuous Conduction Mode)制御(以降、DCM制御という)のDC−DCコンバータを構成する。同図(A)に示す本実施形態のDC−DCコンバータは、出力ノード3が非反転入力端(+)に接続され、反転入力端(−)が、ローサイドスイッチを構成するNMOSトランジスタ5のソース電極に接続されるコンパレータ90を有する。コンパレータ90には、NMOSトランジスタ5に供給される駆動制御部12の駆動信号PNが供給される。駆動信号PNは、例えば、コンパレータ90の電流源を構成するMOSトランジスタ(図示せず)のゲート電極に供給される。これにより、コンパレータ90は、駆動制御部12の駆動信号PNが供給される間だけ動作する。コンパレータ90の出力信号は、駆動制御部12に供給される。
図10は、第5の実施形態のDC−DCコンバータと動作波形を示す図である。既述の実施形態に対応する構成要素には同一符号を付し、説明を省略する。本実施形態は、いわゆる、不連続電流モード(Discontinuous Conduction Mode)制御(以降、DCM制御という)のDC−DCコンバータを構成する。同図(A)に示す本実施形態のDC−DCコンバータは、出力ノード3が非反転入力端(+)に接続され、反転入力端(−)が、ローサイドスイッチを構成するNMOSトランジスタ5のソース電極に接続されるコンパレータ90を有する。コンパレータ90には、NMOSトランジスタ5に供給される駆動制御部12の駆動信号PNが供給される。駆動信号PNは、例えば、コンパレータ90の電流源を構成するMOSトランジスタ(図示せず)のゲート電極に供給される。これにより、コンパレータ90は、駆動制御部12の駆動信号PNが供給される間だけ動作する。コンパレータ90の出力信号は、駆動制御部12に供給される。
コンパレータ90は、出力ノード3の電位が、接地電位より高くなるとHighレベルの信号を駆動制御部12に供給し、駆動信号PNの出力を強制的に停止させる。出力ノード3の電位が接地電位より高くなる現象は、インダクタ電流ILが出力ノード3から接地電位VSS側に流れる場合に生じる。すなわち、インダクタ電流ILが逆流して、コンデンサ7に蓄積された電荷が接地側に流れ、無駄に消費される場合に生じる。コンパレータ90による比較動作により、接地電位より出力ノード3の電位が高くなるタイミングでローサイドスイッチを構成するNMOSトランジスタ5をオフさせることにより、インダクタ電流ILの逆流を回避し、無駄な電力消費を抑制することが出来る。
同図(B)は、本実施形態の動作波形を概略的に示す図である。同図の(i)は、フィードバック電圧VFBと参照電圧VREFを示す。同図の(ii)は、クロック信号CLKを示しており、タイミングt1、t2、及びt3でコンパレータ8に供給される。同図の(iii)は、コンパレータ8の出力信号を示す。タイミングt2での比較動作時のみ、フィードバック電圧VFBが参照電圧VRFより低いため、コンパレータ8からHighレベルの信号が出力される。パルス生成部11は、コンパレータ8の出力信号に応答して、Highレベルの期間Tが一定のパルス信号PGを1個出力する(同図の(iv))。駆動制御部12は、パルス生成部11のパルス信号PGに応答して、ハイサイドスイッチを構成するPMOSトランジスタ4をオンさせる駆動信号PP(同図の(v))とローサイドスイッチを構成するNMOSトランジスタ5をオンさせる駆動信号PN(同図の(vi))を出力する。同図(vii)はインダクタ電流ILを示す。駆動信号PNに応答して、コンパレータ90は離散時間動作を行い、出力ノード3の電位と接地電位VSSを比較する。出力ノード3の電位が接地電位よりも高くなるタイミング、すなわち、インダクタ電流ILが逆流を始めるタイミングでコンパレータ90がHighレベルの出力信号を駆動制御部12に供給し、駆動信号PNを強制的に立下げる。これにより、NMOSトランジスタ5はオフとなり、インダクタ電流ILが逆流することを回避することが出来る。
本実施形態は、DCM制御のDC−DCコンバータを構成するため、インダクタ電流ILの逆流が回避され、無駄な電力消費を抑えることが出来る。特に、クロック信号CLKの周波数が低く、離散時間動作間の間隔が長い軽負荷状態の時に効果的である。軽負荷状態の時に、インダクタ電流ILが逆流する可能性が高くなるからである。クロック信号CLKの周波数を下げた場合でもインダクタ電流ILの逆流が回避され、安定した制御が可能となる。また、出力電流IOUTを検出する代わりに、ハイサイドスイッチを構成するPMOSトランジスタ4とローサイドスイッチを構成するNMOSトランジスタ5の両方のトランジスタがオフしている時間の長さを検出し、その時間の長さに応じて、コンパレータ8に供給するクロック信号CLKの周波数を調整する構成とすることも可能である。駆動制御部12から供給される1つの駆動信号PPによりハイサイドスイッチを構成するPMOSトランジスタがオンする時間が一定(constant ON time)の場合、1回のスイッチング動作で出力端子に出力される電荷は略一定である。このため、ハイサイドスイッチを構成するPMOSトランジスタ4とローサイドスイッチを構成するNMOSトランジスタ5のスイッチングの頻度を検知することにより、等価的に出力電流IOUTの検知が出来る。かかる構成により、電流センサ183を含む、出力電流IOUTを検知する回路構成を削減することが出来る。また、コンパレータ8に供給されるクロック信号CLKをカウントして、等価的に出力電流IOUTを検知する構成とすることも可能である。
既述の実施形態においては、ハイサイドスイッチをPMOSトランジスタ4で構成し、ローサイドスイッチをNMOSトランジスタ5で構成したが、両方のMOSトランジスタをNMOSトランジスタで構成しても良い。この場合には、MOSトランジスタの極性に応じて、駆動制御部12から出力される駆動信号の極性を変更する。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
1 入力端子、2 出力端子、3 出力ノード、4 PMOSトランジスタ、5 NMOSトランジスタ、6 インダクタ、7 コンデンサ、8 コンパレータ、9 参照電圧源、10 制御回路、11 パルス生成部、12 駆動制御部、13 クロック信号入力端子、14 負荷、20 クロック生成回路、21 周波数調整回路。
Claims (10)
- 出力電圧のフィードバック電圧と参照電圧を比較する比較回路を有し、前記比較回路の出力信号に応じて前記出力電圧を制御する制御回路を備えるDC−DCコンバータにおいて、前記比較回路は離散時間動作を行うことを特徴とするDC−DCコンバータ。
- 前記比較回路にクロック信号を供給するクロック信号供給手段を備え、前記比較回路は前記クロック信号に応答して前記離散時間動作を行うことを特徴とする請求項1に記載のDC−DCコンバータ。
- 前記出力電圧が供給される負荷の動作モードを切替えるモード切替信号に応じて前記クロック信号の周波数が調整されることを特徴とする請求項2に記載のDC−DCコンバータ。
- 出力電流に応じたフィードバック信号を予め設定された閾値と比較する比較手段を有し、前記比較手段の出力信号に応じて前記クロック信号の周波数が調整されることを特徴とする請求項2に記載のDC−DCコンバータ。
- 前記比較回路は、
前記フィードバック電圧と前記参照電圧が供給される差動対を構成する第1及び第2のMOSトランジスタと、
前記第1及び前記第2のMOSトランジスタにバイアス電流を供給する電流源回路と、
を有し、前記クロック信号に応答して前記電流源回路がオン/オフすることにより前記離散時間動作を行うことを特徴とする請求項1から4のいずれか一項に記載のDC−DCコンバータ。 - 直流入力電圧が印加される入力端子と前記出力電圧が印加される出力端子間に接続されるハイサイドスイッチを備え、前記制御回路は、前記比較回路の出力信号に応答して、前記ハイサイドスイッチをオンさせる期間が一定の駆動信号を生成することを特徴とする請求項1から5のいずれか一項に記載のDC−DCコンバータ。
- 前記ハイサイドスイッチの一端が前記入力端子に接続され、前記ハイサイドスイッチの他端が接続される出力ノードと、
前記出力ノードと接地電位間に接続されるローサイドスイッチと、
前記出力ノードの電位と前記接地電位を比較する第2の比較回路と、
を更に備え、前記出力ノードの電位が前記接地電位より高くなる場合に前記第2の比較回路から出力される信号により前記制御回路を制御して、前記ローサイドスイッチをオフにすることを特徴とする請求項6に記載のDC−DCコンバータ。 - 入力電圧が印加される入力端子と、
負荷に出力電圧を供給する出力端子と、
前記入力端子と前記出力端子間に主電流路が接続されるスイッチングトランジスタと、
前記出力電圧のフィードバック電圧と参照電圧を比較する比較回路と、
前記比較回路の出力信号に応じて前記出力電圧を制御する制御回路と、
を備えるDC−DCコンバータにおいて、前記比較回路は離散時間動作を行うことを特徴とするDC−DCコンバータ。 - 前記制御回路は、前記比較回路の出力信号に応答して前記スイッチングトランジスタを一定時間オンさせる駆動信号を生成することを特徴とする請求項8に記載のDC−DCコンバータ。
- 直流入力電圧が印加される入力端子と、
出力電圧が供給される出力端子と、
前記入力端子と前記出力端子間にソース・ドレイン流路が接続されるスイッチングトランジスタと、
前記出力電圧のフィードバック電圧と参照電圧を比較する比較回路と、
前記比較回路を離散時間動作させるクロック信号を供給するクロック信号供給手段と、
前記比較回路の出力信号に応じて前記スイッチントランジスタをオン/オフさせる駆動信号を出力する制御回路と、
を備え、
前記スイッチングトランジスタのスイッチング周波数の最大値は、前記クロック信号の周波数以下になるように制御されることを特徴とするDC−DCコンバータ。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013237246A JP2015097460A (ja) | 2013-11-15 | 2013-11-15 | Dc−dcコンバータ |
US14/478,584 US9584014B2 (en) | 2013-11-15 | 2014-09-05 | DC-DC converter |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013237246A JP2015097460A (ja) | 2013-11-15 | 2013-11-15 | Dc−dcコンバータ |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2015097460A true JP2015097460A (ja) | 2015-05-21 |
Family
ID=53172653
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2013237246A Abandoned JP2015097460A (ja) | 2013-11-15 | 2013-11-15 | Dc−dcコンバータ |
Country Status (2)
Country | Link |
---|---|
US (1) | US9584014B2 (ja) |
JP (1) | JP2015097460A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN107924161A (zh) * | 2015-09-11 | 2018-04-17 | 德克萨斯仪器股份有限公司 | 具有调整频率和/或采样孔径窗口的采样控制环的超低功率比较器 |
US10033355B2 (en) | 2015-11-09 | 2018-07-24 | Socionext Inc. | Electric power supply device and semiconductor device |
KR20180123713A (ko) * | 2016-03-31 | 2018-11-19 | 버터플라이 네트워크, 인크. | 멀티레벨 양극성 펄서 |
CN113839556A (zh) * | 2020-06-24 | 2021-12-24 | 圣邦微电子(北京)股份有限公司 | Dc-dc变换器及其控制电路 |
US11921240B2 (en) | 2019-09-19 | 2024-03-05 | Bfly Operations, Inc. | Symmetric receiver switch for ultrasound devices |
Families Citing this family (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9696350B2 (en) | 2013-03-15 | 2017-07-04 | Intel Corporation | Non-linear control for voltage regulator |
JP2015012694A (ja) * | 2013-06-28 | 2015-01-19 | 株式会社東芝 | 電源回路 |
US9606558B2 (en) * | 2014-03-04 | 2017-03-28 | Qualcomm Technologies International. Ltd. | Lower power switching linear regulator |
CN105515361B (zh) * | 2015-11-26 | 2018-07-06 | 深圳市华星光电技术有限公司 | 一种缓冲电路 |
JP2017143703A (ja) * | 2016-02-12 | 2017-08-17 | エスアイアイ・セミコンダクタ株式会社 | Dc−dcコンバータ |
JP6718308B2 (ja) * | 2016-05-24 | 2020-07-08 | ローム株式会社 | 同期整流型のdc/dcコンバータおよびそのコントローラ、制御方法ならびに電子機器 |
CN107528469A (zh) * | 2016-06-20 | 2017-12-29 | 深圳市中兴微电子技术有限公司 | 电源电路 |
US10079583B2 (en) * | 2016-11-29 | 2018-09-18 | Taiwan Semiconductor Manufacturing Company, Ltd. | Transmitter power detection circuit and method |
US10164537B2 (en) * | 2017-01-03 | 2018-12-25 | National Taipei University Of Technology | Switching regulator |
CN108964454B (zh) * | 2017-05-17 | 2020-07-28 | 中芯国际集成电路制造(上海)有限公司 | 直流-直流转换电路系统及其形成方法 |
US10432092B2 (en) | 2017-11-17 | 2019-10-01 | Texas Instruments Incorporated | Self-calibrated DC-DC converter |
WO2019166177A1 (en) * | 2018-02-28 | 2019-09-06 | Würth Elektronik eiSos Gmbh & Co. KG | A single mode load tracking voltage mode controller with near minimum deviation transient response |
US20200136505A1 (en) * | 2018-10-26 | 2020-04-30 | Nxp B.V. | Switched resistor dc-dc converter |
KR102523373B1 (ko) * | 2018-11-13 | 2023-04-18 | 삼성전기주식회사 | 네가티브 전압 회로 |
US11222687B2 (en) * | 2020-03-11 | 2022-01-11 | Dell Products L.P. | System and method for power plane noise reduction in a memory subsystem of an information handling system |
TWI725807B (zh) * | 2020-04-07 | 2021-04-21 | 新唐科技股份有限公司 | 穩壓控制系統及其方法 |
TWI719881B (zh) * | 2020-04-09 | 2021-02-21 | 新唐科技股份有限公司 | 穩壓控制系統及其方法 |
CN114531016B (zh) * | 2020-11-23 | 2024-07-16 | 圣邦微电子(北京)股份有限公司 | 一种开关变换器及其过零检测电路和过零检测方法 |
CN116488467B (zh) * | 2023-06-21 | 2023-08-29 | 上海英联电子科技有限公司 | 多相位直流电压转换电路 |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3395080B2 (ja) | 1992-02-24 | 2003-04-07 | 日立照明株式会社 | 電源回路 |
JP4578198B2 (ja) * | 2004-09-30 | 2010-11-10 | 株式会社リコー | スイッチングレギュレータ |
JP2007159275A (ja) | 2005-12-06 | 2007-06-21 | Matsushita Electric Ind Co Ltd | Dc−dcコンバータ |
JP5304173B2 (ja) | 2008-10-27 | 2013-10-02 | 富士通セミコンダクター株式会社 | 電源電圧制御回路及びdc−dcコンバータ |
JP5451123B2 (ja) | 2009-03-17 | 2014-03-26 | スパンション エルエルシー | 電源装置,電源制御装置及び電源装置の制御方法 |
US8164391B2 (en) * | 2010-07-28 | 2012-04-24 | Active-Semi, Inc. | Synchronization of multiple high frequency switching power converters in an integrated circuit |
TWI411213B (zh) * | 2011-02-24 | 2013-10-01 | Richtek Technology Corp | 漣波調節器的控制電路及方法 |
JP6010284B2 (ja) * | 2011-08-11 | 2016-10-19 | ローム株式会社 | スイッチングレギュレータおよびその制御回路、制御方法、ならびに電子機器 |
KR101877552B1 (ko) * | 2011-10-12 | 2018-07-12 | 한국전자통신연구원 | Dc-dc 컨버터 |
JP2013165537A (ja) * | 2012-02-09 | 2013-08-22 | Ricoh Co Ltd | スイッチングレギュレータとその制御方法及び電源装置 |
US8975887B2 (en) * | 2012-07-08 | 2015-03-10 | R2 Semiconductor, Inc. | Suppressing oscillations in an output of a switched power converter |
US9285812B2 (en) * | 2013-02-01 | 2016-03-15 | Allegro Microsystems, Llc | Soft start circuits and techniques |
-
2013
- 2013-11-15 JP JP2013237246A patent/JP2015097460A/ja not_active Abandoned
-
2014
- 2014-09-05 US US14/478,584 patent/US9584014B2/en not_active Expired - Fee Related
Cited By (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN107924161A (zh) * | 2015-09-11 | 2018-04-17 | 德克萨斯仪器股份有限公司 | 具有调整频率和/或采样孔径窗口的采样控制环的超低功率比较器 |
CN107924161B (zh) * | 2015-09-11 | 2021-03-05 | 德克萨斯仪器股份有限公司 | 具有调整频率和/或采样孔径窗口的采样控制环的超低功率比较器 |
US10033355B2 (en) | 2015-11-09 | 2018-07-24 | Socionext Inc. | Electric power supply device and semiconductor device |
KR20180123713A (ko) * | 2016-03-31 | 2018-11-19 | 버터플라이 네트워크, 인크. | 멀티레벨 양극성 펄서 |
JP2019514260A (ja) * | 2016-03-31 | 2019-05-30 | バタフライ ネットワーク,インコーポレイテッド | マルチレベル両極性パルサー |
JP7016811B2 (ja) | 2016-03-31 | 2022-02-07 | バタフライ ネットワーク,インコーポレイテッド | マルチレベル両極性パルサー |
US11294044B2 (en) | 2016-03-31 | 2022-04-05 | Bfly Operations, Inc. | Multilevel bipolar pulser |
KR102435299B1 (ko) * | 2016-03-31 | 2022-08-24 | 비에프엘와이 오퍼레이션즈, 인크. | 멀티레벨 양극성 펄서 |
US11768282B2 (en) | 2016-03-31 | 2023-09-26 | BFLY Operations, Inc | Multilevel bipolar pulser |
US11921240B2 (en) | 2019-09-19 | 2024-03-05 | Bfly Operations, Inc. | Symmetric receiver switch for ultrasound devices |
CN113839556A (zh) * | 2020-06-24 | 2021-12-24 | 圣邦微电子(北京)股份有限公司 | Dc-dc变换器及其控制电路 |
CN113839556B (zh) * | 2020-06-24 | 2023-08-22 | 圣邦微电子(北京)股份有限公司 | Dc-dc变换器及其控制电路 |
Also Published As
Publication number | Publication date |
---|---|
US20150137778A1 (en) | 2015-05-21 |
US9584014B2 (en) | 2017-02-28 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2015097460A (ja) | Dc−dcコンバータ | |
JP4638856B2 (ja) | コンパレータ方式dc−dcコンバータ | |
JP5852380B2 (ja) | Dc/dcコンバータ | |
JP5211959B2 (ja) | Dc−dcコンバータ | |
TWI405062B (zh) | 切換式調整器及其操作控制方法 | |
TWI593224B (zh) | 升壓降壓型開關功率變換器及其控制電路 | |
JP5586211B2 (ja) | Dc−dcコンバータおよび半導体集積回路 | |
US10181793B2 (en) | Control circuit for buck-boost power converter with stable bootstrap voltage refresh | |
US9660533B2 (en) | Buck-boost converter with smooth transition circuits and methods | |
KR101014738B1 (ko) | 승압/강압형 스위칭 조절기 및 역전류 방지 방법 | |
JP4631916B2 (ja) | 昇圧形dc−dcコンバータ | |
JP5458686B2 (ja) | 降圧型コンバータ | |
CN106788398B (zh) | 时钟分频电路、控制电路以及电源管理集成电路 | |
TW201635689A (zh) | 升壓降壓開關功率變換器、控制電路及模式切換控制單元 | |
JP2007295736A (ja) | 多出力型dc/dcコンバータ | |
KR20080077046A (ko) | 반도체 장치 | |
JP2016116336A (ja) | 電源回路とその制御方法 | |
US20180175725A1 (en) | Control scheme for dc-dc power converters with ultra-fast dynamic response | |
TW201315113A (zh) | 切換調整器 | |
US20130335050A1 (en) | Switching regulator control circuit | |
JP6097237B2 (ja) | Dc−dcコンバータおよび半導体集積回路 | |
JP2015077007A (ja) | スイッチング電源装置 | |
JP2013150515A (ja) | 降圧スイッチングレギュレータおよびその制御回路、制御方法、それを用いた電子機器 | |
KR102076991B1 (ko) | 차지 펌프 장치 | |
JP2007151322A (ja) | 電源回路およびdc−dcコンバータ |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20151102 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20160217 |
|
A762 | Written abandonment of application |
Free format text: JAPANESE INTERMEDIATE CODE: A762 Effective date: 20160725 |