JP2013150515A - 降圧スイッチングレギュレータおよびその制御回路、制御方法、それを用いた電子機器 - Google Patents

Abstract

【課題】軽負荷時における降圧スイッチングレギュレータの出力電圧のリップルを低減する。
【解決手段】ピーク電流検出回路１０４は、スイッチングトランジスタＭ１に流れる電流Ｉ_Ｍ１が所定のピーク電流Ｉ_ＰＥＡＫに達するとアサートされるピーク電流検出信号Ｓ２を生成する。コンパレータ１０２は、出力電圧Ｖ_ＯＵＴに応じたフィードバック電圧Ｖ_ＦＢを所定の基準電圧Ｖ_ＲＥＦと比較し、フィードバック電圧Ｖ_ＦＢが基準電圧Ｖ_ＲＥＦより低くなるとアサートされ、高くなるとネゲートされる比較信号Ｓ１を生成する。ロジック回路１２０は、（１）比較信号Ｓ１がアサートされると、パルス信号Ｓ_ＰＦＭをスイッチングトランジスタＭ１のオンレベルに遷移させ、（２）ピーク電流検出信号Ｓ２のアサートと、比較信号Ｓ１のネゲートの早い方のタイミングにおいて、パルス信号Ｓ_ＰＦＭをスイッチングトランジスタＭ１のオフレベルに遷移させる。
【選択図】図３

Description

本発明は、降圧スイッチングレギュレータに関する。

電池電圧や、商用交流電圧を直流化した電圧を降圧するために、降圧スイッチングレギュレータ（ＤＣ／ＤＣコンバータ）が利用される。図１は、本発明者が検討した降圧スイッチングレギュレータの構成を示す回路図である。スイッチングレギュレータ１０ｒは、入力端子Ｐ１に入力された入力電圧Ｖ_ＩＮを降圧し、所定の目標レベルに安定化された出力電圧Ｖ_ＯＵＴを、出力端子Ｐ２に接続される負荷（不図示）に供給する。

スイッチングトランジスタＭ１、同期整流トランジスタＭ２、インダクタＬ１、出力キャパシタＣ１の回路トポロジーは、一般的な同期整流型の降圧スイッチングレギュレータのそれと同様である。

第１抵抗Ｒ１および第２抵抗Ｒ２は、出力電圧Ｖ_ＯＵＴを分圧し、フィードバック電圧Ｖ_ＦＢを生成する。コンパレータ１０２は、フィードバック電圧Ｖ_ＦＢを所定の基準電圧Ｖ_ＲＥＦと比較し、フィードバック電圧Ｖ_ＦＢが基準電圧Ｖ_ＲＥＦより低くなるとアサート（ハイレベル）され、高くなるとネゲート（ローレベル）される比較信号Ｓ１を生成する。

ピーク電流検出回路１０４は、スイッチングトランジスタＭ１に流れる電流Ｉ_Ｍ１が所定のピーク電流Ｉ_ＰＥＡＫに達するとアサート（ハイレベル）されるピーク電流検出信号Ｓ２を生成する。ロジック回路１０８は、比較信号Ｓ１およびピーク電流検出信号Ｓ２に応じてレベルが遷移するパルス信号Ｓ_ＰＦＭを生成する。ロジック回路１０８は、（１）比較信号Ｓ１がアサートされると、パルス信号Ｓ_ＰＦＭをスイッチングトランジスタＭ１のオンに対応するオンレベル（ハイレベル）に遷移させる。またロジック回路１０８は、（２）ピーク電流検出信号Ｓ２がアサートされると、パルス信号Ｓ_ＰＦＭをスイッチングトランジスタＭ１のオフに対応するオフレベル（ローレベル）に遷移させる。ドライバ１１０は、パルス信号Ｓ_ＰＦＭに応じてスイッチングトランジスタＭ１および同期整流トランジスタＭ２を相補的にスイッチングする。

軽負荷検出コンパレータ１０６は、同期整流トランジスタＭ２のオン期間において、同期整流トランジスタＭ２に流れる電流をモニタし、この電流がゼロ付近のしきい値まで低下するとアサートされる軽負荷検出信号Ｓ３を生成する。ドライバ１１０は、軽負荷検出信号Ｓ３がアサートされると、スイッチングトランジスタＭ１および同期整流トランジスタＭ２を両方オフし、スイッチングトランジスタＭ１と同期整流トランジスタＭ２の接続点であるスイッチングノードＬＸをハイインピーダンスとする。

図２は、図１のスイッチングレギュレータ１０ｒの軽負荷時の動作を示す時間波形図である。本明細書における波形図やタイムチャートの縦軸および横軸は、理解を容易とするために適宜拡大、縮小したものであり、また示される各波形も、理解の容易のために簡略化されている。

時刻ｔ０にフィードバック電圧Ｖ_ＦＢが基準電圧Ｖ_ＲＥＦまで低くなると、比較信号Ｓ１がアサートされ、パルス信号Ｓ_ＰＦＭがオンレベルとなり、スイッチングトランジスタＭ１がオンする。スイッチングトランジスタＭ１がオンすると、スイッチングトランジスタＭ１を経由してインダクタＬ１に流れる電流Ｉ_Ｍ１が時間とともに増大する。時刻ｔ１に電流Ｉ_Ｍ１がピーク電流Ｉ_ＰＥＡＫに達すると、ピーク電流検出信号Ｓ２がアサートされ、パルス信号Ｓ_ＰＦＭがオフレベルに遷移し、スイッチングトランジスタＭ１がオフ、同期整流トランジスタＭ２がオンする。

同期整流トランジスタＭ２を経由してインダクタＬ１に流れる電流Ｉ_Ｍ２は、時間とともに低下していき、時刻ｔ２にゼロ付近のしきい値レベルＩ_ＴＨまで減少すると、軽負荷検出信号Ｓ３がアサートされる。軽負荷検出信号Ｓ３がアサートされると、スイッチングトランジスタＭ１と同期整流トランジスタＭ２が両方オフとなり、スイッチングノードＬＸがハイインピーダンスとなる。

時刻ｔ３にフィードバック電圧Ｖ_ＦＢが基準電圧Ｖ_ＲＥＦまで低下すると、再び比較信号Ｓ１がアサートされる。スイッチングレギュレータ１０ｒは、時刻ｔ０〜ｔ３の動作を繰り返す。

この構成では、負荷電流Ｉ_ＯＵＴの大きさにかかわらず、スイッチングトランジスタＭ１を経由するコイル電流Ｉ_Ｌ（＝Ｉ_Ｍ１）が所定のピーク電流Ｉ_ＰＥＡＫに達するまでの期間、スイッチングトランジスタＭ１がオンされる。図１の回路では、スイッチングトランジスタＭ１のオン時間が負荷電流Ｉ_ＯＵＴにかかわらず実質的に一定となるため、軽負荷状態では、出力キャパシタＣ１に余剰なコイル電流が供給され、出力電圧Ｖ_ＯＵＴのリップルが大きくなる。なお以上の考察を当業者の一般的な技術常識と把握してはならない。

本発明は係る課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、軽負荷時における降圧スイッチングレギュレータの出力電圧のリップルの低減にある。

本発明のある態様は、入力電圧を降圧し、目標レベルに安定化された出力電圧を生成する降圧スイッチングレギュレータの制御回路に関する。制御回路は、出力電圧に応じたフィードバック電圧を所定の基準電圧と比較し、フィードバック電圧が基準電圧より低くなるとアサートされ、高くなるとネゲートされる比較信号を生成するコンパレータと、降圧スイッチングレギュレータのスイッチングトランジスタに流れる電流が所定のピーク電流に達するとアサートされるピーク電流検出信号を生成するピーク電流検出回路と、比較信号およびピーク電流検出信号に応じてレベルが遷移するパルス信号を生成するロジック回路であって、（１）比較信号がアサートされると、パルス信号をスイッチングトランジスタのオンに対応するオンレベルに遷移させ、（２）ピーク電流検出信号のアサートと、比較信号のネゲートの早い方のタイミングにおいて、パルス信号をスイッチングトランジスタのオフに対応するオフレベルに遷移させるロジック回路と、パルス信号に応じてスイッチングトランジスタをスイッチングするドライバと、を備える。

本発明の別の態様もまた、制御回路である。この制御回路は、入力電圧を降圧し、目標レベルに安定化された出力電圧を生成する降圧スイッチングレギュレータの制御回路であって、出力電圧に応じたフィードバック電圧を所定の基準電圧と比較し、フィードバック電圧が基準電圧より低くなるとアサートされ、高くなるとネゲートされる比較信号を生成するコンパレータと、降圧スイッチングレギュレータのスイッチングトランジスタをオンしてから所定のオン時間経過後にアサートされるピーク電流検出信号を生成するピーク電流検出回路と、比較信号およびピーク電流検出信号に応じてレベルが遷移するパルス信号を生成するロジック回路であって、（１）比較信号がアサートされると、パルス信号をスイッチングトランジスタのオンに対応するオンレベルに遷移させ、（２）ピーク電流検出信号のアサートと、比較信号のネゲートの早い方のタイミングにおいて、パルス信号をスイッチングトランジスタのオフに対応するオフレベルに遷移させるロジック回路と、パルス信号に応じてスイッチングトランジスタをスイッチングするドライバと、を備える。

これらの態様において、フィードバック電圧が基準電圧より低くなってから高くなるまでの時間、つまり比較信号がアサートされてからネゲートされるまでの遅延時間は、負荷が軽くなるにしたがい短くなる。したがってある程度負荷が軽くなると、ピーク電流検出信号がアサートされるよりも早く、比較信号がネゲートされるようになり、負荷が軽いほどパルス信号のオンレベルの期間（オン時間）が短くなっていく。その結果、軽負荷時における出力電圧のリップルを低減することができる。

比較信号は、アサートがハイレベル、ネゲートがローレベルに割り当てられ、ピーク電流検出信号は、アサートがローレベルに割り当てられてもよい。ロジック回路は、比較信号とピーク電流検出信号の論理積を生成するＡＮＤゲートと、入力端子に所定のハイレベル電圧を受け、そのクロック端子に比較信号を受け、反転論理のクリア端子にＡＮＤゲートの出力を受けるＤフリップフロップと、を含んでもよい。
この構成によれば、比較信号およびピーク電流検出信号にもとづいて遷移するパルス信号を生成できる。

ロジック回路はさらに、スイッチングトランジスタのオン期間においてローレベルとなるスイッチング信号と、比較信号の論理和を生成するＯＲゲートをさらに含んでもよい。ＡＮＤゲートは、ＯＲゲートの出力とピーク電流検出信号の論理積を生成してもよい。

降圧スイッチングレギュレータは、スイッチングトランジスタと直列に接続された同期整流トランジスタを有する同期整流型であってもよい。ドライバは、パルス信号に応じてスイッチングトランジスタおよび同期整流トランジスタを相補的にスイッチングしてもよい。

制御回路は、同期整流トランジスタがオンの期間において、同期整流トランジスタの両端間の検出電圧を所定のしきい値電圧と比較し、検出電圧がしきい値電圧より小さくなるとアサートされる軽負荷検出信号を生成する軽負荷検出コンパレータをさらに備えてもよい。ドライバは、同期整流トランジスタのオン期間において軽負荷検出信号がアサートされると、同期整流トランジスタをオフしてもよい。

降圧スイッチングレギュレータは、スイッチングトランジスタと直列に接続された整流ダイオードを有する同期整流型であってもよい。

制御回路は、ひとつの半導体基板に一体集積化されてもよい。
「一体集積化」とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗やキャパシタなどが半導体基板の外部に設けられていてもよい。

本発明の別の態様は、降圧スイッチングレギュレータに関する。降圧スイッチングレギュレータは、入力電圧が印加される入力ラインと接地ラインの間に順に直列に設けられるスイッチングトランジスタおよび同期整流トランジスタと、スイッチングトランジスタと同期整流トランジスタの接続点であるスイッチングノードと出力ラインの間に設けられたインダクタと、出力ラインと接地ラインの間に設けられた出力キャパシタと、出力ラインに生ずる出力電圧に応じたフィードバック電圧を受け、スイッチングトランジスタおよび同期整流トランジスタをスイッチングする上述の制御回路と、を備えてもよい。

本発明の別の態様は、降圧スイッチングレギュレータに関する。降圧スイッチングレギュレータは、入力電圧が印加される入力ラインと接地ラインの間に順に直列に設けられるスイッチングトランジスタおよび整流ダイオードと、スイッチングトランジスタと整流ダイオードの接続点であるスイッチングノードと、出力ラインの間に設けられたインダクタと、出力ラインと接地ラインの間に設けられた出力キャパシタと、出力ラインに生ずる出力電圧に応じたフィードバック電圧を受け、スイッチングトランジスタをスイッチングする上述の制御回路と、を備えてもよい。

本発明の別の態様は、電子機器に関する。電子機器は、電池と、その入力ラインに電池の電圧を受ける上述の降圧スイッチングレギュレータと、降圧スイッチングレギュレータの出力ラインに接続されるプロセッサと、を備えてもよい。

なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。

本発明のある態様によれば、軽負荷時における降圧スイッチングレギュレータの出力電圧のリップルを低減できる。

本発明者が検討した降圧スイッチングレギュレータの構成を示す回路図である。 図１のスイッチングレギュレータの軽負荷時の動作を示す時間波形図である。 実施の形態に係るスイッチングレギュレータの構成を示す回路図である。 図３のスイッチングレギュレータの軽負荷時の動作を示す波形図である。 異なる負荷状態において、比較信号がネゲートされる様子を示す波形図である。 図６（ａ）、（ｂ）はそれぞれ、図３のスイッチングレギュレータおよび図１のスイッチングレギュレータそれぞれの、負荷電流を時間とともに増大させたときの動作波形図である。 実施の形態に係るスイッチングレギュレータを用いた電子機器の一例を示す図である。 第１の変形例に係るスイッチングレギュレータの構成を示す回路図である。 第２の変形例に係るスイッチングレギュレータの構成を示す回路図である。

以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。

本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合や、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。

また、「信号Ａ（電圧、電流）が信号Ｂ（電圧、電流）に応じている」とは、信号Ａが信号Ｂと相関を有することを意味し、具体的には、（i）信号Ａが信号Ｂである場合、（ii）信号Ａが信号Ｂに比例する場合、（iii）信号Ａが信号Ｂをレベルシフトして得られる場合、（iv）信号Ａが信号Ｂを増幅して得られる場合、（v）信号Ａが信号Ｂを反転して得られる場合、（vi）あるいはそれらの任意の組み合わせ、等を意味する。「応じて」の範囲は、信号Ａ、Ｂの種類、用途に応じて定まることが当業者には理解される。

図３は、実施の形態に係るスイッチングレギュレータ１０の構成を示す回路図である。スイッチングレギュレータ１０は、制御回路１００、スイッチングトランジスタＭ１、同期整流トランジスタＭ２、インダクタＬ１および出力キャパシタＣ１を備える。

制御回路１００は、ひとつの半導体基板に一体集積化された機能ＩＣ（Integrated Circuit）である。本実施の形態では、スイッチングトランジスタＭ１および同期整流トランジスタＭ２は制御回路１００に一体集積化されるが、それらは制御回路１００の外部に設けられてもよい。

制御回路１００の入力端子ＩＮは、入力電圧Ｖ_ＩＮが供給される入力ラインＬ_ＩＮと接続され、接地端子ＧＮＤは接地ラインＬ_ＧＮＤと接続される。出力ラインＬ_ＯＵＴと制御回路１００のスイッチング端子ＬＸの間には、インダクタＬ１が設けられる。出力ラインＬ_ＯＵＴと接地ラインの間には、出力キャパシタＣ１が設けられる。第１抵抗Ｒ１および第２抵抗Ｒ２は、出力ラインＬ_ＯＵＴと接地ラインＬ_ＧＮＤの間に直列に設けられた分圧回路であり、出力電圧Ｖ_ＯＵＴに応じたフィードバック電圧Ｖ_ＦＢを生成し、制御回路１００のフィードバック端子ＦＢに入力する。

制御回路１００は、スイッチングトランジスタＭ１、同期整流トランジスタＭ２に加えて、コンパレータ１０２、ピーク電流検出回路１０４、軽負荷検出コンパレータ１０６、ドライバ１１０、ロジック回路１２０を備える。
スイッチングトランジスタＭ１は、ＩＮ端子とＬＸ端子の間に設けられ、同期整流トランジスタＭ２はＬＸ端子とＧＮＤ端子の間に設けられる。コンパレータ１０２は、フィードバック電圧Ｖ_ＦＢを所定の基準電圧Ｖ_ＲＥＦと比較し、フィードバック電圧Ｖ_ＦＢが基準電圧Ｖ_ＲＥＦより低くなるとアサート（ハイレベル）され、高くなるとネゲートされる比較信号Ｓ１を生成する。

ピーク電流検出回路１０４は、スイッチングトランジスタＭ１のオン期間において、スイッチングトランジスタＭ１に流れる電流Ｉ_Ｍ１が所定のピーク電流Ｉ_ＰＥＡＫに達するとアサート（ローレベル）されるピーク電流検出信号Ｓ２を生成する。たとえばピーク電流検出回路１０４は、スイッチングトランジスタＭ１の電圧降下を、ピーク電流Ｉ_ＰＥＡＫに応じたしきい値電圧と比較するコンパレータで構成できる。なおピーク電流検出回路１０４の構成は特に限定されず、公知の回路を用いればよい。

ロジック回路１２０は、比較信号Ｓ１およびピーク電流検出信号Ｓ２に応じてレベルが遷移するパルス信号Ｓ_ＰＦＭを生成する。具体的にロジック回路１２０は、（１）比較信号Ｓ１がアサートされると、パルス信号Ｓ_ＰＦＭをスイッチングトランジスタＭ１のオンに対応するオンレベル（ハイレベル）に遷移させる。またロジック回路１２０は、（２）ピーク電流検出信号Ｓ２のアサートと、比較信号Ｓ１のネゲートの早い方のタイミングにおいて、パルス信号Ｓ_ＰＦＭを、スイッチングトランジスタＭ１のオフに対応するオフレベル（ローレベル）に遷移させる。

ロジック回路１２０は、ＡＮＤゲート１２２、Ｄフリップフロップ１２４、ＯＲゲート１２６を備える。
ＯＲゲート１２６は、ゲート信号Ｇ１と比較信号Ｓ１の論理積を生成することにより、ゲート信号Ｇ１によって比較信号Ｓ１をマスクする。ＯＲゲート１２６の出力信号Ｓ４は、ゲート信号Ｇ１がハイレベルの期間、言い換えればスイッチングトランジスタＭ１のオフの期間において常にハイレベルとなり、比較信号Ｓ１がマスクされる。出力信号Ｓ４は、ゲート信号Ｇ１がローレベルの期間、つまりスイッチングトランジスタＭ１のオン期間において、比較信号Ｓ１と同じレベルをとる。ＯＲゲート１２６を設けることにより、スイッチングトランジスタＭ１のオフ期間において、信号Ｓ４がローレベルに遷移し、Ｄフリップフロップ１２４がクリアされるのを防止できる。

ＡＮＤゲート１２２は、ＯＲゲート１２６を通過した比較信号Ｓ１とピーク電流検出信号Ｓ２の論理積を生成する。
Ｄフリップフロップ１２４の入力端子（Ｄ）には所定のハイレベル電圧Ｖ_Ｈが入力され、そのクロック端子には比較信号Ｓ１が入力され、クリア端子（反転論理）には、ＡＮＤゲート１２２の出力Ｓ５が入力される。ＡＮＤゲート１２２の出力信号Ｓ５は、ピーク電流検出信号Ｓ２のアサートと、比較信号Ｓ１のネゲートの早い方のタイミングにおいて、アサート（ローレベル）される。

Ｄフリップフロップ１２４の出力であるパルス信号Ｓ_ＰＦＭは、比較信号Ｓ１がアサート（ハイレベル）されるとハイレベルに遷移し、ＡＮＤゲート１２２の出力信号Ｓ５がアサート（ローレベル）されるとローレベルに遷移する。Ｄフリップフロップ１２４は、セット端子に入力される信号がアサートされるとその出力がハイレベルとなり、クリア端子に入力される信号がアサートされるとその出力がローレベルとなるＲＳフリップフロップとして把握することもできる。

ドライバ１１０は、パルス信号Ｓ_ＰＷＭに応じてスイッチングトランジスタＭ１および同期整流トランジスタＭ２をスイッチングする。具体的には、パルス信号Ｓ_ＰＦＭがオンレベル（ハイレベル）のとき、スイッチングトランジスタＭ１のゲート信号Ｇ１をローレベル、同期整流トランジスタＭ２のゲート信号Ｇ２をローレベルとし、スイッチングトランジスタＭ１をオン、同期整流トランジスタＭ２をオフする。反対にパルス信号Ｓ_ＰＦＭがオフレベル（ローレベル）のとき、ゲート信号Ｇ１、Ｇ２をハイレベルとし、スイッチングトランジスタＭ１をオフ、同期整流トランジスタＭ２をオンする。貫通電流を防止するために、ドライバ１１０は、スイッチングトランジスタＭ１のオン期間と、同期整流トランジスタＭ２のオン期間の間に、スイッチングトランジスタＭ１と同期整流トランジスタＭ２が両方オフするデッドタイムを挿入してもよい。

軽負荷検出コンパレータ１０６は、同期整流トランジスタＭ２のオン期間において、同期整流トランジスタＭ２に流れる電流Ｉ_Ｍ２を検出し、この電流Ｉ_Ｍ２がゼロ付近のしきい値まで低下するとアサートされる軽負荷検出信号Ｓ３を生成する。たとえば軽負荷検出コンパレータ１０６は、ＬＸ端子の電圧Ｖ_ＬＸを、ゼロ以下の負のしきい値電圧と比較するコンパレータで構成できる。なお軽負荷検出コンパレータ１０６の構成は特に限定されず、公知の回路を用いればよい。

ドライバ１１０は、軽負荷検出信号Ｓ３がアサートされると、スイッチングトランジスタＭ１および同期整流トランジスタＭ２を両方オフし、スイッチングトランジスタＭ１と同期整流トランジスタＭ２の接続点であるスイッチングノードＬＸをハイインピーダンスとする。これにより、軽負荷時において、出力キャパシタＣ１の電荷が、同期整流トランジスタＭ２を介して接地ラインに流出するのを防止できる。

以上がスイッチングレギュレータ１０の構成である。続いてその動作を説明する。
はじめに重負荷時の動作を説明する。

図４は、図３のスイッチングレギュレータ１０の軽負荷時の動作を示す波形図である。
実線が、図３のスイッチングレギュレータ１０の動作を、一点鎖線は図１のスイッチングレギュレータ１０ｒの動作を示す。本発明の効果をより明確とするため、はじめに一点鎖線を参照して、図１の動作を再度説明する。

時刻ｔ０以前に、スイッチングトランジスタＭ１と同期整流トランジスタＭ２は両方オフであり、出力キャパシタＣ１が負荷電流によって放電されることにより、出力電圧Ｖ_ＯＵＴが時間ともに低下していく。

時刻ｔ０にフィードバック電圧Ｖ_ＦＢが基準電圧Ｖ_ＲＥＦと交差する。コンパレータ１０２の応答速度は有限であるから、時刻ｔ０から遅延時間τ１遅れた時刻ｔ１に、比較信号Ｓ１がアサートされる。比較信号Ｓ１がアサートされると、パルス信号Ｓ_ＰＦＭがハイレベルとなり、スイッチングトランジスタＭ１がオンする。これによりスイッチングトランジスタＭ１を経由したコイル電流Ｉ_Ｌが増大し始める。時刻ｔ２にコイル電流Ｉ_Ｍ１がピーク電流Ｉ_ＰＥＡＫに達すると、ピーク電流検出信号Ｓ２がアサートされ、パルス信号Ｓ_ＰＦＭがローレベルに遷移し、スイッチングトランジスタＭ１がオフする。

この場合、パルス信号Ｓ_ＰＦＭのハイレベルの期間、つまりスイッチングトランジスタＭ１のオン時間が長いため、出力電圧Ｖ_ＯＵＴの上昇幅が大きくなり、リップルが大きくなる。

続いて実線を参照し、図３の制御回路１００の動作を説明する。時刻ｔ３にフィードバック電圧Ｖ_ＦＢが基準電圧Ｖ_ＲＥＦと交差する。コンパレータ１０２の遅延によって、時刻ｔ３から遅延時間τ２遅れた時刻ｔ４に、比較信号Ｓ１がネゲートされる。時刻ｔ４の比較信号Ｓ１のネゲートによって、パルス信号Ｓ_ＰＦＭはローレベルに遷移し、スイッチングトランジスタＭ１がオフする。

このように図３の制御回路１００によれば、軽負荷状態において、コイル電流Ｉ_Ｌがピーク電流Ｉ_ＰＥＡＫに達するのを待つことなく、スイッチングトランジスタＭ１をオフでき、その結果、出力電圧Ｖ_ＯＵＴのリップルを低減することができる。

反対に負荷が重くなると、比較信号Ｓ１がネゲートされるタイミングが遅くなっていく。この理由は以下のように説明される。図５は、異なる負荷状態において、比較信号Ｓ１がネゲートされる様子を示す波形図である。実線は軽負荷時の、一点鎖線は重負荷時の動作を示す。

負荷電流Ｉ_ＯＵＴが大きいほど、フィードバック電圧Ｖ_ＦＢ（出力電圧Ｖ_ＯＵＴ）の低下する速度が速くなる。つまりコンパレータ１０２の遅延時間τ１におけるフィードバック電圧Ｖ_ＦＢの低下量が大きくなる。その結果、負荷電流Ｉ_ＯＵＴが大きいと、フィードバック電圧Ｖ_ＦＢが基準電圧Ｖ_ＲＥＦと交差する時刻ｔ３が遅くなり、比較信号Ｓ１がネゲートされるタイミングが遅くなっていく。

したがって負荷電流があるしきい値レベルより大きな領域では、パルス信号Ｓ_ＰＦＭは、ピーク電流検出信号Ｓ２に応答してオフレベルに遷移する。反対に負荷電流がしきい値レベルより小さな領域では、パルス信号Ｓ_ＰＦＭは、比較信号Ｓ１のネゲートに応答してオフレベルに遷移し、さらにそのタイミングは負荷電流が小さいほど速まるため、負荷電流がきわめて小さい場合でもリップル量を抑制できる。

図６（ａ）、（ｂ）はそれぞれ、図３のスイッチングレギュレータ１０および図１のスイッチングレギュレータ１０ｒそれぞれの、負荷電流Ｉ_ＯＵＴを時間とともに増大させたときの動作波形図である。
負荷電流Ｉ_ＯＵＴがあるレベルＩ１を超えた領域では、図６（ａ）と図６（ｂ）のフィードバック電圧Ｖ_ＦＢ（出力電圧Ｖ_ＯＵＴ）は同じ波形を示す。一方、負荷電流Ｉ_ＯＵＴがあるレベルＩ１より低い領域では、図１のスイッチングレギュレータ１０ｒでは負荷電流Ｉ_ＯＵＴが小さいほどリップルが大きくなるのに対して、図３のスイッチングレギュレータ１０では、負荷電流Ｉ_ＯＵＴが小さいほど、リップルが小さくなる。このように、実施の形態に係るスイッチングレギュレータ１０によれば、従来よりも出力電圧Ｖ_ＯＵＴのリップルを低減でき、ロードレギュレーションを改善することができる。

続いて、スイッチングレギュレータ１０の用途を説明する。図７は、実施の形態に係るスイッチングレギュレータ１０を用いた電子機器の一例を示す図である。電子機器７００は、たとえば、携帯電話端末、デジタルカメラ、デジタルビデオカメラ、ＰＤＡ（Personal Digital Assistant）、ポータブルオーディオプレイヤなどの電池駆動型デバイスである。電子機器７００は、筐体７０２、電池７０４、マイクロプロセッサ７０６およびスイッチングレギュレータ１０を備える。スイッチングレギュレータ１０は、その入力端子ＩＮに電池７０４からの電池電圧Ｖ_ＢＡＴを受け、出力ラインＬ_ＯＵＴに接続されるマイクロプロセッサ７０６に、出力電圧Ｖ_ＯＵＴを供給する。

この電子機器７００によれば、スイッチングレギュレータ１０の負荷であるマイクロプロセッサ７０６の動作電流がダイナミックに変動しても、出力電圧Ｖ_ＯＵＴの変動、つまり電源ノイズを抑制できるため、電子機器７００の動作を安定化できる。

以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。

（第１の変形例）
図８は、第１の変形例に係るスイッチングレギュレータの構成を示す回路図である。スイッチングレギュレータ１０ａは、図３のスイッチングレギュレータ１０のピーク電流検出回路１０４に変えてオン時間設定回路１３０を備える。オン時間設定回路１３０は、スイッチングトランジスタＭ１のゲート信号Ｇ１、あるいはパルス信号Ｓ_ＰＦＭを受け、スイッチングトランジスタＭ１がオンしてから、所定のオン時間Ｔ_ＯＮ経過後にアサート（ローレベル）されるピーク電流検出信号Ｓ２を生成する。オン時間設定回路１３０は、アナログあるいはデジタルのタイマー回路あるいは遅延回路で構成でき、公知の技術を用いればよい。

このようなボトム検出、オン時間固定方式のスイッチングレギュレータにおいても、図１の回路に、軽負荷時において出力電圧のリップルが大きくなるという問題が生ずる。この変形例では、負荷電流Ｉ_ＯＵＴが大きな状態では、スイッチングトランジスタＭ１のオン時間は、オン時間設定回路１３０により設定されるオン時間Ｔ_ＯＮと等しくなる。反対に、負荷電流Ｉ_ＯＵＴが小さくなると、ピーク電流検出信号Ｓ２のアサートよりも先に、比較信号Ｓ１のネゲートが発生するため、軽負荷時の出力電圧Ｖ_ＯＵＴのリップルを低減できる。

（第２の変形例）
図９は、第２の変形例に係るスイッチングレギュレータの構成を示す回路図である。スイッチングレギュレータ１０ｂは、図３の同期整流トランジスタＭ２に変えて整流ダイオードＤ１を有するダイオード整流型のスイッチングレギュレータである。
ダイオード整流型のスイッチングレギュレータ１０ｂにおいても、図３のスイッチングレギュレータ１０と同様の効果を得ることができる。

（第３の変形例）
第３の変形例は、図９のピーク電流検出回路１０４をオン時間設定回路１３０に置換した回路であり、この変形例においても、図３のスイッチングレギュレータ１０と同様の効果が得られる。

（その他の変形例）
スイッチングレギュレータ１０の負荷は、マイクロプロセッサの他、液晶ドライバ、別の電源回路、その他アナログ回路、デジタル回路であってもよい。またスイッチングレギュレータ１０は、電池を充電する充電回路に利用することもできる。

実施の形態で説明した、各信号のアサート、ネゲートと、ハイレベル、ローレベルの対応関係は一例であり、当業者であれば任意の組み合わせで設計することができる。

実施の形態にもとづき、具体的な語句を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。

１０…スイッチングレギュレータ、１００…制御回路、Ｍ１…スイッチングトランジスタ、Ｍ２…同期整流トランジスタ、Ｄ１…整流ダイオード、Ｌ１…インダクタ、Ｃ１…出力キャパシタ、Ｒ１…第１抵抗、Ｒ２…第２抵抗、１０２…コンパレータ、１０４…ピーク電流検出回路、１０６…軽負荷検出コンパレータ、１０８…ロジック回路、１１０…ドライバ、ＬＸ…スイッチングノード、Ｓ１…比較信号、Ｓ２…ピーク電流検出信号、Ｓ３…軽負荷検出信号、Ｓ_ＰＦＭ…パルス信号、１２０…ロジック回路、１２２…ＡＮＤゲート、１２４…Ｄフリップフロップ、１２６…ＯＲゲート、Ｇ１，Ｇ２…ゲート信号、１３０…オン時間設定回路、７００…電子機器、７０２…筐体、７０４…電池、７０６…マイクロプロセッサ。

Claims (13)

1. 入力電圧を降圧し、目標レベルに安定化された出力電圧を生成する降圧スイッチングレギュレータの制御回路であって、
   前記出力電圧に応じたフィードバック電圧を所定の基準電圧と比較し、前記フィードバック電圧が前記基準電圧より低くなるとアサートされ、高くなるとネゲートされる比較信号を生成するコンパレータと、
   前記降圧スイッチングレギュレータのスイッチングトランジスタに流れる電流が所定のピーク電流に達するとアサートされるピーク電流検出信号を生成するピーク電流検出回路と、
   前記比較信号および前記ピーク電流検出信号に応じてレベルが遷移するパルス信号を生成するロジック回路であって、（１）前記比較信号がアサートされると、前記パルス信号を前記スイッチングトランジスタのオンに対応するオンレベルに遷移させ、（２）前記ピーク電流検出信号のアサートと、前記比較信号のネゲートの早い方のタイミングにおいて、前記パルス信号を前記スイッチングトランジスタのオフに対応するオフレベルに遷移させるロジック回路と、
   前記パルス信号に応じて前記スイッチングトランジスタをスイッチングするドライバと、
   を備えることを特徴とする制御回路。
2. 入力電圧を降圧し、目標レベルに安定化された出力電圧を生成する降圧スイッチングレギュレータの制御回路であって、
   前記出力電圧に応じたフィードバック電圧を所定の基準電圧と比較し、前記フィードバック電圧が前記基準電圧より低くなるとアサートされ、高くなるとネゲートされる比較信号を生成するコンパレータと、
   前記降圧スイッチングレギュレータのスイッチングトランジスタをオンしてから所定のオン時間経過後にアサートされるピーク電流検出信号を生成するオン時間設定回路と、
   前記比較信号および前記ピーク電流検出信号に応じてレベルが遷移するパルス信号を生成するロジック回路であって、（１）前記比較信号がアサートされると、前記パルス信号を前記スイッチングトランジスタのオンに対応するオンレベルに遷移させ、（２）前記ピーク電流検出信号のアサートと、前記比較信号のネゲートの早い方のタイミングにおいて、前記パルス信号を前記スイッチングトランジスタのオフに対応するオフレベルに遷移させるロジック回路と、
   前記パルス信号に応じて前記スイッチングトランジスタをスイッチングするドライバと、
   を備えることを特徴とする制御回路。
3. 前記比較信号は、アサートがハイレベル、ネゲートがローレベルに割り当てられ、
   前記ピーク電流検出信号は、アサートがローレベルに割り当てられ、
   前記ロジック回路は、
   前記比較信号と前記ピーク電流検出信号の論理積を生成するＡＮＤゲートと、
   入力端子に所定のハイレベル電圧を受け、そのクロック端子に前記比較信号を受け、反転論理のクリア端子に前記ＡＮＤゲートの出力を受けるＤフリップフロップと、
   を含むことを特徴とする請求項１または２に記載の制御回路。
4. 前記ロジック回路はさらに、
   前記スイッチングトランジスタのオン期間においてローレベルとなるスイッチング信号と、前記比較信号の論理和を生成するＯＲゲートをさらに含み、
   前記ＡＮＤゲートは、前記ＯＲゲートの出力と前記ピーク電流検出信号の論理積を生成することを特徴とする請求項３に記載の制御回路。
5. 前記降圧スイッチングレギュレータは、前記スイッチングトランジスタと直列に接続された同期整流トランジスタを有する同期整流型であり、
   前記ドライバは、前記パルス信号に応じて前記スイッチングトランジスタおよび前記同期整流トランジスタを相補的にスイッチングすることを特徴とする請求項１から４のいずれかに記載の制御回路。
6. 前記同期整流トランジスタがオンの期間において、前記同期整流トランジスタの両端間の検出電圧を所定のしきい値電圧と比較し、前記検出電圧が前記しきい値電圧より小さくなるとアサートされる軽負荷検出信号を生成する軽負荷検出コンパレータをさらに備え、
   前記ドライバは、前記同期整流トランジスタのオン期間において前記軽負荷検出信号がアサートされると、前記同期整流トランジスタをオフすることを特徴とする請求項５に記載の制御回路。
7. 前記降圧スイッチングレギュレータは、前記スイッチングトランジスタと直列に接続された整流ダイオードを有する同期整流型であることを特徴とする請求項１から４のいずれかに記載の制御回路。
8. ひとつの半導体基板に一体集積化されることを特徴とする請求項１から７のいずれかに記載の制御回路。
9. 入力電圧が印加される入力ラインと接地ラインの間に順に直列に設けられるスイッチングトランジスタおよび同期整流トランジスタと、
   前記スイッチングトランジスタと前記同期整流トランジスタの接続点であるスイッチングノードと、出力ラインの間に設けられたインダクタと、
   前記出力ラインと前記接地ラインの間に設けられた出力キャパシタと、
   前記出力ラインに生ずる出力電圧に応じたフィードバック電圧を受け、前記スイッチングトランジスタおよび前記同期整流トランジスタをスイッチングする請求項５に記載の制御回路と、
   を備えることを特徴とする降圧スイッチングレギュレータ。
10. 入力電圧が印加される入力ラインと接地ラインの間に順に直列に設けられるスイッチングトランジスタおよび整流ダイオードと、
    前記スイッチングトランジスタと前記整流ダイオードの接続点であるスイッチングノードと、出力ラインの間に設けられたインダクタと、
    前記出力ラインと前記接地ラインの間に設けられた出力キャパシタと、
    前記出力ラインに生ずる出力電圧に応じたフィードバック電圧を受け、前記スイッチングトランジスタをスイッチングする請求項７に記載の制御回路と、
    を備えることを特徴とする降圧スイッチングレギュレータ。
11. 電池と、
    その入力ラインに前記電池の電圧を受ける請求項９または１０に記載の降圧スイッチングレギュレータと、
    前記降圧スイッチングレギュレータの出力ラインに接続されるプロセッサと、
    を備えることを特徴とする電子機器。
12. 入力電圧を降圧し、目標レベルに安定化された出力電圧を生成する降圧スイッチングレギュレータの制御方法であって、
    前記出力電圧に応じたフィードバック電圧を所定の基準電圧と比較し、前記フィードバック電圧が前記基準電圧より低くなるとアサートされ、高くなるとネゲートされる比較信号を生成するステップと、
    前記降圧スイッチングレギュレータのスイッチングトランジスタに流れる電流が所定のピーク電流に達するとアサートされるピーク電流検出信号を生成するステップと、
    前記比較信号および前記ピーク電流検出信号に応じてレベルが遷移するパルス信号を生成するステップであって、（１）前記比較信号がアサートされると、前記パルス信号を前記スイッチングトランジスタのオンに対応するオンレベルに遷移させ、（２）前記ピーク電流検出信号のアサートと、前記比較信号のネゲートの早い方のタイミングにおいて、前記パルス信号を前記スイッチングトランジスタのオフに対応するオフレベルに遷移させるステップと、
    前記パルス信号に応じて前記スイッチングトランジスタをスイッチングするステップと、
    を備えることを特徴とする制御方法。
13. 入力電圧を降圧し、目標レベルに安定化された出力電圧を生成する降圧スイッチングレギュレータの制御方法であって、
    前記出力電圧に応じたフィードバック電圧を所定の基準電圧と比較し、前記フィードバック電圧が前記基準電圧より低くなるとアサートされ、高くなるとネゲートされる比較信号を生成するステップと、
    前記降圧スイッチングレギュレータのスイッチングトランジスタをオンしてから所定のオン時間経過後にアサートされるピーク電流検出信号を生成するステップと、
    前記比較信号および前記ピーク電流検出信号に応じてレベルが遷移するパルス信号を生成するステップであって、（１）前記比較信号がアサートされると、前記パルス信号を前記スイッチングトランジスタのオンに対応するオンレベルに遷移させ、（２）前記ピーク電流検出信号のアサートと、前記比較信号のネゲートの早い方のタイミングにおいて、前記パルス信号を前記スイッチングトランジスタのオフに対応するオフレベルに遷移させるステップと、
    前記パルス信号に応じて前記スイッチングトランジスタをスイッチングするステップと、
    を備えることを特徴とする制御方法。

Images