WO2007007752A1

WO2007007752A1 - 降圧型スイッチングレギュレータおよびその制御回路ならびにそれを用いた電子機器

Info

Publication number: WO2007007752A1
Application number: PCT/JP2006/313768
Authority: WO
Inventors: Yoshitaka Fukumori
Original assignee: Rohm Co., Ltd.
Priority date: 2005-07-11
Filing date: 2006-07-11
Publication date: 2007-01-18
Also published as: JP4685531B2; US20090146631A1; JP2007020352A; CN101218735A; KR20080039874A; US7714560B2; TW200711279A

Abstract

　軽負荷時の出力電圧のリップルを低減するための、ヒステリシスコンパレータを用いた同期整流方式の降圧型スイッチングレギュレータが提供される。　同期整流方式の降圧型スイッチングレギュレータ２００のスイッチング素子をオンオフする制御回路１００において、ヒステリシスコンパレータ１０は、降圧型スイッチングレギュレータ２００の出力電圧Ｖｏｕｔに応じた検出電圧Ｖｏｕｔ’を、第１しきい値電圧Ｖｔｈ１および第２しきい値電圧Ｖｔｈ２（Ｖｔｈ２＜Ｖｔｈ１）と比較する。軽負荷検出回路５０は、負荷が軽負荷状態であることを検出する。ドライバ回路３０は、ヒステリシスコンパレータ１０から出力されるパルス信号ＳＩＧ１にもとづき、スイッチング素子をオンオフする。ヒステリシスコンパレータ１０は、軽負荷検出回路５０による軽負荷状態の検出を契機として、第２しきい値電圧Ｖｔｈ２を所定電圧幅だけ高電位側にシフトする。

Description

降圧型スイッチングレギユレータおよびその制御回路ならびにそれを用いた電子機器

技術分野

[0001] 本発明は、降圧型スイッチングレギユレータに関し、特に同期整流方式のスィッチングレギユレータの制御技術に関する。

背景技術

[0002] 近年の携帯電話、 PDA (Personal Digital Assistant)、ノート型パーソナルコンピュータなどのさまざまな電子機器に、デジタル信号処理を行うマイクロプロセッサが搭載されている。こうしたマイクロプロセッサの駆動に必要とされる電源電圧は、半導体製造プロセスの微細化に伴って低下しており、 1. 5V以下の低電圧で動作するものがある。

[0003] 一方、こうした電子機器にはリチウムイオン電池などが電源として搭載される。リチウムイオン電池から出力される電圧は、 3V〜4V程度であり、この電圧をそのままマイク口プロセッサに供給したのでは、無駄な電力消費が発生するため、降圧型のスィッチングレギユレータや、シリーズレギユレータなどを用いて電池電圧を降圧し、定電圧化してマイクロプロセッサに供給するのが一般的である。

[0004] 降圧型のスイッチングレギユレータは、整流用のダイオードを用いる方式 (以下、ダィオード整流方式という）と、ダイオードの代わりに、整流用トランジスタを用いる方式（以下、同期整流方式という）が存在する。前者の場合、負荷に流れる負荷電流が低いときに高効率が得られるという利点を有する力制御回路の外部に、インダクタ、キャパシタに加えてダイオードが必要となるため、回路面積が大きくなる。後者の場合、負荷に供給する電流が小さいときの効率は、前者に比べて劣るが、ダイオードの代わりにトランジスタを用いるため、 LSIの内部に集積ィ匕することができ、周辺部品を含めた回路面積としては小型化が可能となる。携帯電話などの電子機器において、小型化が要求される場合には、整流用トランジスタを用いたスイッチングレギユレ一タ（以下、同期整流方式スイッチングレギユレ一タと、う）が用いられることが多、。 [0005] ここで、上述の電子機器に用いられるマイクロプロセッサに着目すると、演算処理を行う動作時においては、ある程度の電流が流れる一方、待機時にはわずかな電流しか流れなない。図 6 (a)、（b)はそれぞれ、同期整流方式の降圧型スイッチングレギュレータの重負荷および軽負荷時の電流の時間波形を示す図である。同図において、 ILは、出力インダクタに流れる電流（以下、インダクタ電流 ILともいう）を、 loutは負荷電流を表しており、インダクタ電流 ILの時間平均値が負荷電流 loutとなる。図 6 (a) に示すように、重負荷時においては、負荷電流 loutが大きいため、インダクタ電流 IL は常に正の値となる。ここで、インダクタ電流 ILは、負荷に向力つて流れる方向が正である。ところ力図 6 (b)に示すように、軽負荷時において負荷電流 loutが減少すると、インダクタ電流 ILが斜線部のように負となり、インダクタ電流 ILの向きが反転する。その結果、同期整流方式では、軽負荷時において、出力インダクタから同期整流用トランジスタを介して接地に対して電流が流れることになる。この電流は、負荷に供給されず、出力キャパシタカ供給されるものであるため、電力を無駄に消費していることになる。

[0006] たとえば、特許文献 1から 3には、負荷電流に応じて同期整流方式とダイオード整流方式とを切り替えるスイッチングレギユレータが開示されている。特許文献 2、 3に記載される技術では、インダクタ電流 ILをモニタし、その向きが正力負に反転すると、同期整流用トランジスタをオフしてスイッチング動作を停止することにより、高効率ィ匕を図っている。

特許文献 1：特開 2004— 32875号公報

特許文献 2 :特開 2002— 252971号公報

特許文献 3：特開 2003— 319643号公報

発明の開示

発明が解決しょうとする課題

[0007] 本発明者は、スイッチングレギユレータの出力電圧に応じた検出電圧を、ヒステリシスコンパレータを用いて高低 2つの第 1しき、値電圧および第 2しき、値電圧と比較し、その比較結果にもとづいて、スイッチングトランジスタおよび同期整流用トランジスタを駆動するスイッチングレギユレータにつ、て考察した結果、以下の課題を認識するに至った。

[0008] ヒステリシスコンパレータを用いたスイッチングレギユレータにおいて、出力電圧の変動幅を小さくするためには、第 1しきい値電圧と第 2しきい値電圧の差、すなわちヒステリシス幅はなるべく狭く設定することが望ましい。し力しながら、ヒステリシス幅を狭くしすぎると、ノイズなどがスイッチング制御に影響をおよぼすおそれがある。また、プロセスばらつきなどによってヒステリシス幅は変動するため、ヒステリシス幅を狭くしすぎると、プロセスばらつきによってスイッチング制御が影響を受けてしまう。このような事情から、ヒステリシス幅は、所定の大きさ以上に設定する必要がある。

[0009] 上記特許文献に記載されるように、軽負荷状態にお!ヽてスイッチング動作を停止すると、出力電圧の低下にともなって検出電圧も徐々に低下する。そこで、検出電圧がヒステリシスコンパレータの第 2しき、値電圧まで低下すると、再びスイッチング動作を再開して出力電圧を上昇させる必要がある。一方、軽負荷状態においてスイッチング動作を停止すると、スイッチング動作を再開する際に、ある程度の遅延が発生してしまう。その結果、検出電圧が第 2しきい値電圧まで低下したことを契機としてスィッチング動作を再開しょうとしても、検出電圧はこの遅延時間の間、低下し続けてしまうため、出力電圧のリップルが大きくなつてしまう。

[0010] 本発明は力かる課題に鑑みてなされたものであり、その包括的な目的は、ヒステリシスコンパレータを用いた同期整流方式の降圧型スイッチングレギユレータにおいて、軽負荷時の出力電圧のリップルを低減することにある。

課題を解決するための手段

[0011] 本発明のある態様の制御回路は、同期整流方式の降圧型スイッチングレギユレ一タのスイッチング素子をオンオフする制御回路に関する。この制御回路は、降圧型スイツチングレギユレータの出力電圧に応じた検出電圧を、第 1しきい値電圧および第 1しき!/、値電圧より低!、第 2しき、値電圧と比較するヒステリシスコンパレータと、降圧型スイッチングレギユレータに接続される負荷が軽負荷状態であることを検出する軽負荷検出回路と、ヒステリシスコンパレータから出力されるパルス信号にもとづき、スィツチング素子をオンオフするドライバ回路と、を備える。ヒステリシスコンパレータは、軽負荷検出回路による軽負荷状態の検出を契機として、第 2しきい値電圧を所定電圧幅だけ高電位側にシフトする。ドライバ回路は、軽負荷検出回路によって軽負荷状態が検出されると、検出電圧が第 1しきい値電圧まで上昇して力シフト後の第 2しき V、値電圧まで下降するまでの期間、スイッチング素子のオンオフを停止する。

[0012] この態様によると、軽負荷状態において、スイッチング素子のスイッチング動作を停止した場合に、スイッチング動作を再開するのに要する時間を考慮して、第 2しきい値電圧を上昇させることにより、スイッチングレギユレータの出力電圧が低下しすぎるのを防止し、リップルを抑制することができる。

[0013] ヒステリシスコンパレータは、軽負荷状態の検出から所定の遅延時間経過後に、第 2しき、値電圧を高電位側にシフトしてもよ!/、。

この場合、軽負荷状態が検出され、ドライバ回路がスイッチング動作を停止した後、すぐに負荷が重くなつた場合に、シフト前の第 2しきい値電圧にもとづいてスィッチング素子を駆動することができる。

[0014] ヒステリシスコンパレータは、第 2しきい値電圧を高電位側にシフトした後、検出電圧がシフト後の第 2しきヽ値電圧まで降下したことを契機として、第 2しきヽ値電圧を所定電圧幅だけ低電位側に再シフトしてもよヽ。

[0015] ヒステリシスコンパレータは、その出力端子と、検出電圧が入力される端子間に直列に接続された帰還抵抗および帰還キャパシタを備えてもよい。

[0016] ヒステリシスコンパレータは、検出電圧と第 1しきい値電圧とを比較する第 1コンパレータと、検出電圧と第 2しきい値電圧とを比較する第 2コンパレータと、第 1コンパレータおよび第 2コンパレータの出力信号によりセット、リセットされるフリップフロップ回路と、を含み、フリップフロップ回路の出力信号をパルス信号として出力してもよい。また、制御回路は、第 1、第 2しきい値電圧を生成するしきい値電圧生成回路をさらに備えてもよい。このしきい値電圧生成回路は、所定の基準電圧が印加される基準電圧端子と接地間に直列に接続された複数の分圧抵抗と、を含み、複数の分圧抵抗の接続点に現れる電圧のいずれかを選択して第 1、第 2しきい値電圧として出力してもよい。

ヒステリシスコンパレータを上記構成とすることにより、ヒステリシスコンパレータのしきい値電圧を必要に応じて好適に制御することができる。 [0017] 軽負荷検出回路は、スイッチング素子であるスイッチングトランジスタおよび同期整流用トランジスタの接続点に現れるスイッチング電圧を、接地電位と比較する軽負荷検出コンパレータを含み、同期整流用トランジスタがオンの期間において、スィッチング電圧が接地電位を上回ったとき、軽負荷状態と判定してもよ、。

軽負荷状態において、出力インダクタに流れる電流の向きが反転すると、同期整流用トランジスタには、接地に向カゝつて電流が流れるため、スイッチング電圧は正電圧となる。したがって、スイッチング電圧を監視することにより、軽負荷状態を好適に検出することができる。

[0018] 制御回路は、 1つの半導体基板上に一体集積化されてもよい。なお、「一体集積化」とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗ゃキャパシタなどが半導体基板の外部に設けられて、てもよ!/、。

[0019] 本発明の別の態様は、降圧型スイッチングレギユレータである。この降圧型スィッチングレギユレータは、一端が接地された出力キャパシタおよび出力キャパシタの他端にその一端が接続された出力インダクタを含むスイッチングレギユレータ出力回路と、スイッチングレギユレータ出力回路に、スイッチング電圧を供給する上述の制御回路と、を備え、出力キャパシタの他端の電圧を出力する。

[0020] この態様によると、降圧型スイッチングレギユレータの出力電圧が軽負荷状態にお V、て低下しすぎるのを防止し、リップルを低減することができる。

[0021] 本発明のさらに別の態様は、電子機器である。この電子機器は、電池と、マイクロプ口セッサと、電池から出力される電池電圧を降圧してマイクロプロセッサに供給する上述の降圧型スイッチングレギユレータと、を備える。

[0022] この態様〖こよると、降圧型スイッチングレギユレータの出力電圧のリップルを低減されるため、マイクロプロセッサを安定に動作させることができる。

[0023] なお、以上の構成要素の任意の組合せや本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。発明の効果

[0024] 本発明に係るヒステリシスコンパレータを用いた降圧型スイッチングレギユレータぉよびその制御回路によれば、軽負荷時の出力電圧のリップルを低減することができる図面の簡単な説明

[0025] [図 1]実施の形態に係る降圧型スイッチングレギユレータの構成を示す回路図である

[図 2]図 1の降圧型スイッチングレギユレータを搭載した電子機器の構成を示すブロック図である。

[図 3]ヒステリシスコンパレータおよびしきい値電圧生成回路の構成を示す回路図である。

[図 4]図 4 (a)、（b)は、重負荷時における図 1の降圧型スイッチングレギユレ一タの動作状態を示すタイムチャートである。

[図 5]図 5 (a)〜（d)は、軽負荷時における図 1の降圧型スイッチングレギユレ一タの動作状態を示すタイムチャートである。

[図 6]図 6 (a)、（b)はそれぞれ、同期整流方式の降圧型スイッチングレギユレータの重負荷および軽負荷時の電流の時間波形を示す図である。

符号の説明

[0026] 10 ヒステリシスコンパレータ、 12 第 1コンパレータ、 14 第 2コンパレータ、 2 0 しきい値電圧生成回路、 30 ドライバ回路、 50 軽負荷検出回路、 52 軽負荷検出コンパレータ、 100 制御回路、 120 スイッチングレギユレータ出力回路、 200 降圧型スイッチングレギユレータ、 204 出力端子、 300 電子機器、 31 0 電池、 350 マイクロプロセッサ、 Ml スイッチングトランジスタ、 M2 同期整流用トランジスタ、 C1 出力キャパシタ、 L1 出力インダクタ、 Cfb 帰還キャパシタ、 Rfb 帰還抵抗、 SIG1 パルス信号。

発明を実施するための最良の形態

[0027] 以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。

[0028] 図 1は、実施の形態に係る降圧型スイッチングレギユレータ 200の構成を示す回路図である。図 2は、図 1の降圧型スイッチングレギユレータ 200を搭載した電子機器 30 0の構成を示すブロック図である。電子機器 300は、たとえば携帯電話端末や CDプレイヤ、 PDAなどの電池駆動型の小型情報端末である。以下の実施の形態では、電子機器 300は携帯電話端末として説明する。

[0029] 電子機器 300は、電池 310、電源装置 320、アナログ回路 330、デジタル回路 340 、マイクロプロセッサ 350、 LED360を含む。電池 310は、たとえばリチウムイオン電池であり、電池電圧 Vbatとして 3〜4V程度を出力する。アナログ回路 330は、パワーアンプや、アンテナスィッチ、 LNA(Low Noise Amplifier)、ミキサゃ PLL (Phas e Locked Loop)などの高周波回路を含み、電源電圧 Vcc = 3. 4V程度で安定動作する回路ブロックを含む。また、デジタル回路 340は、各種 DSP (Digital Signal Processor)などを含み、電源電圧 Vdd= 3. 4V程度で安定動作する回路ブロックを含む。マイクロプロセッサ 350は、電子機器 300全体を統括的に制御するブロックであり、電源電圧 1. 5Vで動作する。 LED360は、 RGB3色の LED (Light Emitti ng Diode)を含み、液晶のバックライトや、照明として用いられ、その駆動には、 4V 以上の駆動電圧が要求される。

[0030] 電源装置 320は、多チャンネルのスイッチング電源であり、各チャンネルごと必要に応じて、電池電圧 Vbatを降圧、または昇圧する複数のスイッチングレギユレ一タを備え、アナログ回路 330、デジタル回路 340、マイクロプロセッサ 350、 LED360に対して適切な電源電圧を供給する。

[0031] 本実施の形態に係る図 1の降圧型スイッチングレギユレータ 200は、たとえば 1. 5V で動作するマイクロプロセッサ 350のように、消費電流が動作状態に応じて変化する負荷に対して、安定な電圧を駆動する用途に好適に用いられる。以下、図 1に戻り、本実施の形態に係る降圧型スイッチングレギユレータ 200の構成について詳細に説明する。

[0032] 降圧型スイッチングレギユレータ 200は、同期整流方式の降圧型スイッチングレギュレータであり、制御回路 100、スイッチングレギユレータ出力回路 120を含む。制御回路 100は、ひとつの半導体基板に集積ィ匕された LSIチップであり、スイッチング素子として機能するスイッチングトランジスタ Ml、同期整流用トランジスタ M2は、この制御回路 100に内蔵される。スイッチングトランジスタ Ml、同期整流用トランジスタ M2は、ディスクリート素子を用いて制御回路 100の外部に設けてもよい。

[0033] スイッチングレギユレータ出力回路 120は、出力インダクタ Ll、出力キャパシタ C1を含む。出力キャパシタ C1は一端が接地され、他端が出力インダクタ L1の一端に接続される。出力インダクタ L1の他端は、制御回路 100と接続される。降圧型スイッチングレギユレータ 200は、出力キャパシタ C1に現れる電圧を出力電圧 Voutとして、図示しない負荷に出力する。本実施の形態において、負荷は、図 2のマイクロプロセッサ 3 50に相当する。

[0034] この降圧型スイッチングレギユレータ 200は、制御回路 100によって出力インダクタ L1に流れる電流を制御してエネルギ変換を行い、入力電圧 Vinを降圧する。降圧された電圧は、出力キャパシタ C1により平滑ィ匕され、出力端子 204に接続される負荷に出力電圧 Voutとして供給される。以下、負荷に流れる電流を負荷電流 Iout、出力インダクタ L1に流れる電流をインダクタ電流 ILという。また、インダクタ電流 ILは、負荷に向かって流れる向きを正方向とする。

[0035] 制御回路 100は、入力 ·出力端子として、入力端子 102、スイッチング端子 104、電圧帰還端子 106を備える。入力端子 102には電池 310が接続され、入力電圧 Vinとして電池電圧 Vbatが入力される。また、スイッチング端子 104は、出力インダクタ L1 に接続され、制御回路 100の内部で生成したスイッチング電圧 Vswを出力する。また、電圧帰還端子 106は、図示しない負荷に印加される出力電圧 Voutが帰還される端子である。

[0036] 制御回路 100は、ヒステリシスコンパレータ 10、しきい値電圧生成回路 20、ドライバ回路 30、出力段 40、軽負荷検出回路 50、第 1抵抗 Rl、第 2抵抗 R2を含む。

[0037] 出力段 40は、スイッチング素子であるスイッチングトランジスタ Ml、同期整流用トランジスタ M2を含む。スイッチングトランジスタ Mlは、 Pチャンネル MOSトランジスタであって、ソースは入力端子 102に接続され、ドレインはスイッチング端子 104に接続される。スイッチングトランジスタ Mlのバックゲートは入力端子 102と接続される。 [0038] 同期整流用トランジスタ M2は、 Nチャンネル MOSトランジスタであって、ソースは

04と接続される。また、同期整流用トランジスタ M2のバックゲートは接地されている。

[0039] スイッチングトランジスタ Ml、同期整流用トランジスタ M2は、入力電圧 Vinが印加される入力端子 102と接地間に直列に接続されており、 2つのトランジスタの接続点の電圧を、スイッチング電圧 Vswとして本制御回路 100の外部に接続される出力インダクタ L1の一端に印加する。

[0040] 第 1抵抗 Rl、第 2抵抗 R2は、電圧帰還端子 106に帰還された出力電圧 Voutを分圧し、出力電圧 Voutに比例した検出電圧 Vout' =R2Z (Rl +R2) XVoutを出力する。ヒステリシスコンパレータ 10は、降圧型スイッチングレギユレータ 200の出力電圧 Voutに応じた検出電圧 Vout，を、高低 2つしきい値電圧と比較する。以下、 2つのしきい値電圧のうち、高い方を第 1しきい値電圧 Vthl、低い方を第 2しきい値電圧 Vt h2という。第 1しきい値電圧 Vthl、第 2しきい値電圧 Vth2は、しきい値電圧生成回路 20によって生成される。

[0041] 図 3は、ヒステリシスコンパレータ 10およびしきい値電圧生成回路 20の構成を示す回路図である。

しきい値電圧生成回路 20は、複数の分圧抵抗 R20〜R23、第 1スィッチ SW1、第 2スィッチ SW2を含む。しきい値電圧生成回路 20は、その第 1出力端子 20aから第 1 しきい値電圧 Vthlを出力し、第 2出力端子 20bから第 2しきい値電圧 Vth2を出力する。

[0042] 分圧抵抗 R20〜R23は、所定の基準電圧 Vrefが印加される基準電圧端子 22と接地間に直列に接続される。分圧抵抗 R23と分圧抵抗 R22の接続点に現れる電圧は、第 1出力端子 20aから第 1しきい値電圧 Vthlとして出力される。

また、分圧抵抗 R20および分圧抵抗 R21の接続点は、第 1スィッチ SW1を介して第 2出力端子 20bと接続される。分圧抵抗 R21と分圧抵抗 R22の接続点は、第 2スィツチ SW2を介して第 2出力端子 20bと接続される。本実施の形態においては、制御信号 SIG2がローレベルのとき第 1スィッチ SW1がオンし、ハイレベルのとき第 2スイツチ SW2がオンするものとする。したがって、第 2出力端子 20bから出力される第 2しきい値電圧 Vth2は、電圧値 Vth2Lと、これを所定電圧幅 Δνだけ高電位側にシフトした電圧値 Vth2Hの 2値で切り替えられるようになって!/、る。

[0043] ヒステリシスコンパレータ 10は、第 1コンパレータ 12、第 2コンパレータ 14、 RSフリツプフロップ 16、帰還キャパシタ Cfb、帰還抵抗 Rfbを備える。

第 1コンパレータ 12は、入力端子 10aに入力された検出電圧 Vout，と、第 1しきい値電圧 Vthlと、を比較する。第 2コンパレータ 14は、検出電圧 Vout，と、第 2しきい値電圧 Vth2と、を比較する。 RSフリップフロップ 16のセット端子には第 2コンパレータ 14の出力が接続され、リセット端子には第 1コンパレータ 12の出力が接続される。ヒステリシスコンパレータ 10は、 RSフリップフロップ 16の出力信号をパルス信号 SIG 1として出力端子 10bから出力する。また、ヒステリシスコンパレータ 10の入力端子 10 aと出力端子 10b間には、帰還キャパシタ Cfb、帰還抵抗 Rfbが直列に接続されている。

[0044] 図 1に戻る。ドライバ回路 30は、ヒステリシスコンパレータ 10から出力されるパルス信号 SIG 1にもとづき、スイッチングトランジスタ M 1および同期整流用トランジスタ M2 を相補的にオンオフする。ドライバ回路 30は、パルス信号 SIG1がハイレベルのときスイッチングトランジスタ Mlをオン、パルス信号 SIG1がローレベルのとき、同期整流用トランジスタ M2をオンとする。

[0045] 軽負荷検出回路 50は、降圧型スイッチングレギユレータに接続される負荷が軽負荷状態であることを検出する。軽負荷検出回路 50は、軽負荷検出コンパレータ 52を含む。軽負荷検出コンパレータ 52は、スイッチングトランジスタ Mlおよび同期整流用トランジスタ M2の接続点に現れるスイッチング電圧 Vswと、接地電位を比較する。軽負荷検出コンパレータ 52から出力される比較信号 Vcmpは、 Vsw>0Vのときハイレベル、 Vswく 0Vのときローレベルとなる。比較信号 Vcmpは、ロジック回路 60およびドライバ回路 30へと出力される。

[0046] ドライバ回路 30は、同期整流用トランジスタ M2がオンの期間、すなわちそのゲート電圧 Vg2がハイレベルの期間に、スイッチング電圧 Vswが接地電位を上回り、ハイレベルの比較信号 Vcmpが出力されると、同期整流用トランジスタ M2のゲート電圧 Vg 2を強制的にローレベルに固定する。その結果、検出電圧 Vout'が第 2しきい値電圧 Vth2まで降下し、ヒステリシスコンパレータ 10から出力されるパルス信号 SIG1がハィレベルとなるまでの期間、スイッチングトランジスタ Ml、同期整流用トランジスタ M2 のスイッチング動作は停止されることになる。すなわち、ドライバ回路 30は、軽負荷検出回路 50によって軽負荷状態が検出されると、検出電圧 Vout，が第 1しきい値電圧 Vthlから第 2しきい値電圧 Vth2に降下するまでの期間、スイッチング素子のオンォフを停止する。

[0047] ロジック回路 60には、ヒステリシスコンパレータ 10から出力されるパルス信号 SIG1 、軽負荷検出回路 50から出力される比較信号 Vcmpが入力される。ロジック回路 60 は、入力された 2つの信号にもとづいて制御信号 SIG2を生成する。ロジック回路 60 は、ハイレベルの比較信号 Vcmpが入力されると、所定の遅延時間 τ経過後に、制御信号 SIG2をハイレベルとする。また、ロジック回路 60は、パルス信号 SIG1がハイレベルからローレベルとなると、制御信号 SIG2をローレベルとする。

[0048] 以上のように構成された降圧型スイッチングレギユレータ 200の動作につ!、て図 4 ( a)、 (b)および図 5 (a)〜（d)に示すタイミングチャートを参照しながら説明する。これらのタイミングチャートは、説明を簡潔にするため、縦軸および横軸を適宜拡大、縮小して示している。

[0049] まず、図 4 (a)、（b)を参照して重負荷時の降圧型スイッチングレギユレータ 200の動作について説明する。図 4 (a)、（b)は、重負荷時における図 1の降圧型スィッチングレギユレータ 200の動作状態を示すタイムチャートである。図 4 (a)は、検出電圧 Vo ut'を、図 4 (b)は、パルス信号 SIG1を示す。

[0050] 重負荷時においては、軽負荷検出回路 50による軽負荷状態の検出はなされず、制御信号 SIG2はローレベルとなっている。したがって、しきい値電圧生成回路 20により生成される第 2しきい値電圧 Vth2は、 Vth2=Vth2Lとなる。また、ドライバ回路 30はヒステリシスコンパレータ 10から出力されるパルス信号 SIG 1にもとづいてスイツチングトランジスタ Ml、同期整流用トランジスタ M2を相補的にオンオフする。

[0051] 重負荷時においては、パルス信号 SIG1がハイレベルとなると、スイッチングトランジスタ Mlがオンし、出力電圧 Voutが上昇する。これにともなって、検出電圧 Vout'が第 1しきい値電圧 Vthlまで上昇すると、パルス信号 SIG1はローレベルとなる。パルス信号 SIGlがローレベルとなると、ドライバ回路 30は、スイッチングトランジスタ Ml がオフし、同期整流用トランジスタ M2をオンする。同期整流用トランジスタ M2がオンとなると、出力電圧 Voutは低下し、これにともなって検出電圧 Vout'も低下し、第 2しき、値電圧 Vth2 (=Vth2L)まで降下する。

[0052] 検出電圧 Vout'が第 2しきい値電圧 Vth2 (=Vth2L)まで降下すると、パルス信号 SIG1は再びハイレベルとなり、スイッチングトランジスタ Mlがオン、同期整流用トランジスタ M2がオフする。このように、重負荷時においては、検出電圧 Vout'は、第 1しきい値電圧 Vthlと第 2しきい値電圧 Vth2 (=Vth2L)の 2値の間で安定化される。

[0053] つぎに図 5 (a)〜（d)を参照して軽負荷時の降圧型スイッチングレギユレータ 200の動作について説明する。図 5 (a)〜（d)は、軽負荷時における図 1の降圧型スィッチングレギユレータ 200の動作状態を示すタイムチャートであり、図 5 (a)は、検出電圧 Vout，および第 1、第 2しきい値電圧 Vthl、 Vth2を、図 5 (b)は、パルス信号 SIG1 を、図 5 (c)は比較信号 Vcmpを、図 5 (d)は制御信号 SIG2を示す。

[0054] 軽負荷状態のある時刻 TOにおいて、パルス信号 SIG1はローレベルからハイレべルに遷移する。上述したように、ヒステリシスコンパレータ 10には帰還キャパシタ Cfb、帰還抵抗 Rfbによる帰還経路が設けられて!/、るため、パルス信号 SIG1の遷移が入力端子側に帰還される。その結果、帰還キャパシタ Cfbおよび帰還抵抗 Rfbの容量値、抵抗値で決まる所定時間経過後に、ヒステリシスコンパレータ 10の反転入力端子側の電圧が、ヒステリシスコンパレータ 10のしきい値電圧を跨ぎ、パルス信号 SIG1 はローレベルとなる。パルス信号 SIG1がハイレベルからローレベルに遷移すると、この遷移が帰還キャパシタ Cfb、帰還抵抗 Rfbを介して反転入力端子に帰還され、パルス信号 SIG1は再度ハイレベルとなる。このように、軽負荷状態においては、ヒステリシスコンパレータ 10から出力されるパルス信号 SIG1は、帰還キャパシタ Cfb、帰還抵抗 Rfbにより、ハイレベルとローレベルを交互に繰り返す。

[0055] ドライバ回路 30は、パルス信号 SIG1にもとづいて、スイッチングトランジスタ Ml、同期整流用トランジスタ M2を相補的にオンオフする。その結果、出力電圧 Voutは徐々に上昇していき、検出電圧 Vout'も徐々に上昇していく。時刻 T1に検出電圧 V out'が第 1しきい値電圧 Vthlに達する。ここでコンパレータの有する遅延時間を Δ Tlとすると、ノルス信号 SIG1は、時刻 T1から遅延時間 Δ Τ1経過後の時刻 T2に口一レベルとなる。検出電圧 Vout，が第 1しきい値電圧 Vthlを超えると、パルス信号 S IG1の遷移が帰還キャパシタ Cfbおよび帰還抵抗 Rfbにより帰還されても、しき!/、値電圧を跨ぐことはなくなる。その結果、帰還キャパシタ Cfb、帰還抵抗 Rfbによるパルス信号 SIG1の変動は停止し、検出電圧 Vout'が第 2しきい値電圧 Vth2まで低下するまでの期間、ローレベルを維持し続ける。

[0056] 時刻 T2にパルス信号 SIG1がローレベルとなると、ドライバ回路 30は同期整流用トランジスタ M2をオン、スイッチングトランジスタ Mlをオフする。同期整流用トランジスタ M2がオンすると、正の向きに流れていたインダクタ電流 ILが徐々に減少する。やがて、インダクタ電流 ILの向きが正力負に反転する時刻 T3に、軽負荷検出回路 5 0の出力である比較信号 Vcmpがハイレベルとなる。比較信号 Vcmpがハイレベルとなると、ドライバ回路 30は同期整流用トランジスタ M2を強制的にオフしてスィッチング動作を停止する。スイッチングトランジスタ Ml、同期整流用トランジスタ M2のスイツチング動作が停止すると、出力キャパシタ C1への電荷供給が停止するため、検出電圧 Vout'は、緩やかに低下していく。

[0057] ロジック回路 60は、時刻 T3に比較信号 Vcmpがハイレベルとなつてから、すなわち、軽負荷状態を検出してから所定の遅延時間 τ経過後の時刻 Τ4に、制御信号 SIG 2をノヽィレベルとする。制御信号 SIG2がハイレベルとなると、しきい値電圧生成回路 20は、第 2しきい値電圧 Vth2を、もとのしきい値電圧 Vth2Lから所定電圧幅 Δνだけ高電位側のしきい値電圧 Vth2Hにシフトする。検出電圧 Vout'は、緩やかに下降を続け、時刻 T5に、高電位側にシフトされた第 2しきい値電圧 Vth2 ( =Vth2H)まで低下する。時刻 T5に Vout，く Vth2Hとなってから、ヒステリシスコンパレータ 10の遅延時間 Δ Τ1経過後の時刻 T6に、パルス信号 SIG1はハイレベルとなる。

[0058] ここで、スイッチング動作を停止しているドライバ回路 30のスイッチング動作を再開するためには、ある程度の時間を必要とする。この時間を Δ Τ2とすると、時刻 T6にパルス信号 SIG1がハイレベルとなつてから、時間 Δ Τ2経過後の時刻 T7に、スィッチング動作が再開される。すなわち、検出電圧 Vout，が第 2しきい値電圧 Vth2Hまで低下してから、スイッチング動作が再開されるまでには、 Δ Τ= Δ Τ1 + Δ Τ2の遅延が発生し、この間、検出電圧 Vout'は電圧幅 δ Vだけ低下する。

[0059] もし、第 2しきい値電圧 Vth2を一定値 Vth2Lに固定した場合、すなわち Δ V=0V に設定した場合、軽負荷時において検出電圧 Vout'は (Vth2L— δ V)まで低下すること〖こなるため、出力電圧 Voutのリップルが大きくなる。

そこで、本実施の形態に係る降圧型スイッチングレギユレータ 200では、しきい値電圧生成回路 20において、 Δν δ Vが成り立つように、電圧幅 Δνを設定する。このように電圧幅 Δνを設定することにより、遅延時間 ΔΤの間に、検出電圧 Vout'が第 2しきい値電圧 Vth2Lを下回るのを好適に防止し、出力電圧 Voutのリップルを抑えることがでさる。

[0060] 時刻 T6にパルス信号 SIG1がローレベルとなると、ロジック回路 60は制御信号 SIG 2をローレベルとする。制御信号 SIG2がローレベルとなると、しきい値電圧生成回路 20は第 2しきい値電圧 Vth2を低電圧側に所定電圧幅 Δνだけ再シフトする。

[0061] 時刻 Τ7にドライバ回路 30によってスイッチングトランジスタ Mlがオンされる。スイツチングトランジスタ Mlがオンすると、検出電圧 Vout'は上昇する。その後、ヒステリシスコンパレータ 10において、帰還キャパシタ Cfb、帰還抵抗 Rfbによる期間によってパルス信号 SIG1がハイレベルとローレベルを繰り返すことにより、検出電圧 Vout'は上昇していく。

[0062] 以上のように、本実施の形態に係る降圧型スイッチングレギユレータ 200によれば、軽負荷時において、ヒステリシスコンパレータ 10の第 2しきい値電圧 Vth2を所定電圧幅 Δνだけ上昇させることにより、出力電圧 Vout (検出電圧 Vout' )のリップルを低減することができる。

[0063] また、軽負荷状態を検出してから遅延時間 τ経過後に第 2しきい値電圧 Vth2をシフトさせることにより、軽負荷状態となった直後に重負荷に戻った場合に、スィッチング動作を直ちに再開することができる。

[0064] 上記実施の形態は例示であり、それらの各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。

[0065] 実施の形態では、ヒステリシスコンパレータ 10を図 3に示す構成とした場合について説明したが、これには限定されず、一般的なヒステリシスコンパレータのように、正帰還をかけることによってヒステリシスコンパレータを構成してもよい。

[0066] 実施の形態では、制御回路 100を含む降圧型スイッチングレギユレータ 200により駆動される負荷としてマイクロプロセッサを例に説明したが、これには限定されず、負荷電流が減少して軽負荷状態で動作するさまざまな負荷に対して、駆動電圧を供給することができる。

[0067] 実施の形態では、制御回路 100がひとつの LSIに一体集積ィ匕される場合について説明したが、これには限定されず、一部の構成要素が LSIの外部にディスクリート素子あるいはチップ部品として設けられ、あるいは複数の LSIにより構成されてもよい。

[0068] また、本実施の形態にお!、て、ハイレベル、ローレベルの論理値の設定は一例であって、インバータなどによって適宜反転させることにより自由に変更することが可能である。

[0069] 実施の形態にもとづき、本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎないことはいうまでもなぐ実施の形態には、請求の範囲に規定された本発明の思想を離脱しない範囲において、多くの変形例や配置の変更が可能であることは、うまでもな！/、。

産業上の利用可能性

[0070] 本発明に係るヒステリシスコンパレータを用いた降圧型スイッチングレギユレータぉよびその制御回路は、さまざまな電子機器の電源供給に利用することができる。

Claims

請求の範囲

[1] 同期整流方式の降圧型スイッチングレギユレータのスイッチング素子をオンオフする制御回路であって、

前記降圧型スイッチングレギユレータの出力電圧に応じた検出電圧を、第 1しきい値電圧および前記第 1しき!/ヽ値電圧より低!ヽ第 2しきヽ値電圧と比較するヒステリシスコンパレータと、

前記降圧型スイッチングレギユレータに接続される負荷が軽負荷状態であることを検出する軽負荷検出回路と、

前記ヒステリシスコンパレータから出力されるパルス信号にもとづき、前記スィッチング素子をオンオフするドライバ回路と、を備え、

前記ヒステリシスコンパレータは、前記軽負荷検出回路による軽負荷状態の検出を契機として、前記第 2しきい値電圧を所定電圧幅だけ高電位側にシフトし、かつ、前記ドライバ回路は、前記軽負荷検出回路によって軽負荷状態が検出されると、前記検出電圧が前記第 1しきい値電圧まで上昇して力シフト後の前記第 2しきい値電圧まで下降するまでの期間、前記スイッチング素子のオンオフを停止することを特徴とする制御回路。

[2] 前記ヒステリシスコンパレータは、前記軽負荷状態の検出から所定の遅延時間経過後に、前記第 2しきい値電圧を高電位側にシフトすることを特徴とする請求項 1に記載の制御回路。

[3] 前記ヒステリシスコンパレータは、前記第 2しきい値電圧を高電位側にシフトした後、前記検出電圧がシフト後の前記第 2しきい値電圧まで降下したことを契機として、前記第 2しきい値電圧を前記所定電圧幅だけ低電位側に再シフトすることを特徴とする請求項 1に記載の制御回路。

[4] 前記ヒステリシスコンパレータは、その出力端子と、前記検出電圧が入力される端子間に直列に接続された帰還抵抗および帰還キャパシタを備えることを特徴とする請求項 1に記載の制御回路。

[5] 前記ヒステリシスコンパレータは、

前記検出電圧と、前記第 1しきい値電圧と、を比較する第 1コンパレータと、前記検出電圧と、前記第 2しきい値電圧と、を比較する第 2コンパレータと、前記第 1コンパレータおよび前記第 2コンパレータの出力信号によりセット、リセットされるフリップフロップ回路と、

を含み、前記フリップフロップ回路の出力信号を前記パルス信号として出力することを特徴とする請求項 1から 4のいずれかに記載の制御回路。

[6] 前記第 1、第 2しきい値電圧を生成するしきい値電圧生成回路をさらに備え、

当該しきい値電圧生成回路は、

所定の基準電圧が印加される基準電圧端子と接地間に直列に接続された複数の分圧抵抗と、

を含み、前記複数の分圧抵抗の接続点に現れる電圧の!、ずれかを選択して前記第 1、第 2しきい値電圧として出力することを特徴とする請求項 5に記載の制御回路。

[7] 前記軽負荷検出回路は、

前記スイッチング素子であるスイッチングトランジスタおよび同期整流用トランジスタの接続点に現れるスイッチング電圧を、接地電位と比較する軽負荷検出コンパレータを含み、前記同期整流用トランジスタがオンの期間において、前記スイッチング電圧が接地電位を上回ったとき、軽負荷状態と判定することを特徴とする請求項 1から 4のいずれかに記載の制御回路。

[8] 1つの半導体基板上に一体集積化されることを特徴とする請求項 1から 4のいずれかに記載の制御回路。

[9] 一端が接地された出力キャパシタおよび前記出力キャパシタの他端にその一端が接続された出力インダクタを含むスイッチングレギユレータ出力回路と、

前記スイッチングレギユレータ出力回路に、スイッチング電圧を供給する請求項 1から 4のいずれかに記載の制御回路と、

を備え、前記出力キャパシタの他端の電圧を出力することを特徴とする降圧型スィツチングレギユレータ。

[10] 電池と、

マイクロプロセッサと、

前記電池から出力される電池電圧を降圧して前記マイクロプロセッサに供給する請求項 9に記載の降圧型スイッチングレギユレを備えることを特徴とする電子機器。