JP4717507B2 - 降圧型スイッチングレギュレータおよびその制御回路ならびにそれを用いた電子機器 - Google Patents
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一方、こうした電子機器にはリチウムイオン電池などの電池が電源として搭載される。リチウムイオン電池から出力される電圧は、3V〜4V程度であり、この電圧をそのままマイコンに供給したのでは、無駄な電力消費が発生するため、降圧型のスイッチングレギュレータや、シリーズレギュレータなどを用いて電池電圧を降圧し、定電圧化してマイコンに供給するのが一般的である。
たとえば、特許文献1、2には、負荷電流に応じて同期整流方式とダイオード整流方式とを切り替えるスイッチングレギュレータが開示されている。
ドライバ回路から出力される第2ゲート電圧を参照することにより、同期整流用トランジスタがオンすべき期間を判定し、比較部から出力される比較信号を好適にラッチすることができる。
第2ゲート電圧を参照し、同期整流用トランジスタがオンすべき期間が完了したことを契機として検出信号をリセットすることにより、次に同期整流用トランジスタがオンすべき期間において、再度上記のラッチ動作を行うことができる。
これによれば、一度Dフリップフロップがラッチされた後に、比較部から出力される比較信号が変動しても、ORゲートの出力はDフリップフロップの出力信号に固定されるため、安定な降圧動作を行うことができる。
コンパレータの前段にレベルシフト回路を設けることにより、接地電位などの低電圧との電圧比較を正常に行うことができる。
第2ゲート電圧がローレベルからハイレベルとなり、同期整流用トランジスタがオン状態に切り替えられると、スイッチング電圧が正方向にスイングする場合がある。このような場合に、あらかじめ、マスク信号によりスイッチング電圧がスイングする期間を、比較部による比較期間から除外することにより、スイングしたスイッチング電圧によって同期整流用トランジスタをオフするのを防止することができる。
マスク信号がローレベルの期間に第1、第2バイポーラトランジスタのエミッタ端子間を短絡することにより、同期整流用トランジスタをオフからオンに切り替えたときに発生するスイッチング電圧の変動にともなって、コンパレータの入力電圧が変動するのを防止することができる。
図1は、第1の実施の形態に係る降圧型スイッチングレギュレータを搭載した電子機器の構成を示すブロック図である。電子機器300は、たとえば携帯電話端末であり、電池310、電源装置320、アナログ回路330、デジタル回路340、マイコン350、LED360を含む。
電池310は、たとえばリチウムイオン電池であり、電池電圧Vbatとして3〜4V程度を出力する。
アナログ回路330は、パワーアンプや、アンテナスイッチ、LNA(Low Noise Amplifier)、ミキサやPLL(Phase Locked Loop)などの高周波回路を含み、電源電圧Vcc=3.4V程度で安定動作する回路ブロックを含む。また、デジタル回路340は、各種DSP(Digital Signal Processor)などを含み、電源電圧Vdd=3.4V程度で安定動作する回路ブロックを含む。
マイコン350は、電子機器300全体を統括的に制御するブロックであり、電源電圧1.5Vで動作する。
LED360は、RGB3色のLED(Light Emitting Diode)を含み、液晶のバックライトや、照明として用いられ、その駆動には、4V以上の駆動電圧が要求される。
本実施形態に係る降圧型スイッチングレギュレータは、たとえば1.5Vで動作するマイコン350のように、消費電流が動作状態に応じて変化する負荷に対して、安定な電圧を駆動する用途に好適に用いられる。以下、本実施の形態に係る降圧型スイッチングレギュレータの構成について詳細に説明する。
出力キャパシタC1は一端が接地され、他端が負荷回路RLおよびインダクタL1に接続される。インダクタL1は、制御回路100と接続され、スイッチング電圧Vswが印加される。
以下、負荷回路RLに供給される電圧を出力電圧Vout、負荷回路RLに流れる電流を負荷電流Io、インダクタL1に流れる電流をILという。以下、インダクタL1に流れる電流ILは、負荷回路RLに向かって流れる向きを正方向とする。
同期整流用トランジスタM2は、NチャンネルMOSトランジスタであって、ソース端子は接地され、ドレイン端子はスイッチングトランジスタM1のドレイン端子およびスイッチング端子104と接続される。また、同期整流用トランジスタM2のバックゲート端子は接地されている。同期整流用トランジスタM2のバックゲート端子とドレイン端子間には、ボディダイオードD2が存在する。
抵抗R1、R2は、この出力電圧Voutを分圧し、R2/(R1+R2)倍した出力電圧Vout’を誤差増幅器22の反転入力端子へと出力する。誤差増幅器22の非反転入力端子には基準電圧Vrefが入力されており、出力電圧Vout’および基準電圧Vrefの誤差を増幅し、誤差電圧Verrとして出力する。
ドライバ回路10は、スイッチングトランジスタM1、同期整流用トランジスタM2がそれぞれオンする時間の比を、PWM信号Vpwmのハイレベルとローレベルのデューティ比にもとづいて設定し、2つのトランジスタを交互にオンオフさせる。スイッチングトランジスタM1、同期整流用トランジスタM2が同時にオンして貫通電流が流れるのを防止するため、ドライバ回路10は、第1ゲート電圧Vg1がハイレベル、第2ゲート電圧Vg2がローレベルとなる期間(デッドタイム)を各周期ごとに設ける。
レベルシフト回路32は、PNP型の第1、第2バイポーラトランジスタQ1、Q2を含み、それぞれのベース端子に、スイッチング電圧Vswおよび接地電位が入力される。各バイポーラトランジスタQ1、Q2のコレクタ端子は接地されており、そのエミッタ端子からは、スイッチング電圧Vswおよび接地電位が順方向電圧Vf=0.7V程度、正方向にレベルシフトされた電圧が出力される。
第2コンパレータ34の非反転入力端子は、第1バイポーラトランジスタQ1のエミッタ端子が接続され、反転入力端子には、第2バイポーラトランジスタQ2のエミッタ端子が接続される。この第2コンパレータ34、レベルシフト回路32によりレベルシフトされたスイッチング電圧Vswと接地電位(0V)とを比較し、Vsw>0Vのときハイレベルを、Vsw<0Vのときローレベルを出力する。
ORゲート44には、ラッチ回路40から出力される比較信号VcmpおよびDフリップフロップ42の出力信号Vqが入力され、2つの信号の論理和を検出信号Vsensとして強制オフスイッチSW1に出力する。なお、ORゲート44を設けずに、Dフリップフロップ42の出力信号Vqを強制オフスイッチSW1に直接出力してもよい。
このように構成した強制オフスイッチSW1によれば、第2ゲート電圧Vg2がハイレベルで、かつ、検出信号Vsensがローレベルの期間のみ、同期整流用トランジスタM2のゲート端子に実際に印加される第2ゲート電圧Vg2’がハイレベルとなり、同期整流用トランジスタM2がオンとなる。一方、それ以外の期間では第2ゲート電圧Vg2’がローレベルとなり、同期整流用トランジスタM2はオフとなる。
第1ゲート電圧Vg1は、ハイレベルのときスイッチングトランジスタM1がオフ、ローレベルのときスイッチングトランジスタM1がオンする。すなわち、図中、Ton1で示されるのは、スイッチングトランジスタM1がオンの期間である。
上述したように、ドライバ回路10と、同期整流用トランジスタM2の間には、強制オフスイッチSW1が設けられており、ラッチ回路40から出力される検出信号Vsensがローレベルの期間、Vg2’=Vg2となる。また、検出信号Vsensがハイレベルの期間、同期整流用トランジスタM2のゲート電圧Vg2’は、ドライバ回路10から出力されるゲート電圧Vg2の値に関わらずローレベル(0V)となり、同期整流用トランジスタM2は強制的にオフとなる。
この同期整流用トランジスタM2のドレイン電流がインダクタL1を介して出力キャパシタC1に流れることにより、出力キャパシタC1の出力電圧Voutは徐々に上昇する。その結果、インダクタL1に、同期整流用トランジスタM2から出力キャパシタC1に向かって流れる電流は徐々に減少する。同期整流用トランジスタM2を介してインダクタL1に流れる電流ILの減少が時間とともに減少すると、同期整流用トランジスタM2のドレインソース間電圧は徐々に低下していくため、スイッチング電圧Vswは徐々に上昇し、接地電位0Vに近づいていく。
ここで、上述のように、本実施の形態に係る制御回路100では、比較部30およびDフリップフロップ42の出力信号の論理和にもとづいて、強制オフスイッチSW1を制御している。したがって、比較信号Vcmpの信号レベルが変動しても、Dフリップフロップ42の出力信号Vqはハイレベルにラッチされているため、ORゲート44の出力、すなわち検出信号Vsensはハイレベルのままとなる。その結果、スイッチング電圧Vswの変動にかかわらず、同期整流用トランジスタM2をオフし続けることができる。
本実施の形態に係る制御回路100によれば、スイッチング電圧Vswをモニタし、同期整流用トランジスタM2がオンすべき期間において、スイッチング電圧Vswが0Vより大きくなると、同期整流用トランジスタM2を強制的にオフする。その結果、軽負荷時にインダクタL1に流れる電流ILの向きが反転し、同期整流用トランジスタM2を介して接地に向かって流れるのを防止し、効率の悪化を抑えることができる。
図5は、第2の実施の形態に係る制御回路100の比較部30aおよびラッチ回路40の構成を示す回路図である。以降の図において、第1の実施の形態に係る制御回路100と同一または同等の構成要素には同一の符号を付し、適宜説明を省略する。
本実施の形態に係る比較部30aは、図2の比較部30に加えて、さらにANDゲート36および遅延回路38を含む。
ANDゲート36の第1の入力端子には、第2コンパレータ34から出力される比較信号Vcmpが入力される。また、ANDゲート36の第2の入力端子には、遅延回路38から出力されるマスク信号Vmskが入力される。ANDゲート36は、比較信号Vcmpとマスク信号Vmskの論理積を第2比較信号Vcmp’として出力する。
時刻T5に第2ゲート電圧Vg2がローレベルとなり、時刻T6に第1ゲート電圧Vg1がローレベルとなってスイッチングトランジスタM1がオンする。
この際、同期整流用トランジスタM2がオフからオンに切り替わる瞬間に発生するスイッチング電圧Vswのスイングを、マスク信号Vmskを用いて除外することにより、インダクタL1に流れる電流ILが正の期間に同期整流用トランジスタM2がオフするのを防止することができ、安定な降圧動作を行うことができる。
Claims (13)
- 降圧型スイッチングレギュレータの制御回路であって、
入力端子と接地間に直列に接続されたスイッチングトランジスタと同期整流用トランジスタを含み、2つのトランジスタの接続点の電圧を、スイッチング電圧として本制御回路の外部に接続されるインダクタの一端に印加する出力段と、
前記スイッチングレギュレータの出力電圧が所定の基準電圧に近づくようデューティ比が制御されるパルス幅変調信号にもとづき、前記スイッチングトランジスタおよび前記同期整流用トランジスタのゲート端子に印加すべき第1、第2ゲート電圧を生成するドライバ回路と、
前記スイッチング電圧と所定のしきい値電圧を比較し、前記スイッチング電圧が前記しきい値電圧を上回ると、所定レベルの比較信号を出力する比較部と、
前記同期整流用トランジスタがオンすべき期間において、前記比較部から出力される比較信号をラッチし、検出信号として出力するラッチ回路と、
前記ドライバ回路から出力される前記第2ゲート電圧が入力され、前記検出信号が前記所定レベルにラッチされている期間、前記第2ゲート電圧をローレベルに固定して前記同期整流用トランジスタのゲート端子に出力するスイッチと、
を備えることを特徴とする制御回路。 - 前記ラッチ回路は、前記ドライバ回路から出力される第2ゲート電圧がハイレベルの期間にアクティブとなり、前記比較部から出力される比較信号をラッチすることを特徴とする請求項1に記載の制御回路。
- 前記ラッチ回路は、前記第2ゲート電圧がハイレベルからローレベルとなると、ラッチした前記検出信号をリセットすることを特徴とする請求項2に記載の制御回路。
- 前記ラッチ回路は、Dフリップフロップを含み、当該Dフリップフロップは、リセット端子に前記第2ゲート電圧が入力され、データ端子にハイレベルの固定電圧が入力され、クロック端子に前記比較部から出力される比較信号が入力されることを特徴とする請求項3に記載の制御回路。
- 前記ラッチ回路は、前記Dフリップフロップの出力信号と、前記比較部から出力される比較信号の論理和を出力するORゲートをさらに含み、当該ORゲートの出力信号を前記検出信号として出力することを特徴とする請求項4に記載の制御回路。
- 前記しきい値電圧は、接地電位であることを特徴とする請求項1に記載の制御回路。
- 前記比較部は、
前記スイッチング電圧および前記しきい値電圧を、正方向に所定電圧だけレベルシフトするレベルシフト回路と、
前記レベルシフト回路によりレベルシフトされた前記スイッチング電圧と前記しきい値電圧とを比較するコンパレータと、
を含み、前記コンパレータの出力信号を前記比較信号として出力することを特徴とする請求項1に記載の制御回路。 - 前記比較部は、
前記第2ゲート電圧が入力され、当該第2ゲート電圧がローレベルからハイレベルに変化してから所定の遅延時間経過後にハイレベルとなるマスク信号を出力する遅延回路と、
前記遅延回路から出力されるマスク信号と、前記コンパレータの出力信号の論理積を出力するANDゲートと、をさらに含み、
当該ANDゲートの出力信号を前記比較信号として出力することを特徴とする請求項7に記載の制御回路。 - 前記レベルシフト回路は、
ベース端子に前記スイッチング電圧が入力され、コレクタ端子が接地され、エミッタ端子から前記スイッチング電圧をレベルシフトした電圧を出力するPNP型の第1バイポーラトランジスタと、
ベース端子およびコレクタ端子が接地され、エミッタ端子から接地電位をレベルシフトした電圧を出力するPNP型の第2バイポーラトランジスタと、
前記第1、第2バイポーラトランジスタのエミッタ端子間に接続され、前記遅延回路から出力されるマスク信号がローレベルの期間、オン状態となるスイッチと、を含むことを特徴とする請求項7に記載の制御回路。 - 前記同期整流用トランジスタは、NMOSトランジスタであることを特徴とする請求項1に記載の制御回路。
- 前記制御回路は、1つの半導体基板上に一体集積化されることを特徴とする請求項1から10のいずれかに記載の制御回路。
- 一端が接地されたキャパシタと、
前記キャパシタの他端にその一端が接続されたインダクタと、
前記インダクタの他端に、前記スイッチング電圧を供給する請求項1から10のいずれかに記載の制御回路と、
を備え、前記キャパシタの他端の電圧を出力することを特徴とする降圧型スイッチングレギュレータ。 - 電池電圧を出力する電池と、
マイコンと、
前記電池電圧を降圧して前記マイコンに供給する請求項12に記載の降圧型スイッチングレギュレータと、
を備えることを特徴とする電子機器。
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JP2002369505A (ja) * | 2001-06-07 | 2002-12-20 | Hitachi Ltd | Dc−dcコンバータおよびdc−dcコンバータの制御方法 |
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