JP4453421B2 - 電源装置及び電源制御用半導体集積回路 - Google Patents

Description

本発明は電源装置及び電源制御用半導体集積回路に係り、特に、一端に直流入力電圧が印加されたコイルの他端を、負荷と接地とで交互に接続することにより、直流入力電圧を昇圧して、負荷に供給する電源装置及び電源制御用半導体集積回路に関する。

近年、携帯電話を始めとした携帯機器が広く普及している。携帯機器は、電池で駆動されるため、その表示装置として液晶ディスプレイパネルが搭載されている。

液晶ディスプレイパネルは、自発光型ではないので、光源が必要となる。液晶ディスプレイパネルの光源としては、外光の他、陰極線管やＬＥＤなどがある。

携帯機器に搭載される液晶ディスプレイの光源としては、高輝度、高効率であり、かつ、小型化が可能である白色ＬＥＤを用いた光源が注目されている。液晶ディスプレイの光源として白色ＬＥＤを搭載する場合には、画面のちらつきを防いだり、輝度を均一化したりするために複数のＬＥＤを直列接続して使用している。

このとき、携帯機器の電池は、小型化、小電力化のため低電圧化されているため、直列接続された複数のＬＥＤを駆動するには電圧が低すぎる。このため、電池電圧を昇圧してＬＥＤを駆動するための電源電圧を得る昇圧型の電源回路が搭載されている（特許文献１参照）。

図７は従来の一例のブロック構成図を示す。

従来の電源装置１は、コイルＬ０、電流制御ＩＣ（integrated circuit）１１、平滑用キャパシタＣ１、負荷電流検出用抵抗Ｒ１から構成され、入力電圧Ｖinを昇圧した出力電圧Ｖoutを負荷１２に印加する。

コイルＬ０の一端には、入力電圧Ｖinが印加されている。コイルＬ０の他端は、電流制御ＩＣ１１の端子Ｔ１に接続されている。負荷１２は、例えば、発光ダイオードＤ１〜Ｄｎを直列接続した構成されており、アノード側が電流制御ＩＣ１１の端子Ｔ２に接続され、カソード側が負荷電流検出用抵抗Ｒ１を介して接地に接続された構成とされている。負荷電流検出用抵抗Ｒ１には、出力電圧Ｖoutに応じた電圧Ｖsが発生する。負荷電流検出用抵抗Ｒ１に発生した電圧Ｖsは、電流検出ＩＣ１１の端子Ｔ３に印加される。

電流制御ＩＣ１１は、発振回路２１、波形整形回路２２、加算回路２３、コンパレータ２４、２５、誤差アンプ２６、基準電圧源２７、ドライバ２８、抵抗Ｒ11、ＭＯＳトランジスタＭ11、Ｍ12が内蔵された構成とされている。発振回路２１は、所定の周波数で発振を行っている。発振回路２１の発振出力は、波形整形回路２２に供給される。波形整形回路２２は、発振回路２１から供給された発振出力で発振された発振出力をランプ波形状に波形整形する。波形整形回路２２で波形整形されたランプ波形状の信号は、加算回路２３に供給される。加算回路２３には、波形整形回路２２からのランプ波形状の信号の他にコンパレータ２４の出力が供給されている。

コンパレータ２４は、抵抗Ｒ11の両端の電圧が所定電圧より大きいときに出力をハイレベルとし、抵抗Ｒ11の両端の電圧が所定電圧より小さいときに出力をローレベルとする。抵抗Ｒ11は、一端がＭＯＳトランジスタＭ11に接続され、他端が接地端子Ｔ４に接続されており、ＭＯＳトランジスタＭ11に流れる電流に応じた電圧がその両端に発生する。ＭＯＳトランジスタＭ11は、ソース−ドレインが端子Ｔ１と抵抗Ｒ11の一端との間に接続されている。また、ＭＯＳトランジスタＭ11のゲートには、ドライバ２８から駆動パルスが供給される。ＭＯＳトランジスタＭ11は、ドライバ２８からの駆動パルスがハイレベルのときにオンし、端子Ｔ１から電流を引き込み、ドライバ２８からの駆動パルスがローレベルのときにオフし、端子Ｔ１からの電流の引き込みを停止する。

抵抗Ｒ11の両端の電圧を検出することにより、端子Ｔ１から引き込まれる電流、すなわち、コイルＬ０に流れる電流を検出することができる。

加算回路２３は、波形整形回路２２のランプ波形状の信号とコンパレータ２４の出力とを加算する。加算回路２３の出力は、コンパレータ２５の非反転入力端子に供給される。

コンパレータ２５の反転入力端子には、誤差アンプ２６の出力が供給されている。誤差アンプ２６は、反転入力端子が端子Ｔ３に接続されており、非反転入力端子に基準電圧源２７から基準電圧が印加されており、反転増幅回路を構成している。誤差アンプ２６は、 端子Ｔ３に供給される負荷電流に応じた電圧Ｖsと基準電圧との差電圧に応じた信号を出力する。

コンパレータ２５は、加算回路２３の出力が誤差アンプ２６の出力より大きいときに出力をハイレベルとし、加算回路２３の出力が誤差アンプ２６の出力小さいときに出力をローレベルとする。コンパレータ２５の出力パルスは、ドライバ２８に供給される。ドライバ２８は、コンパレータ２５の出力パルスがハイレベルのときにはＭＯＳトランジスタＭ11、Ｍ12のゲート電圧をローレベルとし、コンパレータ２５の出力がローレベルのときにはＭＯＳトランジスタＭ11、Ｍ12のゲート電圧をハイレベルとする。

ＭＯＳトランジスタＭ11は、ｎチャネルＭＯＳ電界効果トランジスタから構成されており、ドライバ２８の出力がハイレベルのときにはオンし、ドライバ２８の出力がローレベルのときにはオフする。ＭＯＳトランジスタＭ12は、ｐチャネルＭＯＳ電界効果トランジスタから構成されており、ドライバ２８の出力がハイレベルのときにはオフし、ドライバ２８の出力がローレベルのときにはオンする。これによって、ＭＯＳトランジスタＭ11とＭＯＳトランジスタＭ12とは、コンパレータ２５の出力パルスに応じて互いに交互にオン／オフする。

ＭＯＳトランジスタＭ11がオンし、ＭＯＳトランジスタＭ12がオフした状態では、端子Ｔ１が接地され、コイルＬ０に電流が流れる。次に、ＭＯＳトランジスタＭ11がオフし、ＭＯＳトランジスタＭ12がオンすると、コイルＬ０に逆起電力が発生し、この逆起電力により端子Ｔ１の電圧が昇圧される。端子Ｔ１に生じた昇圧電圧は、端子Ｔ２から負荷１２に供給される。

このとき、負荷１２に流れる負荷電流が増加すると、負荷電流検出用抵抗Ｒ１に発生する電圧Ｖｓが上昇する。電圧Ｖｓが上昇すると、誤差アンプ２６の出力が低下する。誤差アンプ２６の出力が低下すると、コンパレータ２５の出力パルスがハイレベルとなる期間が長くなる。コンパレータ２５の出力パルスのハイレベルの期間が長くなると、ドライバ２８の出力駆動パルスのローレベルの期間が長くなり、ＭＯＳトランジスタＭ11のオフする期間が長くなる。これによって、出力電圧Ｖoutが低減し、負荷１２に流れる負荷電流が減少する。

また、負荷１２に流れる負荷電流が減少すると、負荷電流検出用抵抗Ｒ１に発生する電圧Ｖｓが低下する。電圧Ｖｓが低下すると、誤差アンプ２６の出力が上昇する。誤差アンプ２６の出力が上昇すると、コンパレータ２５の出力パルスがハイレベルとなる期間が短くなる。コンパレータ２５の出力パルスのハイレベルの期間が短くなると、ドライバ２８の出力駆動パルスのローレベルの期間が短くなり、ＭＯＳトランジスタＭ11のオフする期間が短くなる。これによって、出力電圧Ｖoutが増加し、負荷１２に流れる負荷電流が増加する。

上記のようにＰＷＭ制御が行われ、負荷１２に流れる負荷電流が一定となるように出力電圧Ｖoutが制御されていた。

また、このとき、電流制御ＩＣ１１は、端子Ｔ１から引き込まれる電流を監視することにより、コイルＬ０に流れる電流が過電流状態とならないように制御していた。端子Ｔ１から引き込まれる電流が過電流状態になると、ＭＯＳトランジスタＭ11がオンしたとき、抵抗Ｒ11の両端に発生する電圧が増加し、コンパレータ２４の出力パルスがハイレベルとなる。コンパレータ２４の出力パルスがハイレベルになると、波形整形回路２２の出力信号であるランプ波形状の信号にコンパレータ２４の出力パルスが加算され、波形整形回路２２の出力信号がコンパレータ２４の出力パルスのハイレベル分だけハイレベル方向にシフトする。

波形整形回路２２の出力信号がコンパレータ２４の出力パルスのハイレベル分だけハイレベル方向にシフトすると、コンパレータ２５の出力パルスが誤差アンプ２６の出力によらず、ハイレベルに保持される。コンパレータ２５の出力パルスがハイレベルに保持されると、ＭＯＳトランジスタＭ11が負荷１２に流れる負荷電流によらずオフされ、端子Ｔ１から電流は引き込まれず、過電流状態を解消できる。

また、端子Ｔ１から引き込まれる電流が過電流状態でない場合には、ＭＯＳトランジスタＭ11がオンしたとき、抵抗Ｒ11の両端に発生する電圧は規定値より小さいので、コンパレータ２４の出力パルスはローレベルとなる。コンパレータ２４の出力パルスがローレベルの場合には、波形整形回路２２の出力信号であるランプ波形状の信号レベルは、誤差アンプ２６の出力と比較可能なレベルに維持される。これによって、コンパレータ２５の出力パルスは、誤差アンプ２６の出力に応じてハイレベルの期間が制御される。これによって、ＭＯＳトランジスタＭ11、Ｍ12は、通常のように、ＰＷＭ制御が行われ、負荷１２に流れる負荷電流が一定となるように出力電圧Ｖoutが制御される。

特開２００３−１５２２２４号公報

しかるに、従来の電源装置では、ランプ波形の上下シフトによって、過電流制御を行っていた。

このとき、リプル電流をΔＩ、リプル出力をΔＶ、動作周波数をｆ、出力容量をＣoutとすると、出力リプルΔＶは、一般に、
ΔＶ＝ΔＩ／８ｆＣout ・・・（１）
で表される。ここで、リプル電流ΔＩ及び出力容量Ｃoutを一定とすると、出力リプルΔＶは、動作周波数ｆで決定される。

このとき、従来の電源装置では、コンパレータ２４の出力によりランプ波形が上下シフトするため、いわゆる、ＰＦＭ制御のような動作となり、動作周波数が低い方向に変動し、出力リプルΔＶが増加するなどの問題点があった。

本発明は上記の点に鑑みてなされたもので、負荷への電源供給を安定化できる電源装置及び電源制御用半導体集積回路を提供することを目的とする。

本発明は、一端に直流入力電圧（Ｖin）が印加されたコイル（Ｌ０）の他端を、負荷（１２）と接地とで交互に接続することにより、直流入力電圧（Ｖin）を昇圧して、負荷（１２）に供給する電源装置において、コイル（Ｌ０）の他端と負荷（１２）との間に接続され、オン時にコイル（Ｌ０）の他端と負荷（１２）とを接続するＰＭＯＳトランジスタ（M12）と、コイル（Ｌ０）の他端と接地とを接続され、オン時にコイル（Ｌ０）の他端と接地とを接続するＮＭＯＳトランジスタ（Ｍ11）と、負荷（１２）に印加される電圧に応じたパルス幅の第１の検出パルスを生成する第１の検出パルス生成手段（Ｒ１、２１、２２、２６、２７、１２３）と、コイル（Ｌ０）に流れる電流に応じたパルス幅の第２の検出パルスを生成する第２の検出パルス生成手段（Ｒ11；２１、２２、１２１、１２２、１２４）と、第１の検出パルス生成手段（２１、２２、２６、２７、１２３）で生成された第１の検出パルスと第２の検出パルス生成手段（Ｒ11；２１、２２、１２１、１２２、１２４）で生成された第２の検出パルスとを合成した出力パルスを生成する出力パルス生成手段（１２５）と、出力パルス生成手段（１２５）で生成された出力パルスに基づいてＰＭＯＳトランジスタ（Ｍ12）及びＮＭＯＳトランジスタ（Ｍ11）をスイッチングさせる制御手段（２８）とを有することを特徴とする。

また、第１の検出パルス生成手段（Ｒ１、２１、２２、２６、２７、１２３）及び第２の検出パルス生成手段（Ｒ11；２１、２２、１２１、１２２、１２４；２２１、２２２、２２３）は、共通する発振手段（２１、２２）を有し、第１の検出パルス生成手段（Ｒ１、２１、２２、２６、２７、１２３）は、発振手段（２１、２２）で生成される発振出力に同期して第１の検出パルスを生成し、第２の検出パルス生成手段（Ｒ11；２１、２２、１２１、１２２、１２４；２２１、２２２、２２３）は、発振手段（２１、２２）で生成される発振出力に同期して第２の検出パルスを生成することを特徴とする。

また、本発明は、一端に直流入力電圧（Ｖin）が印加されたコイル（Ｌ０）の他端を、負荷（１２）と接地とで交互に接続することにより、直流入力電圧（Ｖin）を昇圧して、負荷（１２）に供給する電源装置において、コイル（Ｌ０）の他端と負荷（１２）との間に接続され、オン時にコイル（Ｌ０）の他端と負荷（１２、Ｒ１）とを接続するＰＭＯＳトランジスタ（Ｍ12）と、コイル（Ｌ０）の他端と接地とを接続され、オン時に前記コイル（Ｌ０）の他端と接地とを接続するＮＭＯＳトランジスタ（Ｍ11）と、発振手段（２１）と、前記負荷（１２、Ｒ１）に流れる電流に応じたパルス幅の負荷電流検出用パルスを前記発振手段（２１）の発振出力に同期して生成する負荷電流検出用パルス生成手段（２２、２６、２７、１２３）と、前記ＮＭＯＳトランジスタ（Ｍ11）に流れる電流に応じた電圧を所定電圧と比較し、比較結果を検出信号として出力する電流検出手段（２２１、２２２、Ｒ11）と、前記発振手段（２１）の発振出力を分周する分周手段（２３１）を含み、前記接地に流れる電流に応じたパルス幅の接地電流検出パルスを前記分周手段（２３１）の出力に同期して出力する接地電流検出パルス生成手段であって、前記電流検出手段から出力される前記検出信号の状態が所定の状態で一定期間連続したときに、前記所定の状態の期間に応じたパルス幅の前記接地電流検出パルスを生成して、出力するデバウンス回路（２２３）と、前記負荷電流検出用パルス生成手段（２２、２６、２７、１２３）で生成された前記負荷電流検出用パルスと前記デバウンス回路（２２３）から出力される前記接地電流検出パルスとを合成した出力パルスを生成する出力パルス生成手段（１２５）と、前記出力パルス生成手段（１２３）で生成された出力パルスに基づいて前記ＰＭＯＳトランジスタ（Ｍ12）及び前記ＮＭＯＳトランジスタ（Ｍ11）をスイッチングさせる制御手段（２８）とを有することを特徴とする。

なお、上記参照符号はあくまでも参考であり、これによって、特許請求の範囲が限定されるものではない。

本発明によれば、第１の検出パルス生成手段で生成された第１の検出パルスと第２の検出パルス生成手段で生成された第２の検出パルスとを合成した出力パルスを生成し、生成された出力パルスに応じてコイルの他端の、負荷又は接地に接続する期間を制御する構成とすることにより、動作を安定化させることができ、よって、負荷への電源供給を安定化させることができるなどの特長を有する。

また、本発明によれば、発振手段（２１、２２）で生成される発振出力に同期して第１の検出パルス及び第２の検出パルスを生成することにより、一定の動作周波数で動作させることができるので、さらに、動作を安定化させることができるなどの特長を有する。

〔第１実施例〕
図１は、本発明の第１実施例のブロック構成図を示す。同図中、図７と同一構成部分には同一符号を付し、その説明は省略する。

本実施例の電源装置１０１は、電源制御ＩＣ１１１の構成が従来の電源装置１０１とは相違する。電源制御ＩＣ１０１は、発振回路２１、波形整形回路２２、誤差アンプ２６、１２１、基準電圧源２７、１２２、コンパレータ１２４、１２３、論理和回路１２５、ＭＯＳトランジスタＭ11、Ｍ12、抵抗Ｒ11から構成される。

誤差アンプ２６は、反転増幅回路を構成しており、反転端子にはフィードバック端子Ｔ３が接続され、非反転端子には基準電圧源２７から基準電圧が印加されている。誤差アンプ２６は、フィードバック端子Ｔ３の電圧と基準電圧との差電圧に応じた信号を出力する。

誤差アンプ２６の出力は、コンパレータ１２３の反転入力端子に供給される。コンパレータ１２３の非反転入力端子には、波形整形回路２２から発振回路２１の発振出力により生成されたランプ波形状の信号が供給される。コンパレータ１２３は、誤差アンプ２６の出力が波形整形回路２２のランプ波形状の出力より小さいときにハイレベルとなり、誤差アンプ２６の出力が波形整形回路２２のランプ波形状の出力より大きいときにローレベルとなる第１のパルスを出力する。コンパレータ１２３の出力パルスは、論理和回路１２５に供給される。

誤差アンプ１２１は、反転増幅回路を構成しており、反転端子にはＭＯＳトランジスタＭ11と抵抗Ｒ11との接続点が接続され、非反転端子には基準電圧源１２２から基準電圧が印加されている。誤差アンプ１２１は、ＭＯＳトランジスタＭ11と抵抗Ｒ11との接続点の電圧と基準電圧との差電圧に応じた信号を出力する。

誤差アンプ１２１の出力は、コンパレータ１２４の反転入力端子に供給される。コンパレータ１２４の非反転入力端子には、波形整形回路２２から発振回路２１の発振出力により生成されたランプ波形状の信号が供給される。コンパレータ１２４は、誤差アンプ１２１の出力が波形整形回路２２のランプ波形状の出力より小さいときにハイレベルとなり、誤差アンプ１２１の出力が波形整形回路２２のランプ波形状の出力より大きいときにローレベルとなるパルスを出力する。コンパレータ１２４の出力パルスは、論理和回路１２５に供給される。

論理和回路１２５は、コンパレータ１２３の出力パルスとコンパレータ１２４の出力パルスとの論理和を出力する。論理和回路１２５の出力パルスは、ドライバ２８に供給される。ドライバ２８は、論理和回路１２５からの出力パルスによりＭＯＳトランジスタＭ11、Ｍ12をスイッチングする。

次に、電流制御ＩＣ１１１の動作を説明する。

フィードバック端子Ｔ３の電圧が上昇すると、誤差アンプ２６の出力が低下する。誤差アンプ２６の出力が低下すると、コンパレータ１２３の出力パルスのハイレベルの期間が長なり、ローレベルの期間が短くなる。コンパレータ１２３の出力パルスのハイレベルの期間が長くなり、ローレベルの期間が短くなると、ＭＯＳトランジスタＭ11のオンする期間が短くなり、ＭＯＳトランジスタＭ12のオフする期間が長くなる。これによって、コイルＬ０に蓄積される電磁エネルギーが小さくなるので、出力電圧Ｖoutが低減する。

また、フィードバック端子Ｔ３の電圧が下降すると、誤差アンプ２６の出力が上昇する。誤差アンプ２６の出力が上昇すると、コンパレータ１２３の出力パルスのハイレベルの期間が短くなり、ローレベルの期間が長くなる。コンパレータ１２３の出力パルスのハイレベルの期間が短くなり、ローレベルの期間が長くなると、ＭＯＳトランジスタＭ11のオンする期間が長くなり、ＭＯＳトランジスタＭ12のオフする期間が短くなる。これによって、コイルＬ０に蓄積される電磁エネルギーが大きくなるので、出力電圧Ｖoutが上昇する。

また、端子Ｔ１から引き込まれる電流が増加すると、ＭＯＳトランジスタＭ11と抵抗Ｒ11との接続点の電圧が上昇する。ＭＯＳトランジスタＭ11と抵抗Ｒ11との接続点の電圧が上昇すると、誤差アンプ１２１の出力が低下する。誤差アンプ１２１の出力が低下すると、コンパレータ１２４の出力パルスのハイレベルの期間が長なり、ローレベルの期間が短くなる。コンパレータ１２４の出力パルスのハイレベルの期間が長くなり、ローレベルの期間が短くなると、ＭＯＳトランジスタＭ11のオンする期間が短くなり、ＭＯＳトランジスタＭ12のオフする期間が長くなる。これによって、コイルＬ０が接地に接続される時間が短くなるため、コイルＬ０に流れる電流が抑制される。

端子Ｔ１から引き込まれる電流が減少すると、ＭＯＳトランジスタＭ11と抵抗Ｒ11との接続点の電圧が下降する。ＭＯＳトランジスタＭ11と抵抗Ｒ11との接続点の電圧が下降すると、誤差アンプ１２１の出力が上昇する。誤差アンプ１２１の出力が上昇すると、コンパレータ１２４の出力パルスのハイレベルの期間が短くなり、ローレベルの期間が長くなる。コンパレータ１２４の出力パルスのハイレベルの期間が短くなり、ローレベルの期間が長くなると、ＭＯＳトランジスタＭ11のオンする期間が長くなり、ＭＯＳトランジスタＭ12のオフする期間が短くなる。これによって、コイルＬ０が接地に接続される時間が長くなるため、コイルＬ０に流れる電流が増加する。

論理和回路１２５の出力は、コンパレータ１２３の出力パルスとコンパレータ１２４の出力パルスのうちハイレベルの長い方、すなわち、トランジスタＭ11をオフする期間が長い方の出力パルスにより制御が行われる。

本実施例によれば、電圧制御を行う第１のパルスによるＰＷＭ制御と電流制御を行う第２のパルスによるＰＷＭ制御の両方のＰＷＭ制御を発振回路２１の発振出力により生成される波形整形回路２２のランプ波形状の信号に同期して行うことにより、式（１）の動作周波数を一定にできるため、動作を安定化させることができる。

〔第２実施例〕
図２は、本発明の第２実施例のブロック構成図を示す。同図中、図１と同一構成部分には同一符号を付し、その説明は省略する。

本実施例の電源装置２０１は、誤差アンプ１２１、基準電圧源１２２に代えてコンパレータ２２１、基準電圧源２２２を設け、コンパレータ１２４に代えて第２の検出パルスの短期間の変化を吸収し、デバウンス回路２２３を設けた構成とされている。

コンパレータ２２１は、非反転入力端子に基準電圧源２２２から基準電圧が印加され、反転入力端子にＭＯＳトランジスタＭ11と抵抗Ｒ11との接続点が接続されており、ＭＯＳトランジスタＭ11と抵抗Ｒ11との接続点の電圧が基準電圧より大きければ出力をローレベルとし、ＭＯＳトランジスタＭ11と抵抗Ｒ11との接続点の電圧が基準電圧より小さければ出力をハイレベルとする。コンパレータ２２１の出力パルスはデバウンス回路２２３に供給される。

デバウンス回路２２３は、コンパレータ２２１の出力パルスの状態が所定期間連続したときに、その状態を出力として反映させる。デバウンス回路２２３の出力は、論理和回路１２５に供給される。

図３は、デバウンス回路２２３のブロック構成図を示す。

デバウンス回路２２３は、分周回路２３１、Ｄフリップフロップ２３２−１〜２３２−ｎ、２３３、排他的論和（exclusive or;ex-or）回路２３４から構成される。

分周回路２３１は、発振回路２１の発振出力を分周する。分周回路２３１の分周比により応答性が決定される。

分周回路２３１の出力は、Ｄフリップフロップ２３２−１〜２３２−ｎ、２３３に動作クロックとして供給される。Ｄフリップフロップ２３２−１は、データ端子Ｄにコンパレータ２２１の出力パルスが供給されている。Ｄフリップフロップ２３２−１は、分周回路２３１からのクロックの立ち上がり時のデータ端子Ｄの状態を読み込み、出力端子Ｑから出力する。Ｄフリップフロップ２３２−２は、データ端子ＤにＤフリップフロップ２３２−１の出力端子Ｑが接続されている。Ｄフリップフロップ２３２−２は、分周回路２３１からのクロックの立ち上がり時のデータ端子Ｄの状態を読み込み、出力端子Ｑから出力する。

Ｄフリップフロップ２３２−３は、データ端子ＤにＤフリップフロップ２３２−２の出力端子Ｑが接続されている。Ｄフリップフロップ２３２−３は、分周回路２３１からのクロックの立ち上がり時のデータ端子Ｄの状態を読み込み、出力端子Ｑから出力する。なお、Ｄフリップフロップ２３２−４〜２３２−ｎは、同様にして順次に接続されている。Ｄフリップフロップ２３２−１〜２３２−ｎによりコンパレータ２２１の出力パルスを遅延している。

Ｄフリップフロップ２３２−ｎの出力端子Ｑは、Ｄフリップフロップ２３３のデータ端子Ｄに接続されている。Ｄフリップフロップ２３３は、分周回路２３１からのクロックの立下り時のデータ端子Ｄの状態を読み込み、出力端子Ｑから出力する。Ｄフリップフロップ２３３の出力端子Ｑが論理和回路１２５に供給される。

排他的論理和回路２３４には、Ｄフリップフロップ２３３の出力端子Ｑの出力が供給されている。排他的論理和回路２３４は、Ｄフリップフロップ２３２−１〜２３２−ｎの出力の排他的論理和を出力する。排他的論理和回路２３４の出力は、Ｄフリップフロップ２３３のイネーブル端子ＥＮに供給される。Ｄフリップフロップ２３３は、排他的論理和回路２３４の出力がハイレベル、すなわち、Ｄフリップフロップ２３２−１〜２３２−ｎの出力のすべてがハイレベル又はローレベルのときに、イネーブルされ、出力端子Ｑから出力を行う。

このため、コンパレータ２２１の出力パルスがｎクロック連続してハイレベル又はローレベルとなったときにだけ、Ｄフリップフロップ２３３の出力が反転する。すなわち、コンパレータ２２１の出力パルスの状態が所定期間連続したときに、その状態を出力として反映させることができる。

また、Ｄフリップフロップ２３２−１〜２３２−ｎ、２３３のリセット端子Ｒには、端子Ｔ11が接続されている。端子Ｔ11には、外部からコントロール信号が供給される。コントロール信号により、Ｄフリップフロップ２３２−１〜２３２−ｎ、２３３をリセットすることにより、コントロール信号によって制御を行うことが可能となる。

図４は、デバウンス回路２２３の動作波形図を示す。図４（Ａ）は分周回路２３１の出力クロック、図４（Ｂ）はコンパレータ２２１の出力パルス、図４（Ｃ）はＤフリップフロップ２３３の出力を示す。

図４（Ｂ）に示すように時刻ｔ１でコンパレータ２２１の出力がハイレベルからローレベルに立ち下がると、図４（Ａ）に示すクロックのコンパレータ２２１の出力がローレベルになった後の次の立ち上がりとなる時刻ｔ２でコンパレータ２２１の出力がＤフリップフロップ２３２−１に取り込まれる。

時刻ｔ２からｎクロック経過してＤフリップフロップ２３２−１〜２３２−ｎの出力がすべてローレベルになると、第ｎクロックの立下りの時刻ｔ３で図４（Ｃ）に示すようにＤフリップフロップ２３３の出力がローレベルに立ち下がる。

同様に、図４（Ｂ）に示すように時刻ｔ11でコンパレータ２２１の出力がローレベルからハイレベルに立ち上がると、図４（Ａ）に示すクロックのコンパレータ２２１の出力がハイレベルになった後、次の立ち上がりとなる時刻ｔ12でコンパレータ２２１の出力がＤフリップフロップ２３２−１に取り込まれる。

時刻ｔ12からｎクロック経過してＤフリップフロップ２３２−１〜２３２−ｎの出力がすべてハイレベルになると、第ｎクロックの立下りの時刻ｔ13で図４（Ｃ）に示すようにＤフリップフロップ２３３の出力がハイレベルに立ち上がる。

以上により、コンパレータ２２１の出力の状態がデバウンス時間Ｔ0、連続したときに、その状態を出力に反映させることができる。なお、デバウンス時間は、Ｄフリップフロップの段数ｎによって調整することが可能である。

本実施例によれば、デバウンス回路２２３を設けることにより、デバウンス回路２２３に設定された遅延時間により式（１）の動作周波数ｆが決定され、動作周波数ｆを低い周波数に設定できるため、リプル電圧ΔＶを低減できる。

〔変形例〕
図５は、本発明の第１及び第２実施例の変形例のブロック構成図を示す。同図中、図１、図２と同一構成部分には同一符号を付し、その説明は省略する。

本変形例の電源装置３０１は、電流制御ＩＣ１１１、２１１の端子Ｔ２と接地との間に抵抗Ｒ21と抵抗Ｒ22とを直列に接続し、抵抗Ｒ21と抵抗Ｒ22との接続点を電流制御ＩＣ１１１、２１１の端子Ｔ３に接続することにより、出力電圧Ｖoutを検出するようにしたものである。

図６は、本発明の第１及び第２実施例の他の変形例のブロック構成図を示す。同図中、図５と同一構成部分には同一符号を付し、その説明は省略する。

本変形例の電源装置４０１は、負荷１２に代えて、蓄電池４０２を充電する構成としたものである。本変形例によれば、電源制御ＩＣ１１１、２１１を用いて昇圧型の電源装置を構成することにより、電圧制御と電流制御の両方を安定した動作で行えるため、蓄電池４０２などの充電に用いることが可能となる。

〔その他〕
なお、本実施例では、ＭＯＳトランジスタＭ12を電流制御ＩＣ１１１、２１１に内蔵したが、ＭＯＳトランジスタＭ12は外付けとしてもよい。また、電圧検出用抵抗Ｒ１を電流制御ＩＣ１１１、２１１に内蔵する構成としてもよい。

また、本実施例では、ＭＯＳトランジスタＭ11とＭＯＳトランジスタ12とを同期してスイッチングさせることにより、いわゆる、同期整流型の電源装置に適用した例について説明したが、ＭＯＳトランジスタＭ12に代えてショットキーバリアダイオードなどのダイオードを接続した、いわゆる、整流型の電源装置に適用することも可能である。

本発明の第１実施例のブロック構成図である。 本発明の第２実施例のブロック構成図である。 デバウンス回路２２３のブロック構成図である。 デバウンス回路２２３の動作波形図である。 本発明の第１及び第２実施例の変形例のブロック構成図である。 本発明の第１及び第２実施例の他の変形例のブロック構成図である。 従来の一例のブロック構成図である。

符号の説明

１０１、２０１、３０１、４０１ 電源装置
１２ 負荷、Ｌ０ コイル、Ｃ１ 平滑用キャパシタ、Ｒ１ 電圧検出用抵抗
Ｒ11 電流検出用抵抗
Ｍ11、Ｍ12 ＭＯＳトランジスタ
２１ 発振回路、２２ 波形整形回路、２６、１２１ 誤差アンプ
２７、１２２ 基準電圧源
２８ ドライバ
１１１、２１１ 電源制御ＩＣ
１２３、１２４ コンパレータ、１２５ 論理和回路

Claims (2)

1. 一端に直流入力電圧が印加されたコイルの他端を、負荷と接地とで交互に接続することにより、該直流入力電圧を昇圧して、該負荷に供給する電源装置において、
   前記コイルの他端と前記負荷との間に接続され、オン時に前記コイルの他端と前記負荷とを接続するＰＭＯＳトランジスタと、
   前記コイルの他端と前記接地とを接続され、オン時に前記コイルの他端と前記接地とを接続するＮＭＯＳトランジスタと、
   発振手段と、
   前記負荷に流れる電流に応じたパルス幅の負荷電流検出用パルスを該発振手段の発振出力に同期して生成する負荷電流検出用パルス生成手段と、
   前記ＮＭＯＳトランジスタに流れる電流に応じた電圧を所定電圧と比較し、比較結果を検出信号として出力する電流検出手段と、
   前記発振手段の発振出力を分周する分周手段を含み、前記接地に流れる電流に応じたパルス幅の接地電流検出パルスを前記分周手段の出力に同期して出力する接地電流検出パルス生成手段であって、前記電流検出手段から出力される前記検出信号の状態が所定の状態で一定期間連続したときに、前記所定の状態の期間に応じたパルス幅の前記接地電流検出パルスを生成して、出力するデバウンス回路と、
   前記負荷電流検出用パルス生成手段で生成された前記負荷電流検出用パルスと前記デバウンス回路から出力される前記接地電流検出パルスとを合成した出力パルスを生成する出力パルス生成手段と、
   前記出力パルス生成手段で生成された出力パルスに基づいて前記ＰＭＯＳトランジスタ及び前記ＮＭＯＳトランジスタをスイッチングさせる制御手段とを有することを特徴とする電源装置。
2. 一端に直流入力電圧が印加されたコイルの他端と負荷との間に接続され、該コイルの他端を該負荷と接地とに交互に接続することにより、該直流入力電圧を昇圧して、該負荷に供給する電源制御用半導体集積回路において、
   前記コイルの他端が接続されるコイル接続端子と、
   前記接地に接続される接地端子と、
   前記負荷が接続される出力端子と、
   前記出力端子と前記接地との間に接続される前記負荷の中間の電位を入力するフィードバック端子と、
   前記コイル接続端子と前記出力端子との間に接続され、オン時に前記コイルと前記負荷とを接続するＰＭＯＳトランジスタと、
   前記コイル接続端子と前記接地端子の間に接続され、オン時に前記コイルと前記接地とを接続するＮＭＯＳトランジスタと、
   発振手段と、
   前記負荷に流れる電流に応じたパルス幅の負荷電流検出用パルスを該発振手段の発振出力に同期して生成する負荷電流検出用パルス生成手段と、
   前記ＮＭＯＳトランジスタに流れる電流に応じた電圧を所定電圧と比較し、比較結果を検出信号として出力する電流検出手段と、
   前記発振手段の発振出力を分周する分周手段を含み、前記接地に流れる電流に応じたパルス幅の接地電流検出パルスを前記分周手段の出力に同期して出力する接地電流検出パルス生成手段であって、前記電流検出手段から出力される前記検出信号の状態が所定の状態で一定期間連続したときに、前記所定の状態の期間に応じたパルス幅の前記接地電流検出パルスを生成して、出力するデバウンス回路と、
   前記負荷電流検出用パルス生成手段で生成された前記負荷電流検出用パルスと前記デバウンス回路から出力される前記接地電流検出パルスとを合成した出力パルスを生成する出力パルス生成手段と、
   前記出力パルス生成手段で生成された出力パルスに基づいて前記ＰＭＯＳトランジスタ及び前記ＮＭＯＳトランジスタをスイッチングさせる制御手段とを有することを特徴とする電源制御用半導体集積回路。

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