JP2015144414A - 発振器および電源装置 - Google Patents

Abstract

【課題】微小電圧による発振および出力電圧の振幅制限を可能としつつ、低消費電力化を実現することができる発振器および電源装置の提供を図る。
【解決手段】入力電圧Ｖinを受け取る一次巻線Ｗ１、および、前記入力電圧を昇圧して出力電圧Ｖoutを生成する二次巻線Ｗ２を含むトランス２１と、前記二次巻線と共にＬＣ共振回路を形成して、発振動作を行わせる第１キャパシタ２３と、前記一次巻線に対して直列に接続され、前記出力電圧が制御端子に印加された第１トランジスタ２２と、前記一次巻線および前記第１トランジスタに対して直列に接続されたディプレッション型或いはネイティブ型の第２トランジスタ２５と、前記第２トランジスタの制御端子に印加される制御電圧を調整して、前記一次巻線に流れる電流を制御する電流制御回路２６と、を有する。
【選択図】図４

Description

本明細書で言及する実施例は、発振器および電源装置に関する。

近年、例えば、太陽光や照明光、電磁波、或いは、機械や人体からの振動や熱といったエネルギーを採取して電力を得るエナジーハーベスト(環境発電：Energy Harvesting)が注目されている。

このような環境発電による電力を負荷回路用の電源として利用するには、例えば、微小電圧発生部(光発電器，電磁波発電器，振動発電器，熱発電器等)から得られる電圧(例えば、数十ｍＶ〜数百ｍＶの微小電圧)を昇圧するＤＣ−ＤＣコンバータが使用される。

ところで、従来、例えば、環境発電に使用するＤＣ−ＤＣコンバータとしては様々なものが提案されている。

特公昭６２−０２２３４９号公報 特公平０３−０４７０６７号公報 特開２０１３−０７８１１１号公報 特表２００２−５１８９８９号公報 特開２０１１−１５２０１５号公報 特開２００５−３０４２３１号公報

前述したように、環境発電による電力を利用するには、例えば、微小電圧発生部からの微小電圧をＤＣ−ＤＣコンバータ(昇圧コンバータ)を使用して昇圧するが、この昇圧コンバータを制御するための電圧も微小電圧発生部から生成する。

すなわち、微小電圧発生部からの微小電圧を発振器および整流器を含む簡易電源で昇圧し、その簡易電源で生成した電圧を昇圧コンバータの制御回路の駆動電圧等として使用する。

そのため、簡易電源の発振器としては、微小電圧による発振および出力電圧の振幅制限が可能で、しかも、低消費電力化を実現することができる発振器を適用するのが好ましい。しかしながら、現状では、十分に満足のいく発振器の提供はなされていない。

一実施形態によれば、トランスと、第１キャパシタと、第１トランジスタと、ディプレッション型或いはネイティブ型の第２トランジスタと、電流制御回路と、を有する発振器が提供される。

トランスは、入力電圧を受け取る一次巻線、および、前記入力電圧を昇圧して出力電圧を生成する二次巻線を含み、前記第１キャパシタは、前記二次巻線と共にＬＣ共振回路を形成して、発振動作を行わせる。

前記第１トランジスタは、前記一次巻線に対して直列に接続され、前記出力電圧が制御端子に印加され、前記第２トランジスタは、前記一次巻線および前記第１トランジスタに対して直列に接続される。前記電流制御回路は、前記第２トランジスタの制御端子に印加される制御電圧を調整して、前記一次巻線に流れる電流を制御する。

開示の発振器および電源装置は、微小電圧による発振および出力電圧の振幅制限を可能としつつ、低消費電力化を実現することができるという効果を奏する。

図１は、電源装置の一例を示すブロック図である。 図２は、発振器の一例を説明するための図である。 図３は、発振器の他の例を説明するための図である。 図４は、発振器の第１実施例を説明するための図である。 図５は、発振器の第２実施例を説明するための図である。 図６は、発振器の第３実施例を説明するための図である。 図７は、発振器の第４実施例を説明するための図である。 図８は、図７に示す第４実施例の発振器の動作を説明するための図(その１)である。 図９は、図７に示す第４実施例の発振器の動作を説明するための図(その２)である。 図１０は、発振器の第５実施例を説明するための図である。 図１１は、図１０に示す第５実施例の発振器の動作を説明するための図である。 図１２は、発振器の第６実施例を説明するための図である。 図１３は、図１２に示す第６実施例の発振器の動作を説明するための図である。 図１４は、発振器の第７実施例を説明するための図である。 図１５は、発振器の第８実施例を説明するための図である。 図１６は、発振器の第９実施例を説明するための図である。 図１７は、発振器の第１０実施例を説明するための図である。 図１８は、発振器の第１１実施例および第１２実施例を説明するための図である。 図１９は、本実施例に係る発振器の効果を説明するための図である。 図２０は、本実施例に係る発振器が搭載される半導体装置の一例を示すブロック図である。 図２１は、発振器の一実施例を適用した電源装置の一例を示すブロック図である。 図２２は、発振器の第１３実施例を適用した電源装置の一例を示すブロック図である。 図２３は、図２２に示す発振器の動作を説明するための図である。 図２４は、発振器の第１４実施例を適用した電源装置の一例を示すブロック図である。 図２５は、発振器の第１５実施例を適用した電源装置の一例を示すブロック図である。 図２６は、図２５に示す発振器の動作を説明するための図である。 図２７は、図２５に示す電源装置の一例をより詳細に示すブロック図である。 図２８は、図２７に示す発振器を抜き出して示す回路図である。 図２９は、図２８に示す発振器の動作を説明するための図である。 図３０は、発振器の第１６実施例を示す回路図である。 図３１は、発振器の第１７実施例を示す回路図である。 図３２は、図３１に示す発振器の動作を説明するための図である。 図３３は、第１７実施例の発振器を適用した電源装置の一例を示すブロック図である。

まず、本実施例の発振器および電源装置を詳述する前に、図１〜図３を参照して、発振器および電源装置の例およびその問題点を説明する。

図１は、電源装置の一例を示すブロック図である。図１において、参照符号１は微小電圧発生部、２は発振器、３は整流回路、４は電力伝送用の昇圧コンバータ、５は制御部(ドライバ)、そして、６は負荷回路を示す。

ここで、発振器２および整流回路３は、例えば、制御回路５を動作させるための電圧を発生する簡易電源(ＤＣ−ＤＣコンバータ)３０として利用され、例えば、後述する昇圧コンバータ４のスイッチングトランジスタ４２をオン／オフ制御するために使用される。

微小電圧発生部１は、例えば、太陽光や照明光、電磁波、或いは、機械や人体からの振動や熱といったエネルギー源から微小(例えば、数十ｍＶ〜数百ｍＶ程度)の入力電圧Ｖinを発生する光発電器，電磁波発電，振動発電器，或いは，熱発電器等である。

微小電圧発生部１からの入力電圧(微小電圧)Ｖinは、簡易電源３０の発振器２に入力されると共に、電力伝送用のメインのＤＣ−ＤＣコンバータ(昇圧コンバータ)４に入力される。

発振器２は、微小電圧発生部１からの入力電圧Ｖinを昇圧して整流回路３に出力し、整流回路３で平滑化された昇圧電圧(例えば、２Ｖ程度)が制御回路５に出力される。ここで、整流回路３は、ダイオード３１およびキャパシタ３２を含む。

昇圧コンバータ４は、インダクタ４１，スイッチングトランジスタ４２，ダイオード４３およびキャパシタ４４を含み、微小電圧発生部１からの入力電圧Ｖinを昇圧して出力電圧Ｖoを生成し、その出力電圧Ｖoを負荷回路６に出力する。

制御回路５は、基準電圧生成器５１，差動アンプ５２，三角波生成器５３，ヒステリシスコンパレータ５４およびゲートドライバ(ＰＷＭ信号生成器)５５を含み、スイッチングトランジスタ４２のスイッチングを制御して出力電圧Ｖoの制御を行う。なお、図１において、昇圧コンバータ４および制御回路５の構成は、単なる例であり、様々なものを適用することができるのはいうまでもない。

図２は、発振器の一例を説明するための図であり、図２(a)は回路図を示し、図２(b)は出力電圧Ｖoutのピーク値(ピーク電圧)Ｖopを説明するための波形図を示す。なお、図２(b)において、横軸は時間(ｔ)を示し、縦軸は電圧(Ｖ)を示す。

図２(a)に示されるように、図１に示す電源装置の簡易電源３０における発振器２は、トランス２１，ディプレッション型或いはネイティブ型ｎＭＯＳトランジスタ２２およびキャパシタ２３を含む。なお、図２(a)において、トランス２１の一次巻線Ｗ１の第１端子Ｗ11側および二次巻線Ｗ２の第１端子Ｗ21側に付した黒丸は、巻線の巻始めを示す。

ここで、ディプレッション(Depletion)型ｎＭＯＳトランジスタは、例えば、ゲート電圧が０Ｖでもオン(ノーマリオン)して電流が流れ、ゲート電圧が所定の負の電圧(閾値電圧)以下になるとオフする。

また、負の閾値電圧を持つネイティブ(native)型ｎＭＯＳトランジスタは、例えば、正の閾値電圧による電圧降下で発生する電子の損失を防止することができるため、電荷の伝達効率が優れている。

なお、ディプレッション型に対するエンハンスメント(Enhancement)型ｎＭＯＳトランジスタは、例えば、ゲート電圧が０Ｖのときはオフ(ノーマリオフ)して電流が流れず、ゲート電圧が所定の正の電圧(閾値電圧)以上になるとオンして電流が流れる。

トランス２１の一次巻線Ｗ１の第１端子Ｗ11は、微小電圧発生部１の一端(例えば、正電位出力端)に接続され、一次巻線Ｗ１の第２端子Ｗ12は、トランジスタ２２のドレインに接続されている。トランジスタ２２のソースは、微小電圧発生部１の他端(例えば、負電位出力端)に接続されると共に、接地ノードＮ2に接続されている。

トランス２１の二次巻線Ｗ２の第１端子Ｗ21は、キャパシタ２３の一端およびトランジスタ２２のゲートに接続され、二次巻線Ｗ２の第２端子Ｗ22は、キャパシタ２３の他端に接続されると共に、接地(Ｎ2)されている。

なお、トランス２１の二次巻線Ｗ２の第１端子Ｗ21は、電圧出力ノードＮ1にも接続され、この電圧出力ノードＮ1からの出力電圧Ｖoutは、例えば、前述した簡易電源３０における整流回路３に入力されて平滑化される。

トランス２１における一次巻線Ｗ１と二次巻線Ｗ２の巻線比は、１：Ｎ(例えば、１：１００)とされていて、出力振幅(出力電圧Ｖoutの最大値(ピーク電圧)Ｖop)を増幅させるようになっている。なお、キャパシタ２３は、二次巻線Ｗ２と共にＬＣ共振回路を形成して、発振動作を行わせるためのものである。

トランジスタ２２は、ノーマリーオンのディプレッション型或いはネイティブ型ｎＭＯＳトランジスタとされているため、トランジスタ２２の閾値電圧は０Ｖ付近〜負の電圧になり、例えば、入力電圧Ｖinが数十ｍＶ程度の極低電圧でも動作可能とされている。

上述したように、トランス２１における一次巻線Ｗ１と二次巻線Ｗ２の巻線比を１：１００に設定した場合、例えば、入力電圧Ｖinが２０ｍＶならば出力電圧Ｖoutのピーク電圧Ｖopは２Ｖ程度になり、制御回路５の適切な動作が期待できる。しかしながら、例えば、入力電圧Ｖinが５００ｍＶの場合、出力電圧Ｖoutのピーク電圧Ｖopは５０Ｖ程度になるため、制御回路５が壊れる虞がある。

すなわち、図２(a)に示す発振器は、例えば、微小電圧発生部１からの入力電圧Ｖinを十分に昇圧した出力電圧Ｖoutを得るようにすると、入力電圧Ｖinが高電圧の場合に出力振幅が大きくなり過ぎてしまうという問題がある。

図３は、発振器の他の例を説明するための図であり、図３(a)は回路図を示し、図３(b)は出力電圧Ｖoutのピーク電圧Ｖop'(−Ｖop')を説明するための波形図を示す。なお、図３(a)と図２(a)の比較から明らかなように、図３(a)に示す発振器２は、上述した図２(a)に示す発振器に対して、ダイオード部２４が追加されている。

ダイオード部２４は、トランス２１の二次巻線Ｗ２の第１端子Ｗ21(電圧出力ノードＮ1)と接地(接地ノードＮ2)の間に、順方向および逆方向に縦列接続された複数のダイオードを有し、出力電圧Ｖoutを所定のピーク電圧Ｖop'，−Ｖop'にクリップする。

すなわち、ダイオード部２４を設けることにより、図３(b)の破線で示されるダイオード部２４が設けられていない時の出力電圧Ｖout0は、実線で示される出力電圧Ｖout1のように、出力振幅がピーク電圧Ｖop'，−Ｖop'で制限された波形になる。これにより、例えば、入力電圧Ｖinが変動して高電圧になった場合でも、出力電圧Ｖoutの最大値が制限されるため、制御回路５が壊れる虞を解消することが可能になる。

しかしながら、図３(a)に示す発振器２は、例えば、ダイオード部２４の電圧クリップにより消費電力が大きくなる。これは、入力電圧Ｖinが高くなるに従って、ダイオード部２４による消費電力の増大を招くことになり、特に、環境発電のような微小電圧発生部１からの微小な入力電圧Ｖinを昇圧する場合には、大きな問題になる。

以下、本実施例の発振器および電源装置を、添付図面を参照して詳述する。なお、本実施例の発振器は、例えば、図１における微小電圧発生部１からの微小電圧Ｖinを昇圧して、制御回路５やスイッチングトランジスタ４２を制御するための電圧を発生する簡易電源３０として利用することができるが、これに限定されるものではない。

図４は、発振器の第１実施例を説明するための図である。ここで、図４(a)は、第１実施例の発振器を示すブロック図であり、図４(b)は、出力電圧Ｖoutの波形およびそのピーク値(包絡線(エンベロープ)電圧)Ｖoe，−Ｖoeを示す図である。

また、図４(c)は、出力電圧Ｖoutの負のエンベロープ電圧−Ｖoeおよび振幅検出回路(包絡線検波回路，エンベロープ検出回路：電流制御回路)の出力(制御電圧)Ｖcを示す図である。なお、図４(b)および図４(c)において、横軸は時間(ｔ)を示し、縦軸は電圧(Ｖ)を示す。

図４(a)に示されるように、第１実施例の発振器２は、トランス２１，閾値電圧が０Ｖ付近〜負の電圧のｎＭＯＳトランジスタ(例えば、ディプレッション型或いはネイティブ型ｎＭＯＳトランジスタ)２２，２５およびキャパシタ(第１キャパシタ)２３を含む。

さらに、第１実施例の発振器２は、振幅検出回路(包絡線検波回路，エンベロープ検出回路：電流制御回路)２６を含む。なお、図４(a)において、トランス２１の一次巻線Ｗ１の第１端子Ｗ11側および二次巻線Ｗ２の第１端子Ｗ21側に付した黒丸は、巻線の巻始めを示す。

ここで、第１実施例の発振器２は、例えば、図１に示す電源装置の簡易電源３０における発振器２に適用され、発振器２の電圧出力ノード(第１ノード)Ｎ1からの出力電圧Ｖoutは、例えば、整流回路３により平滑化されて制御回路５の電源電圧として使用される。

これは、第１実施例だけでなく、他の実施例でも同様であるが、各実施例の発振器２の適用は、環境発電による電力を負荷回路用の電源として利用するための簡易電源３０に限定されるものではない。

トランス２１の一次巻線Ｗ１の第１端子Ｗ11は、微小電圧発生部１の一端(例えば、正電位出力端)に接続され、一次巻線Ｗ１の第２端子Ｗ12は、トランジスタ２２のドレインに接続されている。

トランジスタ２２のソースは、トランジスタ２５のドレインに接続され、トランジスタ２５のソースは、微小電圧発生部１の他端(例えば、負電位出力端)に接続されると共に、接地ノード(第２ノード)Ｎ2に接続されている。

トランス２１の二次巻線Ｗ２の第１端子Ｗ21は、キャパシタ２３の一端およびトランジスタ２２のゲートに接続され、二次巻線Ｗ２の第２端子Ｗ22は、キャパシタ２３の他端に接続されると共に、接地(Ｎ2)されている。

なお、トランス２１の二次巻線Ｗ２の第１端子Ｗ21は、電圧出力ノードＮ1にも接続され、この電圧出力ノードＮ1からの出力電圧Ｖoutは、例えば、前述した簡易電源３０における整流回路３に入力されて平滑化される。

トランス２１における一次巻線Ｗ１と二次巻線Ｗ２の巻線比は、１：Ｎ(例えば、１：１００)とされていて、出力電圧Ｖoutを増幅させるようになっている。なお、キャパシタ２３は、二次巻線Ｗ２と共にＬＣ共振回路を形成して、発振動作を行わせるためのものである。

トランジスタ２２および２５は、ノーマリーオンのディプレッション型或いはネイティブ型ｎＭＯＳトランジスタとされている。そのため、トランジスタ２２の閾値電圧は０Ｖ付近〜負の電圧になり、例えば、入力電圧Ｖinが数十ｍＶ程度の極低電圧でも動作可能とされている。なお、トランジスタ２５のゲートには、振幅検出回路２６の出力(制御電圧Ｖc)が印加されている。

図４(b)には、例えば、電圧出力ノードＮ1の電圧(トランジスタ２２のゲート電圧)Ｖoutの変化に対する、振幅検出回路２６により検出された出力電圧Ｖoutの振幅電圧(エンベロープ電圧)Ｖoe，−Ｖoeの変化が示されている。

そして、図４(c)に示されるように、振幅検出回路２６は、負のエンベロープ電圧−Ｖoeに対して所定の係数ｋ(ここで、０＜ｋ≦１)を乗算した信号(制御電圧Ｖc)を生成して、トランジスタ２５のゲートに印加する。

ここで、ディプレッション型或いはネイティブ型ｎＭＯＳトランジスタ２５に対して負の制御電圧Ｖcを与えて制御する場合、出力電圧Ｖoutの負のエンベロープ電圧−Ｖoeに対して係数ｋを乗算するため、制御電圧Ｖcは、Ｖc＝−ｋ・Ｖoeとして与えられる。

すなわち、出力電圧Ｖoutの負のエンベロープ電圧−Ｖoeが低く(発振振幅が大きく)なると、制御電圧Ｖc(＝−ｋ・Ｖoe)も下がる(負電位に低下する)が、係数ｋ(０＜ｋ≦１)により調整されるため、トランジスタ２５(２２)を流れる電流は小さくなる。

従って、トランス２１の一次巻線Ｗ１を流れる電流が制限されるため、トランス２１の二次巻線Ｗ２を流れる電流も制限され、その結果、出力電圧Ｖoutの振幅(出力振幅)も制限されることになる。

このように、第１実施例の発振器によれば、振幅検出回路２６からの制御電圧Ｖcをトランジスタ２５のゲートに印加することで、トランジスタ２５を介してトランス２１の一次巻線Ｗ１を流れる電流を制御し、出力電圧Ｖoutを制限することができる。これにより、例えば、図３を参照して説明したダイオード部２４による電力消費を低減することが可能になる。

図５は、発振器の第２実施例を説明するための図であり、図４(a)における第１実施例の振幅検出回路２６を、直列接続したダイオードＤ１およびキャパシタＣ１で形成したものを示す。ここで、図５(a)は、第２実施例の発振器を示す回路図であり、図５(b)および図５(c)は、上述した図４(b)および図４(c)に対応する図である。

図５(a)と上述した図４(a)の比較から明らかなように、第２実施例の発振器２において、振幅検出回路２６は、ダイオードＤ１およびキャパシタ(第２キャパシタ)Ｃ１を含む。ダイオードＤ１のカソードは、電圧出力ノードＮ1(トランス２１の二次巻線Ｗ２の第１端子Ｗ21およびキャパシタ２３の一端に接続され、アノードは、キャパシタＣ１の一端に接続されている。

キャパシタＣ１の他端は、接地ノードＮ2に接続され、ダイオードＤ１のアノードとキャパシタＣ１の一端を接続する中間接続ノード(第３ノード)Ｎ3に接続されている。ここで、ダイオードＤ１の閾値電圧(電位障壁)をＶthdとすると、振幅検出回路２６からの制御電圧Ｖcは、Ｖc＝−Ｖoe＋Ｖthdとして与えられる。

このように、第２実施例の発振器によれば、振幅検出回路２６からの制御電圧Ｖcをトランジスタ２５のゲートに印加することで、トランジスタ２５を介してトランス２１の一次巻線Ｗ１を流れる電流を制御し、出力電圧Ｖoutを制限することができる。

これにより、微小電圧による発振および出力電圧の振幅制限を可能としつつ、低消費電力化を実現することができる。これは、第１実施例および第２実施例の発振器だけでなく、以下に説明する各実施例においても同様である。

上述した第２実施例の発振器において、一次巻線Ｗ１側に直列に接続したトランジスタ２２および２５に着目すると、一次巻線Ｗ１を流れる電流を制限しなくてもよい場合には、トランジスタ２５のオン抵抗は、でき得る限り小さい方が好ましい。

例えば、環境発電のような微小電圧発生部１からの微小な入力電圧Ｖinを昇圧するとき、入力電圧Ｖinが通常考えられる微小電圧レベルの場合、すなわち、出力振幅の制御が不要な場合には、トランス２１により十分な昇圧を行うのが好ましい。

そのため、トランジスタ２５のゲート幅(サイズ)は、トランジスタ２２のゲート幅よりも広くなる(大きなサイズとなる)ように設計することで、トランジスタ２５のオン抵抗による消費電力を低減することが可能になる。

図６は、発振器の第３実施例を説明するための図である。図６と上述した図５(a)の比較から明らかなように、第３実施例の発振器２では、第２実施例の振幅検出回路２６における１つのダイオードＤ１が、縦列接続されたｍ個のダイオードＤ11〜Ｄ1mにより形成されている。

従って、振幅検出回路２６からの制御電圧Ｖcは、Ｖc＝−Ｖoe＋ｍ・Ｖthdとして与えられ、この制御電圧Ｖcがトランジスタ２５のゲートに印加されることになる。ここで、トランジスタ２５の閾値電圧をＶthtとすると、Ｖoe＜ｍ・Ｖthd−Ｖtht が成立するようにダイオードの数(ｍ)を設定する。なお、上記式が成立する範囲において、ダイオードの数ｍを多くすると、制限される出力振幅のピーク値を大きくすることになる。

このように、第３実施例の発振器によれば、電圧出力ノードＮ1と中間接続ノードＮ3の間に縦列接続するダイオードＤ11〜Ｄ1mの数を調整することにより、出力電圧Ｖoutのピーク値の制限を行うことが可能になる。

図７は、発振器の第４実施例を説明するための図である。図７と上述した図６の比較から明らかなように、第４実施例の発振器２では、第３実施例の振幅検出回路２６に対して、キャパシタＣ１と並列に設けられた抵抗２６０が追加されている。

すなわち、抵抗２６０の一端は中間接続ノードＮ3に接続され、抵抗２６０の他端は接地ノードＮ2に接続され、キャパシタＣ１と並列に抵抗２６０が接続されるようになっている。

この抵抗２６０によりキャパシタＣ１の電荷を放電させることで、例えば、初期状態において、トランジスタ２５のゲート電圧(制御電圧Ｖc)を接地レベル(０Ｖ)にしておくようになっている。

なお、抵抗２６０の抵抗値は、例えば、直前の動作によりキャパシタＣ１に蓄積された電荷を次の動作開始時までに放電させるためのより低い抵抗値と、不要な電力の消費を抑えるためのより高い抵抗値の兼ね合いで決められる。具体的に、抵抗２６０の抵抗値としては、例えば、数ＭΩ程度に設定することができる。

図８および図９は、図７に示す第４実施例の発振器の動作を説明するための図であり、図８は、抵抗２６０が無い場合(すなわち、図６に示す第３実施例)の動作を示し、図９は、抵抗２６０が有る場合(すなわち、図７に示す第４実施例)の動作を示す。

ここで、図８(a)および図９(a)は、入力電圧Ｖinの時間変化を示す図であり、図８(b)および図９(b)は、出力電圧Ｖoutの波形およびそのエンベロープ電圧Ｖoe，−Ｖoeを示す図である。また、図８(c)および図９(c)は、制御電圧Ｖcの時間変化を示す図である。

図８(a)および図９(a)に示されるように、入力電圧(微小電圧発生部１の出力電圧)Ｖinが時刻ｔ＝０の前後で、高電圧レベルＶin0から低電圧レベルＶin1へ変化する。さらに、図８(b)および図９(b)に示されるように、時刻ｔ＝Ｔoにおいて、発振器２の発振動作を一度停止させ、その後、時刻ｔ＝０で再び発振器２の発振動作を開始する。

図８(c)および図９(c)に示されるように、発振器２が高電圧レベルＶin0による出力電圧Ｖout1を出力しているとき、振幅検出回路２６におけるキャパシタＣ１には、出力電圧Ｖout1の負のエンベロープ電圧−Ｖoe1を検出するための電荷が蓄積されている。

ここで、時刻ｔ＝Ｔoにおいて、発振器２の発振動作を一度停止させると、抵抗２６０が無い場合には、図８(c)に示されるように、キャパシタＣ１の電荷はそのまま保持され、制御電圧Ｖcは、出力電圧Ｖout1のときの電圧(Ｖc＝−Ｖoe1＋ｍ・Ｖthd)を維持する。

これにより、例えば、入力電圧Ｖinが高電圧レベルＶin0で、トランジスタ２５により一次巻線Ｗ１を流れる電流が制限された状態が継続する。そのため、例えば、時刻ｔ＝０において、入力電圧Ｖinが低電圧レベルＶin1で、発振器２の発振動作が再開された場合でも、当初から制御電圧Ｖcは、Ｖc＝−Ｖoe1＋ｍ・Ｖthdとなっているため、トランジスタ２５による一次巻線Ｗ１の電流制限機能も維持される。

その結果、図８(b)に示されるように、時刻ｔ＝０から入力電圧Ｖin1による発振が開始された場合、出力電圧Ｖoutは、出力振幅が制限された電圧波形(Ｖout0)となり、十分な出力電圧レベルを得ることが困難になる虞がある。

これに対して、図９(c)に示されるように、第４実施例によれば、キャパシタＣ１と並列に設けた抵抗２６０により、時刻ｔ＝Ｔoにおいて、発振器２の発振動作が停止すると、キャパシタＣ１に蓄積された電荷が放電し、制御電圧Ｖcは接地レベル(０Ｖ)になる。

すなわち、時刻ｔ＝Ｔoまでの制御電圧Ｖc(＝−Ｖoe1＋ｍ・Ｖthd)は、初期状態(Ｖc＝０)に戻されることになるため、例えば、時刻ｔ＝０において、入力電圧Ｖinが低電圧レベルＶin1で発振器２の発振動作が再開される場合でも、問題が生じることはない。

従って、時刻ｔ＝０において、入力電圧Ｖin1により発振器２の発振が開始した当初は、トランジスタ２５によるトランジスタ２５による一次巻線Ｗ１の電流制限機能は働かず、図９(b)に示されるように、入力電圧Ｖin1に従った出力電圧Ｖout3が出力される。なお、出力電圧Ｖoutの変化に従った制御は、上述した各実施例と同様であり、トランジスタ２５のゲートに印加される制御電圧Ｖcは、Ｖc＝−Ｖoe3＋ｍ・Ｖthdで与えられる。

図１０は、発振器の第５実施例を説明するための図である。図１０と上述した図７の比較から明らかなように、第５実施例の発振器２では、第４実施例の振幅検出回路２６の抵抗２６０を２つの抵抗２６１，２６２に分割し、その抵抗分割ノード(第４ノード)Ｎ4から制御電圧Ｖcと取り出すようになっている。

すなわち、中間接続ノードＮ3と接地ノードＮ2の間に、直列接続された抵抗２６１，２６２を設け、これら抵抗２６１，２６２をキャパシタＣ１と並列に接続するようになっている。

第５実施例の発振器２によれば、トランジスタ２５のゲート電圧(制御電圧Ｖc)を、抵抗２６１，２６２で抵抗分割して生成することにより、出力振幅(エンベロープ電圧Ｖoe，−Ｖoe)の調整を行うことが可能になる。

図１１は、図１０に示す第５実施例の発振器の動作を説明するための図である。ここで、図１１(a)および図１１(b)は、抵抗分圧が無い場合(すなわち、図７に示す第４実施例)の動作を示し、図１１(c)および図１１(d)は、抵抗分圧が有る場合(図１０に示す第５実施例)の動作を示す。ここで、図１１(a)および図１１(b)は、前述した図９(b)および図９(c)に対応する。

図１１(c)および図１１(d)に示されるように、抵抗２６１の抵抗値をＲ１とし、抵抗２６２の抵抗値をＲ２とすると、トランジスタ２２のゲートに印加する制御電圧Ｖcは、Ｖc＝−ｋ・(Ｖoe4−ｍ・Ｖthd)として与えられる。ここで、ｋは、抵抗２６１および２６２の抵抗分圧比で、ｋ＝Ｒ２／(Ｒ１＋Ｒ２)であり、図１１(c)および図１１(d)は、ｋ＝４の場合(Ｒ１：Ｒ２＝３：１のとき)を示す。

図１１(a)および図１１(b)と、図１１(c)および図１１(d)の比較から明らかなように、制御電圧Ｖcを、抵抗２６１，２６２で抵抗分割して生成することにより、負のエンベロープ電圧−Ｖoeの調整を行うことが可能なのが分かる。

なお、制御電圧Ｖcの式から明らかなように、ｋの値を小さくするほど、負のエンベロープ電圧−Ｖoe4が低電位に(出力振幅が大きく)なる。これにより、例えば、出力電圧Ｖoutを制限する電圧レベルを所望の値に容易に設定することが可能になる。

図１２は、発振器の第６実施例を説明するための図であり、図１３は、図１２に示す第６実施例の発振器の動作を説明するための図である。図１２と上述した図１０の比較から明らかなように、第６実施例の発振器２では、第５実施例の振幅検出回路２６が対称の回路構成を有するようになっている。

ここで、図１３(a)は、振幅検出回路２６が非対称の場合(すなわち、図１０に示す第５実施例)の動作を示し、図１３(b)は、振幅検出回路２６が対称の回路構成を有する場合(すなわち、図１２に示す第６実施例)の動作を示す。

図１２に示されるように、振幅検出回路２６は、第５実施例の振幅検出回路２６と同様に、負のエンベロープ電圧−Ｖoe(−Ｖoe4)を検出して制御電圧Ｖcを生成するためのキャパシタＣ１，ｍ個のダイオードＤ11〜Ｄ1m，および，抵抗２６１，２６２を有する。

さらに、振幅検出回路２６は、ダミーとして、負のエンベロープ電圧−Ｖoeから制御電圧Ｖcを生成する回路と対称の正のエンベロープ電圧Ｖoeに対するキャパシタＣ１'，ｍ個のダイオードＤ11'〜Ｄ1m'，および，抵抗２６１'，２６２'を有する。

これにより、図１３(a)に示されるような振幅検出回路２６の非対称に起因した正側の出力電圧Ｖoutの振幅(正のエンベロープ電圧Ｖoe')が負側の出力電圧Ｖoutの振幅(負のエンベロープ電圧−Ｖoe)と非対称になるのを、図１３(b)のように修正することができる。

すなわち、第６実施例における振幅検出回路２６は、回路構成が対称であるため、図１３(b)に示されるように、出力電圧Ｖoutの正側および負側の振幅(正および負のエンベロープ電圧Ｖoe，−Ｖoe)が対称となり、発振波形の歪を低減することが可能になる。

なお、振幅検出回路の構成を対称とする第６実施例は、図１０の第５実施例の振幅検出回路に適用するのに限定されず、様々な回路構成の振幅検出回路に対して幅広く適用することができるのはいうまでもない。

図１４は、発振器の第７実施例を説明するための図である。図１４(a)および図１４(b)と前述した図４(a)の比較から明らかなように、第７実施例の発振器において、トランス２１は、トランジスタ２２とトランジスタ２５の間に設けられている。

ここで、図１４(a)と図１４(b)では、ゲートに振幅検出回路２６からの制御電圧Ｖcが印加されるトランジスタ２５と出力電圧Ｖoutが印加されるトランジスタ２５が入れ替わっている。なお、振幅検出回路２６としては、例えば、図５〜図１３を参照して説明した第２実施例〜第６実施例の振幅検出回路をそのまま適用することができる。

図１５は、発振器の第８実施例を説明するための図であり、上述した図１４(a)に示す発振器において、ｎＭＯＳトランジスタ２５を、ノーマリーオンのディプレッション型或いはネイティブ型ｐＭＯＳトランジスタとしたものに対応する。ここで、図１５(a)〜図１５(c)は、例えば、前述した図４(a)〜図４(c)に相当する図である。

なお、ディプレッション型或いはネイティブ型ｐＭＯＳトランジスタの閾値電圧は、０Ｖ付近〜正の電圧で、例えば、入力電圧Ｖinが数十ｍＶ程度の極低電圧でも動作可能となっている。また、トランジスタ２５をディプレッション型或いはネイティブ型ｐＭＯＳトランジスタに変更したのに伴って、振幅検出回路２６は、出力電圧Ｖoutの正側の振幅、すなわち、正のエンベロープ電圧Ｖoeを検出して、トランジスタ２５のゲートに印加する制御電圧Ｖcを生成する。

このｐＭＯＳトランジスタ２５に対して制御電圧Ｖcを生成する振幅検出回路２６としては、例えば、前述した図１２に示す第６実施例の振幅検出回路２６において、制御電圧Ｖcを抵抗２６１'と抵抗２６２'の接続個所(Ｎ5)から取り出すことになる。

図１５(b)および図１５(c)に示されるように、第８実施例の発振器において、ディプレッション型或いはネイティブ型ｐＭＯＳトランジスタ２５のゲートに与える制御電圧Ｖc(振幅検出回路２６の出力電圧)Ｖcは、Ｖc＝ｋ・Ｖoeとして与えられる。ここで、係数ｋは、０＜ｋ≦１となっている。

すなわち、出力電圧Ｖoutのエンベロープ電圧Ｖoe(発振振幅)が大きくなると、制御電圧Ｖc(＝ｋ・Ｖoe)も高くなる(正電位に上昇する)が、係数ｋ(０＜ｋ≦１)により調整されるため、トランジスタ２５(２２)を流れる電流は小さくなる。

従って、トランス２１の一次巻線Ｗ１を流れる電流が制限されるため、トランス２１の二次巻線Ｗ２を流れる電流も制限され、その結果、出力電圧Ｖoutの振幅(出力振幅)も制限されることになる。

このように、振幅検出回路２６からの制御電圧Ｖcを受け取るｐＭＯＳトランジスタ２５を入力電圧Ｖinの高電位側(＋側)に設け、出力電圧Ｖoutを受け取るｎＭＯＳトランジスタ２２を入力電圧Ｖinの低電位側(−側)に設けると、動作が安定するので好ましい。

図１６は、発振器の第９実施例を説明するための図である。図１６と上述した図１５(a)の比較から明らかなように、トランス２１は、ｐＭＯＳトランジスタとｎＭＯＳトランジスタの間に設けられているのは同じである。

しかしながら、第９実施例の発振器において、振幅検出回路２６は、ディプレッション型或いはネイティブ型ｎＭＯＳトランジスタ２５を制御するようになっている。さらに、トランス２１において、一次巻線Ｗ１と二次巻線Ｗ２の巻線は、逆の極性としなるように巻回されている。

ここで、振幅検出回路２６からの制御電圧Ｖcは、例えば、図４を参照して説明した第１実施例と同様に、Ｖc＝−ｋ・Ｖoeとして与えることができる。なお、このように、振幅検出回路２６からの制御電圧Ｖcを受け取るｎＭＯＳトランジスタ２５を入力電圧Ｖinの−側に設け、出力電圧Ｖoutを受け取るｐＭＯＳトランジスタ２２を入力電圧Ｖinの＋側に設けると、動作が安定するので好ましい。

図１７は、発振器の第１０実施例を説明するための図であり、トランジスタ２２および２５をノーマリーオンのディプレッション型或いはネイティブ型ｐＭＯＳトランジスタとし、これらトランジスタ２２および２５を直接接続するようになっている。さらに、トランス２１において、一次巻線Ｗ１と二次巻線Ｗ２の巻線は、逆の極性としなるように巻回され、振幅検出回路２６からの制御電圧Ｖcは、トランジスタ２５のゲートに印加されている。

なお、ディプレッション型或いはネイティブ型ｐＭＯＳトランジスタ２５のゲートに与える制御電圧Ｖcは、図１５を参照して説明した第８実施例と同様に、Ｖc＝ｋ・Ｖoeとして与えられる(０＜ｋ≦１)。また、このｐＭＯＳトランジスタ２５に対して制御電圧Ｖcを生成する振幅検出回路２６も、例えば、図１２の振幅検出回路２６において、制御電圧Ｖcを抵抗２６１'と抵抗２６２'の接続個所(Ｎ5)から取り出せばよい。

図１８は、発振器の第１１実施例および第１２実施例を説明するための図であり、図１８(a)が第１１実施例を示し、図１８(b)が第１２実施例を示す。ここで、トランス２１において、一次巻線Ｗ１と二次巻線Ｗ２の巻線は、同じ極性としなるように巻回されている。

図１８(a)と前述した図４(a)の比較から明らかなように、第１１実施例の発振器は、第１実施例におけるトランジスタ２２と２５の配置を入れ替えたものに相当する。また、図１８(b)と図１８(a)の比較から明らかなように、第１２実施例の発振器は、第１１実施例におけるトランジスタ２５をｎＭＯＳトランジスタからｐＭＯＳトランジスタへ差し替えたものに相当する。

このように、例えば、トランジスタ２２，２５およびトランス２１の位置関係、並びに、トランジスタ２２および２５の導電型は、様々に変化させることができる。そして、このような各実施例または変形例において、振幅検出回路２６の構成は、例えば、図５〜図１３を参照して説明した第２実施例〜第６実施例の振幅検出回路をそのまま適用することができるのは前述した通りである。

図１９は、本実施例に係る発振器の効果を説明するための図であり、図１２を参照して説明した第６実施例の発振器による特性(Ｌ１１，Ｌ１２)と、図３を参照して説明した発振器による特性(Ｌ２１，Ｌ２２)を比較して示すものである。

ここで、図１９(a)は、入力電圧Ｖin(微小電圧発生部１の出力)に対する発振器２の出力電圧Ｖoutの関係を示し、図１９(b)は、入力電圧Ｖinに対する消費電力(微小電圧発生部１から供給される電力)の関係を示す。

図１９(a)に示されるように、例えば、微小電圧発生部１からの入力電圧Ｖinに対する出力電圧Ｖoutの関係は、ほぼ等しいのに対して、図１９(b)に示されるように、第６実施例の発振器の方が、図３の発振器よりも消費電力が大幅に少ないことが分かる。

すなわち、図１９(b)に示されるように、入力電圧Ｖinの上昇に対して、第６実施例の発振器の特性曲線Ｌ１２の方が、図３の発振器の特性曲線Ｌ２２よりも、入力電圧Ｖinが高くなればなるほど、より少ない消費電力で動作することが分かる。なお、この効果は、第６実施例に限定されるものではなく、各実施例でも同様に発揮されるのはいうまでもない。

図２０は、本実施例に係る発振器が搭載される半導体装置の一例を示すブロック図である。前述したように、各実施例の発振器は、例えば、図１を参照して説明した電源装置における簡易電源３０の発振器２として適用することができる。

すなわち、図２０に示されるように、電源装置は、昇圧コンバータ４と、発振器２および整流回路３を含む簡易電源３０と、簡易電源３０からの電圧を受け取って昇圧コンバータ４の制御を行う制御回路５と、を有する。

図１を参照して説明したように、昇圧コンバータ４は、インダクタ４１，スイッチングトランジスタ４２，ダイオード４３およびキャパシタ４４を含み、微小電圧発生部１からの入力電圧Ｖinを昇圧して出力電圧Ｖoを生成する。

発振器２の出力電圧Ｖoutは、整流回路３により平滑化されて制御回路５に出力され、制御回路５は、例えば、昇圧コンバータ４におけるスイッチングトランジスタ４２のスイッチングを制御して出力電圧Ｖoの制御を行う。ここで、図２０に示す電源装置は、例えば、１つの半導体チップ１００上に形成され、半導体装置としてユーザに提供することができる。

図２１は、発振器の一実施例を適用した電源装置の一例を示すブロック図であり、前述した図４(a)に示す第１実施例の発振器２を適用し、環境発電器１からの電圧Ｖinを昇圧して出力電圧Ｖoを負荷回路６に印加する電源装置の全体構成を示すものである。

ここで、環境発電器(微小電圧発生部)１は、例えば、光発電器，電磁波発電器，振動発電器および熱発電器等であり、また、環境発電器１からの電圧(入力電圧)Ｖinは、例えば、数十ｍＶ〜数百ｍＶ程度の微小電圧である。

図２１に示されるように、各実施例の発振器を適用した電源装置１００において、発振器２は、発振動作を継続するようになっており、発振器２は、常に、電力を消費している。なお、図２１では、環境発電器１からの電圧Ｖinは、キャパシタ１０に蓄えられるようになっている。

ところで、図２１に示す電源装置１００において、簡易電源３０(発振器２)は、例えば、メインの昇圧コンバータ４が所定の電源電圧Ｖoを出力するまでの間、制御回路５を駆動する電圧Ｖdd(Ｖout)を発生するために使用される。

すなわち、発振器２は、昇圧コンバータ４からの電源電圧Ｖoが予め定められた電圧レベルに達して制御回路５がその電源電圧Ｖoを利用できるようになると、発振器２の出力電圧Ｖoutを使用して制御回路５の駆動電圧Ｖddを発生させることが不要となる。

そこで、発振器２に対してオフ機能(パワーダウンモード)を設け、昇圧コンバータ４が所定の電圧レベルの電源電圧Ｖoを生成するようになったら、発振器２をオフ(発振停止)して、電源装置１００全体としての消費電力を低減するのが好ましいと考えられる。

以下に説明する発振器および電源装置の実施例は、発振器２にパワーダウン回路を設け、昇圧コンバータ４が所定の電源電圧Ｖoを生成するようになったら、発振器２をオフして、その発振器２による電力の消費を削減するものである。

図２２は、発振器の第１３実施例を適用した電源装置の一例を示すブロック図である。図２２と上述した図２１の比較から明らかなように、第１３実施例の発振器２では、ディプレッション型或いはネイティブ型ｎＭＯＳトランジスタ(第２トランジスタ)２５のゲートと振幅検出回路(電流制御回路)２６の間に、第１スイッチＳ１が挿入されている。さらに、トランジスタ２５のゲートと電圧レベル調整回路２７の間に、第２スイッチＳ２が挿入されている。

ここで、スイッチＳ１は、インバータ７０により論理反転されたパワーダウン制御信号Ｓctlにより制御され、スイッチＳ２は、直接パワーダウン制御信号Ｓctlにより制御さる。すなわち、スイッチＳ１およびＳ２は、パワーダウン制御信号Ｓctlにより相補的にオン／オフ制御される。

なお、電圧レベル調整回路２７は、スイッチＳ２がオン(スイッチＳ１がオフ)したとき、トランジスタ２５のゲート電圧Ｖgsを十分に低い電圧とし、そのトランジスタ２５をオフして発振器２の発振動作を停止させるために利用される。また、スイッチＳ１およびＳ２は、パワーダウン回路を形成している。

図２３は、図２２に示す発振器の動作を説明するための図であり、図２３(a)は、前述した図４(b)に対応し、発振器２の出力電圧Ｖoutの波形およびそのエンベロープ電圧)Ｖoe，−Ｖoeを示す。

また、図２３(b)は、振幅検出回路２６の出力電圧Ｖc(スイッチＳ１の一端の電圧：−ｋ1・Ｖoe)、および、電圧レベル調整回路２７の電圧(スイッチＳ２の一端の電圧：−ｋ2・Ｖoe)を示す。なお、スイッチＳ１およびＳ２の他端は、トランジスタ２５のゲートに接続されている。また、ｋ1およびｋ2は、ｋ1＜ｋ2の関係が成立している。

さらに、図２３(c)は、発振器２(簡易電源３０)の動作モードおよびパワーダウンモードにおけるトランジスタ２５のゲート電圧Ｖgsを示す。ここで、動作モードは、昇圧コンバータ４からの電源電圧Ｖoが予め定められた電圧レベルになるまで、発振器２を動作させるモードであり、パワーダウン制御信号ＳctlによりスイッチＳ１がオンしてスイッチＳ２がオフするように制御する。

また、パワーダウンモードは、昇圧コンバータ４からの電源電圧Ｖoが予め定められた電圧レベルになった後、発振器２の動作を停止させるモードであり、パワーダウン制御信号ＳctlによりスイッチＳ１がオフしてスイッチＳ２がオンするように制御する。

すなわち、図２２および図２３(c)に示されるように、動作モードでは、スイッチＳ１がオンしてスイッチＳ２がオフするので、トランジスタ２５のゲート電圧Ｖgsは、振幅検出回路２６の出力電圧Ｖc(−ｋ1・Ｖoe)となり、前述した発振動作を行う。

一方、パワーダウンモードでは、スイッチＳ１がオフしてスイッチＳ２がオンするので、トランジスタ２５のゲート電圧Ｖgsは、電圧レベル調整回路２７の電圧(−ｋ2・Ｖoe)となり、トランジスタ２５がオフして発振器２の発振動作は停止する。

ここで、パワーダウン制御信号Ｓctlは、発振器２の外部から与えることができる。パワーダウン制御信号Ｓctlは、例えば、昇圧コンバータ４からの電源電圧Ｖoを検出し、その電源電圧Ｖoが予め定められた電圧レベルになったら、スイッチＳ２をオン(スイッチＳ１をオフ)して発振器２の発振動作を停止する。

或いは、パワーダウン制御信号Ｓctlは、例えば、昇圧コンバータ４からの電源電圧Ｖoが予め定められた電圧レベルになると考えられる時間をタイマで計測し、その時間が経過したら、スイッチＳ２をオン(スイッチＳ１をオフ)して発振器２の発振動作を停止する。

以上のように、第１３実施例の発振器(電源装置)によれば、昇圧コンバータ４が所定の電圧レベルの電源電圧Ｖoを生成するようになったら、発振器２の発振を停止することで、電源装置１００全体としての消費電力を低減することができる。なお、この第１３実施例による効果は、以下の各実施例でも同様に発揮される。

なお、図２２では、発振器２として図４(a)に示す第１実施例の発振器を適用したが、発振器２としては、第２実施例〜第１２実施例の発振器も同様に適用することができる。ただし、発振器２におけるトランジスタ２２および２３の導電型や設ける位置等により、電圧レベル調整回路２７を始めとして様々な変形および変更を行うことになる。

図２４は、発振器の第１４実施例を適用した電源装置の一例を示すブロック図である。図２４と上述した図２２の比較から明らかなように、第１４実施例では、電源装置１００内に、パワーダウン制御信号Ｓctlを生成するパワーダウン制御信号生成回路７が設けられている。

パワーダウン制御信号生成回路７は、昇圧コンバータ４からの電源電圧Ｖoを検出する電源電圧検出回路７１、および、電源電圧検出回路７１の出力(電圧)を基準電圧Ｖrefと比較してパワーダウン制御信号Ｓctlを生成する比較器７２を含む。

さらに、パワーダウン制御信号生成回路７は、比較器７２から生成されるパワーダウン制御信号Ｓctlの電圧レベルを調整する電圧レベル調整回路７３を含む。なお、インバータ７０も、パワーダウン制御信号生成回路７に含まれるものと考えることができる。また、他の構成は、上述した図２２、或いは、上述した各実施例と同様であり、その説明は省略する。

第１４実施例において、比較器７２からのパワーダウン制御信号Ｓctlは、昇圧コンバータ４からの電源電圧Ｖoが予め定められた電圧レベルになるまで、スイッチＳ１をオン(スイッチＳ２をオフ)する第１レベル(例えば、高レベル『Ｈ』)となる。これにより、トランジスタ２５のゲート電圧Ｖgsは、振幅検出回路２６の出力電圧Ｖc(−ｋ1・Ｖoe)となり、発振器２は、動作モードになって、発振動作を行う。

また、比較器７２からのパワーダウン制御信号Ｓctlは、昇圧コンバータ４からの電源電圧Ｖoが予め定められた電圧レベルになったら、スイッチＳ１をオフ(スイッチＳ２をオン)する第２レベル(例えば、低レベル『Ｌ』)となる。これにより、トランジスタ２５のゲート電圧Ｖgsは、電圧レベル調整回路２７の電圧(−ｋ2・Ｖoe)となり、トランジスタ２５がオフして、発振器２は、パワーダウンモードになって、発振動作を停止する。

図２５は、発振器の第１５実施例を適用した電源装置の一例を示すブロック図である。図２５と上述した図２４の比較から明らかなように、第１５実施例において、パワーダウン制御信号生成回路７は、電圧レベル調整回路７３を含んでおらず、代わりに、パワーダウン制御信号Ｓctlの電圧レベルをシフトするレベルシフタ７４が設けられている。

なお、レベルシフタ７４(レベル調整回路)は、パワーダウン制御信号生成回路７に含まれるものと考えることができるが、発振器２および整流回路３等と共に簡易電源３０として纏めることも可能である。

図２６は、図２５に示す発振器の動作を説明するための図であり、図２６(a)は、トランジスタ２５のゲート電圧Ｖgsを示し、図２６(b)は、パワーダウン制御信号Ｓctlを示し、図２６(c)は、レベルシフタ７４の出力信号(電圧)Ｖsn，Ｖspを示す。

上述した第１４実施例では、比較器(コンパレータ)７２の接地電位を、電圧レベル調整回路７３を介した絶対グランドとしたのに対して、本第１５実施例では、比較器７２の接地電位を絶対グランドとして、比較器７２を安定させるようになっている。

すなわち、図２６(b)に示されるように、比較器７２の出力信号(パワーダウン制御信号Ｓctl)を、例えば、０Ｖ〜Ｖoの範囲の信号とすることができる。そして、レベルシフタ７４は、図２６(b)のようなパワーダウン制御信号Ｓctlを、図２６(c)のような、０Ｖ以下となる出力信号Ｖsn，Ｖspにレベルシフトして出力する。

出力信号Ｖsnは、スイッチＳ１のオン／オフ制御に使用され、出力信号Ｖspは、スイッチＳ２のオン／オフ制御に使用される。以上の説明は、スイッチＳ１およびＳ２がｎＭＯＳトランジスタの場合であるが、ｐＭＯＳトランジスタであれば、正負のレベル逆にして考えることになる。

図２７は、図２５に示す電源装置の一例をより詳細に示すブロック図であり、レベルシフタ７４，発振器２および整流回路３等を簡易電源３０として纏めてしている。図２８は、図２７に示す発振器２(簡易電源３０)を抜き出して示す回路図であり、図２９は、図２８に示す発振器の動作を説明するための図である。

ここで、図２９(a)は、パワーダウン制御信号Ｓctlを示し、図２９(b)は、各電圧Ｖdd，ＶdnおよびＶdnpを示す。また、図２９(c)は、トランジスタ２５のゲート電圧Ｖgs、並びに、レベルシフタ７４の出力電圧(トランジスタＳ１，Ｓ２のゲート電圧)Ｖsn，Ｖspを示す。さらに、図２９(d)は、発振器２の出力電圧Ｖoutを示し、図２９(e)は、発振器２の入力電流Ｉoscを示す。

図２７に示されるように、レベルシフタ７４は、ｐＭＯＳトランジスタ７４１〜７４４およびｎＭＯＳトランジスタ７４５〜７４８を含む。ここで、トランジスタ７４１，７４５および７４２，７４６は、それぞれインバータを形成し、トランジスタ７４７および７４８は、ラッチを形成している。また、スイッチＳ１およびＳ２は、それぞれｎＭＯＳトランジスタとされている。

また、トランジスタ(スイッチ)Ｓ１のゲートには、トランジスタ７４７のゲートとトランジスタ７４８のドレインの共通接続ノードＮ6から取り出されたレベルシフタ７４の出力信号Ｖsnが入力されている。

さらに、トランジスタＳ２のゲートには、トランジスタ７４８のゲートとトランジスタ７４７のドレインの共通接続ノードＮ7から取り出されたレベルシフタ７４の出力信号Ｖspが入力されている。

なお、ｎＭＯＳトランジスタＳ１のバックゲートは、そのソースと共に、トランジスタ(第２トランジスタ)２５のゲートに接続され、パワーダウンモード時に、トランジスタの寄生成分による電流のリークが生じないようになっている。

すなわち、パワーダウンモードにおいて、トランジスタＳ１は、オフするだけでなく、逆方向の寄生ダイオードとして機能することで、リーク電流を低減して無駄な電力消費を回避するようになっている。

レベルシフタ７４は、発振器２の出力電圧Ｖoutから、整流回路３(ダイオード３１１〜３１ｑおよびキャパシタ３２)により生成された正電圧Ｖdd、並びに、整流回路８(ダイオード８１１〜８１ｑおよびキャパシタ８２)により生成された負電圧Ｖdnを受け取る。

正電圧Ｖddは、昇圧コンバータ４を制御する制御回路５に印加されると共に、レベルシフタ７４におけるトランジスタ７４１および７４２のソース(インバータ７４１，７４５および７４２，７４６)に印加される。

また、負電圧Ｖdnは、レベルシフタ７４におけるトランジスタ７４７および７４８のソース、並びに、振幅検出回路２６を形成する縦列接続されたｍ個のダイオードＤ11〜Ｄ1mにおけるダイオードＤ11のカソードに印加される。

ここで、整流回路３および８において縦列接続されたｑ個のダイオード３１１〜３１ｑおよび８１１〜８１ｑの段数(ｑの数)は、振幅検出回路２６において縦列接続されたｍ個のダイオードＤ11〜Ｄ1mの段数(ｍの数)よりも小さく設定する。具体的に、例えば、ｑ＝１、ｍ＝４と設定するのが好ましい。

なお、トランジスタＳ１のドレイン(抵抗２６１および２６２との共通接続ノード)の電圧Ｖdnpは、負電圧Ｖdnを抵抗２６１，２６２で分圧することにより、負電圧Ｖdnよりも高い電圧として生成される。

図２９(a)〜図２９(c)から明らかなように、動作モードからパワーダウンモードになると、例えば、パワーダウン制御信号Ｓctlが０Ｖから２〜３Ｖ程度に立ち上がり、トランジスタＳ１がオフしてトランジスタＳ２がオンする。ここで、パワーダウンモードにおいて、発振器２の出力電圧Ｖoutは、例えば、２Ｖ程度であり、トランジスタ２５のゲート電圧Ｖgsは、例えば、Ｖdn(−１Ｖ以下)となる。

これにより、図２９(e)に示されるように、発振器２の出力電圧Ｖoutは０Ｖとなり、さらに、図２９(e)に示されるように、発振器２の入力電流Ｉoscは０［Ａ］となる。すなわい、環境発電器１から発振器２に対する電流Ｉoscは零となって、発振器２で消費されないことになり、環境発電器１からの電流(電力)は、昇圧コンバータ４で有効に電源電圧Ｖoに昇圧されて出力される。

図３０は、発振器の第１６実施例を示す回路図である。図３０と前述した図２８との比較から明らかなように、第１６実施例の発振器は、第１５実施例に対して、スイッチＳ３〜Ｓ５を追加するようになっている。

ここで、スイッチＳ３は、ｐＭＯＳトランジスタとされ、そのバックゲートとソースが共通接続され、また、スイッチＳ４およびＳ５は、それぞれｎＭＯＳトランジスタとされ、そのバックゲートとソースが共通接続されている。

トランジスタＳ３は、ダイオード３１ｑのカソードとキャパシタ３２の一端の間に設けられ、トランジスタＳ４は、ダイオード８１ｑのアノードとキャパシタ８２の一端の間に設けられている。また、トランジスタＳ５は、ダイオードＤ11のカソードとキャパシタ３２の一端の間に設けられ、さらに、キャパシタ３２および８２の他端は、接地されている。

トランジスタＳ３のゲートには、二段のインバータ(７４２，７４６および７４１，７４５)を介したパワーダウン制御信号Ｓctlが入力され、トランジスタＳ４およびＳ５のゲートには、レベルシフタ(７４)の出力信号Ｖsnが入力されている。そして、トランジスタＳ３〜Ｓ５は、オフしたときに、図３０の括弧で示す寄生ダイオードとして機能するようになっている。

すなわち、パワーダウン時には、パワーダウン制御信号Ｓctlが高レベル『Ｈ』になってトランジスタＳ３〜Ｓ５がオフする。このとき、キャパシタ３２および８２に蓄えられた電荷は、逆方向のダイオードとして機能するトランジスタＳ３〜Ｓ５により、リークせずに保持されることになる。これにより、レベルシフタ(７４)によるリーク電流を抑えて、より一層消費電力を低減することができる。

図３１は、発振器の第１７実施例を示す回路図であり、図３２は、図３１に示す発振器の動作を説明するための図である。ここで、図３２(a)は、パワーダウン制御信号Ｓctlを示し、図３２(b)は、正電圧Ｖddおよび負電圧Ｖdnを示す。

また、図３２(c)は、図３０の回路における電圧Ｖsn，Ｖspと図３１の回路における電圧Ｖsn'，Ｖsp'を示し、図３２(d)は、図３０の回路における電圧Ｖgs1，Ｖgs2と図３１の回路における電圧Ｖgs1'，Ｖgs2'を示す。

図３１と上述した図３０の比較から明らかなように、第１７実施例の発振器は、第１６実施例に対してｎＭＯＳトランジスタペア７４９，７５０を追加するようになっている。すなわち、図３１に示されるように、ｐＭＯＳトランジスタ７４３，７４４のドレインとｎＭＯＳトランジスタ７４７，７４８のドレインの間に、それぞれｎＭＯＳトランジスタ(保護トランジスタ)７４９，７５０を挿入するようになっている。

ここで、トランジスタ７４９，７５０のゲートは接地され、トランジスタＳ１のゲートは、トランジスタ７４３および７４９のドレインが共通接続されたノードＮ8に接続されている。

すなわち、図３２(a)〜図３２(d)に示されるように、前述した図３０に示す簡易電源３０(レベルシフタ７４)では、例えば、動作モードにおいて、トランジスタ７４７，Ｓ４，Ｓ５のゲート−ソース(ドレイン)間電圧Ｖgs1は、最大でＶdd−Ｖdnとなる。このような正電圧Ｖddと負電圧Ｖdnの差電圧がそのままトランジスタ７４７，Ｓ４，Ｓ５のゲートに印加されると、これらのトランジスタを壊す虞がある。

これに対して、図３１に示す簡易電源３０では、トランジスタペア７４９，７５０が設けられているため、例えば、動作モードにおいて、トランジスタ７４７，Ｓ４，Ｓ５のゲート−ソース間電圧Ｖgs1'は、最大で−Ｖdnまで低減することができる。すなわち、過電圧の問題を解消することが可能になる。

なお、図３１に示す回路では、図３２(c)および図３２(d)に示されるように、例えば、パワーダウンモードにおける電圧Ｖsn'，Ｖsp'，Ｖgs1'，Ｖgs2'は、図３０の回路のものＶsn，Ｖsp，Ｖgs1，Ｖgs2と異なるが、動作上問題が生じることはない。

図３３は、第１７実施例の発振器を適用した電源装置の一例を示すブロック図である。図３３に示されるように、電源装置(１００)は、昇圧コンバータ４、発振器２および整流回路３を含む簡易電源３０、簡易電源３０からの電圧を受け取って昇圧コンバータ４の制御を行う制御回路５、および、パワーダウン制御信号生成回路７を有する。

ここで、図３３に示す電源装置では、スイッチＳ６が設けられており、昇圧コンバータ４からの電源電圧Ｖoが予め定められた電圧レベルになったら昇圧コンバータ４だけを動作させ、スイッチＳ６をパワーダウン制御信号Ｓctlによりオフするようになっている。

図３２に示されるように、電源装置は、例えば、１つの半導体チップ１００上に形成され、半導体装置としてユーザに提供することができる。

なお、上述した第１３〜第１７実施例では、主として図４(a)に示す第１実施例の発振器２に基づいて説明したが、トランジスタ２２および２５の配置、並びに、振幅検出回路２６の構成等は、第２〜第１２実施例を含む様々なものを適用することができる。

以上、実施形態を説明したが、ここに記載したすべての例や条件は、発明および技術に適用する発明の概念の理解を助ける目的で記載されたものであり、特に記載された例や条件は発明の範囲を制限することを意図するものではない。また、明細書のそのような記載は、発明の利点および欠点を示すものでもない。発明の実施形態を詳細に記載したが、各種の変更、置き換え、変形が発明の精神および範囲を逸脱することなく行えることが理解されるべきである。

以上の実施例を含む実施形態に関し、さらに、以下の付記を開示する。
（付記１）
入力電圧を受け取る一次巻線、および、前記入力電圧を昇圧して出力電圧を生成する二次巻線を含むトランスと、
前記二次巻線と共にＬＣ共振回路を形成して、発振動作を行わせる第１キャパシタと、
前記一次巻線に対して直列に接続され、前記出力電圧が制御端子に印加された第１トランジスタと、
前記一次巻線および前記第１トランジスタに対して直列に接続されたディプレッション型或いはネイティブ型の第２トランジスタと、
前記第２トランジスタの制御端子に印加される制御電圧を調整して、前記一次巻線に流れる電流を制御する電流制御回路と、を有する、
ことを特徴とする発振器。

（付記２）
前記第１トランジスタは、ディプレッション型或いはネイティブ型のトランジスタである、
ことを特徴とする付記１に記載の発振器。

（付記３）
前記第１キャパシタは、前記二次巻線の第１端子が接続された第１ノードと、第２端子が接続された第２ノードに接続され、
前記出力電圧は、前記第１ノードから出力される、
ことを特徴とする付記１または付記２に記載の発振器。

（付記４）
前記第２トランジスタは、前記第１トランジスタのサイズよりも大きいサイズを有する、
ことを特徴とする付記１または付記２に記載の発振器。

（付記５）
前記電流制御回路は、前記第１ノードと前記第２ノードの間に、直列に接続された少なくとも１つのダイオードおよび第２キャパシタを含む、
ことを特徴とする付記３または付記４に記載の発振器。

（付記６）
前記電流制御回路は、さらに、
前記第２ノードと、前記少なくとも１つのダイオードおよび前記第２キャパシタを接続する第３ノードの間に設けられた第１抵抗を含む、
ことを特徴とする付記５に記載の発振器。

（付記７）
前記第１抵抗は、直列接続された第２抵抗および第３抵抗を含み、
前記第２抵抗と前記第３抵抗を接続する第４接続ノードから、前記第２トランジスタの制御端子に与える制御電圧を取り出す、
ことを特徴とする付記６に記載の発振器。

（付記８）
前記電流制御回路は、対称の回路構成を有する、
ことを特徴とする付記５乃至付記６のいずれか１項に記載の発振器。

（付記９）
前記トランスは、前記第１トランジスタと前記第２トランジスタの間に設けられる、
ことを特徴とする付記１乃至付記８のいずれか１項に記載の発振器。

（付記１０）
前記第１トランジスタおよび前記第２トランジスタは、同じ導電型のＭＯＳトランジスタである、
ことを特徴とする付記９に記載の発振器。

（付記１１）
前記第１トランジスタおよび前記第２トランジスタは、異なる導電型のＭＯＳトランジスタである、
ことを特徴とする付記９に記載の発振器。

（付記１２）
前記第２トランジスタは、前記入力電圧の高電位側に設けられたディプレッション型或いはネイティブ型ｐＭＯＳトランジスタであり、
前記第１トランジスタは、前記入力電圧の低電位側に設けられたディプレッション型或いはネイティブ型ｎＭＯＳトランジスタである、
ことを特徴とする付記１１に記載の発振器。

（付記１３）
前記第２トランジスタは、前記入力電圧の低電位側に設けられたディプレッション型或いはネイティブ型ｎＭＯＳトランジスタであり、
前記第１トランジスタは、前記入力電圧の高電位側に設けられたディプレッション型或いはネイティブ型ｎＭＯＳトランジスタである、
ことを特徴とする付記１１に記載の発振器。

（付記１４）
前記第１トランジスタと前記第２トランジスタは、直接接続される、
ことを特徴とする付記１乃至付記８のいずれか１項に記載の発振器。

（付記１５）
前記第１トランジスタおよび前記第２トランジスタは、同じ導電型のＭＯＳトランジスタである、
ことを特徴とする付記１４に記載の発振器。

（付記１６）
前記第１トランジスタおよび前記第２トランジスタは、前記入力電圧の正電位側に設けられたディプレッション型或いはネイティブ型ｐＭＯＳトランジスタであり、
前記第２トランジスタは、前記第１トランジスタと前記トランスの間に設けられる、
ことを特徴とする付記１５に記載の発振器。

（付記１７）
前記第１トランジスタおよび前記第２トランジスタは、前記入力電圧の負電位側に設けられたディプレッション型或いはネイティブ型ｎＭＯＳトランジスタであり、
前記第２トランジスタは、前記第１トランジスタと前記トランスの間に設けられる、
ことを特徴とする付記１５に記載の発振器。

（付記１８）
前記第１トランジスタおよび前記第２トランジスタは、異なる導電型のＭＯＳトランジスタである、
ことを特徴とする付記１４に記載の発振器。

（付記１９）
前記一次巻線および前記二次巻線は、同じ極性として巻回される、
ことを特徴とする付記１乃至付記１８のいずれか１項に記載の発振器。

（付記２０）
前記一次巻線および前記二次巻線は、逆の極性として巻回される、
ことを特徴とする付記１乃至付記１８のいずれか１項に記載の発振器。

（付記２１）
前記入力電圧は、微小電圧発生部で発生された微小電圧である、
ことを特徴とする付記１乃至付記２０のいずれか１項に記載の発振器。

（付記２２）
前記微小電圧発生部は、光発電器，電磁波発電器，振動発電器または熱発電器による環境発電における微小電圧の発生源である、
ことを特徴とする付記２１に記載の発振器。

（付記２３）
さらに、
前記第２トランジスタの制御端子に対して、前記電流制御回路からの前記制御電圧を印加するか否かにより、発振動作を制御するパワーダウン回路を有する、
ことを特徴とする付記１乃至付記２２のいずれか１項に記載の発振器。

（付記２４）
前記パワーダウン回路は、
前記第２トランジスタの制御端子と前記電流制御回路の間に設けられ、パワーダウン制御信号によりオン／オフ制御される第１スイッチ素子と、
前記第２トランジスタの制御端子と所定の電位が与えられた配線の間に設けられ、前記パワーダウン制御信号により前記第１スイッチ素子とは相補的にオン／オフ制御される第２スイッチ素子と、を含む、
ことを特徴とする付記２３に記載の発振器。

（付記２５）
前記微小電圧発生部からの微小電圧から負荷回路に与える電源電圧を生成する昇圧コンバータと、
付記２３に記載の発振器、および、前記発振器の出力電圧を平滑化する整流回路を含む簡易電源と、
前記簡易電源からの電圧を受け取って前記昇圧コンバータの制御を行う制御回路と、を有する、
ことを特徴とする電源装置。

（付記２６）
前記パワーダウン制御信号は、
前記発振器の外部から入力される、
ことを特徴とする付記２５に記載の電源装置。

（付記２７）
前記パワーダウン制御信号は、
前記昇圧コンバータからの電源電圧が予め定められた電圧レベルになるまで、前記発振器が発振動作を行うように、前記第１スイッチ素子がオンで前記第２スイッチ素子がオフする第１レベルとされ、
前記昇圧コンバータからの電源電圧が予め定められた電圧レベルになったら、或いは、前記昇圧コンバータからの電源電圧が予め定められた電圧レベルになると考えられる時間だけ経過したら、前記発振器が発振動作を停止するように、前記発振器が発振動作を停止するように、前記第１スイッチ素子がオフで前記第２スイッチ素子がオンする前記第１レベルとは異なる第２レベルとされる、
ことを特徴とする付記２６に記載の電源装置。

（付記２８）
さらに、
前記パワーダウン制御信号を生成するパワーダウン制御信号生成回路を有し、
前記パワーダウン制御信号生成回路は、
前記昇圧コンバータからの電源電圧が予め定められた電圧レベルになるまで、前記パワーダウン制御信号を第１レベルとし、前記第１スイッチ素子がオンで前記第２スイッチ素子がオフするようにして、前記発振器に発振動作を行わせ、
前記昇圧コンバータからの電源電圧が予め定められた電圧レベルになったら、前記パワーダウン制御信号を前記第１レベルとは異なる第２レベルとし、前記第１スイッチ素子がオフで前記第２スイッチ素子がオンするようにして、前記発振器の発振動作を停止する、
ことを特徴とする付記２５に記載の電源装置。

（付記２９）
前記パワーダウン制御信号生成回路は、
前記昇圧コンバータからの電源電圧を検出する電源電圧検出回路と、
前記電源電圧検出回路の出力を基準電圧と比較して、前記パワーダウン制御信号を生成する比較器と、を含む、
ことを特徴とする付記２８に記載の電源装置。

（付記３０）
前記簡易電源は、さらに、
前記パワーダウン制御信号の電圧レベルを調整するレベル調整回路を含む、
ことを特徴とする付記２５乃至付記２９のいずれか１項に記載の電源装置。

（付記３１）
前記簡易電源は、さらに、
前記第１スイッチ素子がオフするとき、前記レベル調整回路に対して、前記発振器の出力電圧から生成した正電圧および負電圧の印加をオフするリーク電流低減用トランジスタを含み、
それぞれの前記リーク電流低減用トランジスタは、バックゲートがソースに接続されてオフしたときにリーク電流が流れない向きの寄生ダイオードを形成するようになっている、
ことを特徴とする付記３０に記載の電源装置。

（付記３２）
前記レベル調整回路は、さらに、
前記発振器の出力電圧から生成した正電圧と負電圧の差電圧を低減してトランジスタを保護する保護トランジスタを含む、
ことを特徴とする付記３０または付記３１に記載の電源装置。

（付記３３）
前記第１スイッチ素子は、そのソースおよびバックゲートが、前記第２トランジスタの制御端子に共通接続され、
前記第１スイッチ素子がオフしたときにリーク電流が流れない向きの寄生ダイオードを形成するようになっている、
ことを特徴とする付記２５乃至付記３２のいずれか１項に記載の電源装置。

（付記３４）
付記２５乃至付記３３のいずれか１項に記載の電源装置が、１つの半導体チップ上に形成される、
ことを特徴とする半導体装置。

１ 微小電圧発生部
２ 発振器
３ 整流回路
４ 昇圧コンバータ
５ 制御部(ドライバ)
６ 負荷回路
７ パワーダウン制御信号生成回路
２１ トランス
２２，２５ ディプレッション型或いはネイティブ型ｎＭＯＳトランジスタ
２３ キャパシタ
２４ ダイオード部
２６ 振幅検出回路(包絡線検波回路，エンベロープ検出回路：電流制御回路)
３０ 簡易電源(ＤＣ−ＤＣコンバータ)
４１ インダクタ
４２ スイッチングトランジスタ
４３ ダイオード
４４ キャパシタ
５１ 基準電圧生成器
５２ 差動アンプ
５３ 三角波生成器
５４ ヒステリシスコンパレータ
５５ ゲートドライバ(ＰＷＭ信号生成器)
７１ 電源電圧検出回路
７２ 比較器
７３ 電圧レベル調整回路
７４ レベルシフタ７４(レベル調整回路)
１００ 半導体チップ

図１は、電源装置の一例を示すブロック図である。図１において、参照符号１は微小電圧発生部、２は発振器、３は整流回路、４は電力伝送用の昇圧コンバータ、５は制御回路(ドライバ)、そして、６は負荷回路を示す。

微小電圧発生部１は、例えば、太陽光や照明光、電磁波、或いは、機械や人体からの振動や熱といったエネルギー源から微小(例えば、数十ｍＶ〜数百ｍＶ程度)の入力電圧Ｖinを発生する光発電器，電磁波発電器，振動発電器，或いは，熱発電器等である。

キャパシタＣ１の他端は、接地ノードＮ2に接続され、トランジスタ２５のゲートは、ダイオードＤ１のアノードとキャパシタＣ１の一端を接続する中間接続ノード(第３ノード)Ｎ3に接続されている。ここで、ダイオードＤ１の閾値電圧(電位障壁)をＶthdとすると、振幅検出回路２６からの制御電圧Ｖcは、Ｖc＝−Ｖoe＋Ｖthdとして与えられる。

従って、時刻ｔ＝０において、入力電圧Ｖin1により発振器２の発振が開始した当初は、トランジスタ２５による一次巻線Ｗ１の電流制限機能は働かず、図９(b)に示されるように、入力電圧Ｖin1に従った出力電圧Ｖout3が出力される。なお、出力電圧Ｖoutの変化に従った制御は、上述した各実施例と同様であり、トランジスタ２５のゲートに印加される制御電圧Ｖcは、Ｖc＝−Ｖoe3＋ｍ・Ｖthdで与えられる。

図１０は、発振器の第５実施例を説明するための図である。図１０と上述した図７の比較から明らかなように、第５実施例の発振器２では、第４実施例の振幅検出回路２６の抵抗２６０を２つの抵抗２６１，２６２に分割し、その抵抗分割ノード(第４ノード)Ｎ4から制御電圧Ｖcを取り出すようになっている。

ここで、図１４(a)と図１４(b)では、ゲートに振幅検出回路２６からの制御電圧Ｖcが印加されるトランジスタ２５と出力電圧Ｖoutが印加されるトランジスタ２２が入れ替わっている。なお、振幅検出回路２６としては、例えば、図５〜図１３を参照して説明した第２実施例〜第６実施例の振幅検出回路をそのまま適用することができる。

しかしながら、第９実施例の発振器において、振幅検出回路２６は、ディプレッション型或いはネイティブ型ｎＭＯＳトランジスタ２５を制御するようになっている。さらに、トランス２１において、一次巻線Ｗ１と二次巻線Ｗ２の巻線は、逆の極性となるように巻回されている。

図１７は、発振器の第１０実施例を説明するための図であり、トランジスタ２２および２５をノーマリーオンのディプレッション型或いはネイティブ型ｐＭＯＳトランジスタとし、これらトランジスタ２２および２５を直接接続するようになっている。さらに、トランス２１において、一次巻線Ｗ１と二次巻線Ｗ２の巻線は、逆の極性となるように巻回され、振幅検出回路２６からの制御電圧Ｖcは、トランジスタ２５のゲートに印加されている。

図１８は、発振器の第１１実施例および第１２実施例を説明するための図であり、図１８(a)が第１１実施例を示し、図１８(b)が第１２実施例を示す。ここで、トランス２１において、一次巻線Ｗ１と二次巻線Ｗ２の巻線は、同じ極性となるように巻回されている。

パワーダウン制御信号生成回路７は、昇圧コンバータ４からの出力電圧(電源電圧)Ｖoを検出する出力電圧検出回路７１、および、出力電圧検出回路７１の出力(電圧)を基準電圧Ｖrefと比較してパワーダウン制御信号Ｓctlを生成する比較器７２を含む。

図２７は、図２５に示す電源装置の一例をより詳細に示すブロック図であり、レベルシフタ７４，発振器２および整流回路３等を簡易電源３０として纏めている。図２８は、図２７に示す発振器２(簡易電源３０)を抜き出して示す回路図であり、図２９は、図２８に示す発振器の動作を説明するための図である。

ここで、図２９(a)は、パワーダウン制御信号Ｓctlを示し、図２９(b)は、各電圧Ｖdd，ＶdnおよびＶdnpを示す。また、図２９(c)は、トランジスタ２５のゲート電圧Ｖgs、並びに、レベルシフタ７４の出力電圧(トランジスタ(スイッチ)Ｓ１，Ｓ２のゲート電圧)Ｖsn，Ｖspを示す。さらに、図２９(d)は、発振器２の出力電圧Ｖoutを示し、図２９(e)は、発振器２の入力電流Ｉoscを示す。

これにより、図２９(d)に示されるように、発振器２の出力電圧Ｖoutは０Ｖとなり、さらに、図２９(e)に示されるように、発振器２の入力電流Ｉoscは０［Ａ］となる。すなわち、環境発電器１から発振器２に対する電流Ｉoscは零となって、発振器２で消費されないことになり、環境発電器１からの電流(電力)は、昇圧コンバータ４で有効に電源電圧Ｖoに昇圧されて出力される。

（付記７）
前記第１抵抗は、直列接続された第２抵抗および第３抵抗を含み、
前記第２抵抗と前記第３抵抗を接続する第４ノードから、前記第２トランジスタの制御端子に与える制御電圧を取り出す、
ことを特徴とする付記６に記載の発振器。

（付記８）
前記電流制御回路は、対称の回路構成を有する、
ことを特徴とする付記５乃至付記７のいずれか１項に記載の発振器。

（付記１３）
前記第２トランジスタは、前記入力電圧の低電位側に設けられたディプレッション型或いはネイティブ型ｎＭＯＳトランジスタであり、
前記第１トランジスタは、前記入力電圧の高電位側に設けられたディプレッション型或いはネイティブ型ｐＭＯＳトランジスタである、
ことを特徴とする付記１１に記載の発振器。

（付記２７）
前記パワーダウン制御信号は、
前記昇圧コンバータからの出力電圧が予め定められた電圧レベルになるまで、前記発振器が発振動作を行うように、前記第１スイッチ素子がオンで前記第２スイッチ素子がオフする第１レベルとされ、
前記昇圧コンバータからの出力電圧が予め定められた電圧レベルになったら、或いは、前記昇圧コンバータからの出力電圧が予め定められた電圧レベルになると考えられる時間だけ経過したら、前記発振器が発振動作を停止するように、前記第１スイッチ素子がオフで前記第２スイッチ素子がオンする前記第１レベルとは異なる第２レベルとされる、
ことを特徴とする付記２６に記載の電源装置。

（付記２８）
さらに、
前記パワーダウン制御信号を生成するパワーダウン制御信号生成回路を有し、
前記パワーダウン制御信号生成回路は、
前記昇圧コンバータからの出力電圧が予め定められた電圧レベルになるまで、前記パワーダウン制御信号を第１レベルとし、前記第１スイッチ素子がオンで前記第２スイッチ素子がオフするようにして、前記発振器に発振動作を行わせ、
前記昇圧コンバータからの出力電圧が予め定められた電圧レベルになったら、前記パワーダウン制御信号を前記第１レベルとは異なる第２レベルとし、前記第１スイッチ素子がオフで前記第２スイッチ素子がオンするようにして、前記発振器の発振動作を停止する、
ことを特徴とする付記２５に記載の電源装置。

（付記２９）
前記パワーダウン制御信号生成回路は、
前記昇圧コンバータからの出力電圧を検出する出力電圧検出回路と、
前記出力電圧検出回路の出力を基準電圧と比較して、前記パワーダウン制御信号を生成する比較器と、を含む、
ことを特徴とする付記２８に記載の電源装置。

１ 微小電圧発生部
２ 発振器
３ 整流回路
４ 昇圧コンバータ
５ 制御部(ドライバ)
６ 負荷回路
７ パワーダウン制御信号生成回路
２１ トランス
２２，２５ ディプレッション型或いはネイティブ型ｎＭＯＳトランジスタ
２３ キャパシタ
２４ ダイオード部
２６ 振幅検出回路(包絡線検波回路，エンベロープ検出回路：電流制御回路)
３０ 簡易電源(ＤＣ−ＤＣコンバータ)
４１ インダクタ
４２ スイッチングトランジスタ
４３ ダイオード
４４ キャパシタ
５１ 基準電圧生成器
５２ 差動アンプ
５３ 三角波生成器
５４ ヒステリシスコンパレータ
５５ ゲートドライバ(ＰＷＭ信号生成器)
７１ 出力電圧検出回路
７２ 比較器
７３ 電圧レベル調整回路
７４ レベルシフタ７４(レベル調整回路)
１００ 半導体チップ

Claims (19)

1. 入力電圧を受け取る一次巻線、および、前記入力電圧を昇圧して出力電圧を生成する二次巻線を含むトランスと、
   前記二次巻線と共にＬＣ共振回路を形成して、発振動作を行わせる第１キャパシタと、
   前記一次巻線に対して直列に接続され、前記出力電圧が制御端子に印加された第１トランジスタと、
   前記一次巻線および前記第１トランジスタに対して直列に接続されたディプレッション型或いはネイティブ型の第２トランジスタと、
   前記第２トランジスタの制御端子に印加される制御電圧を調整して、前記一次巻線に流れる電流を制御する電流制御回路と、を有する、
   ことを特徴とする発振器。
2. 前記第１トランジスタは、ディプレッション型或いはネイティブ型のトランジスタである、
   ことを特徴とする請求項１に記載の発振器。
3. 前記第１キャパシタは、前記二次巻線の第１端子が接続された第１ノードと、第２端子が接続された第２ノードに接続され、
   前記出力電圧は、前記第１ノードから出力される、
   ことを特徴とする請求項１または請求項２に記載の発振器。
4. 前記第２トランジスタは、前記第１トランジスタのサイズよりも大きいサイズを有する、
   ことを特徴とする請求項１または請求項２に記載の発振器。
5. 前記電流制御回路は、前記第１ノードと前記第２ノードの間に、直列に接続された少なくとも１つのダイオードおよび第２キャパシタを含む、
   ことを特徴とする請求項３または請求項４に記載の発振器。
6. 前記電流制御回路は、さらに、
   前記第２ノードと、前記少なくとも１つのダイオードおよび前記第２キャパシタを接続する第３ノードの間に設けられた第１抵抗を含む、
   ことを特徴とする請求項５に記載の発振器。
7. 前記第１抵抗は、直列接続された第２抵抗および第３抵抗を含み、
   前記第２抵抗と前記第３抵抗を接続する第４接続ノードから、前記第２トランジスタの制御端子に与える制御電圧を取り出す、
   ことを特徴とする請求項６に記載の発振器。
8. 前記電流制御回路は、対称の回路構成を有する、
   ことを特徴とする請求項５乃至請求項７のいずれか１項に記載の発振器。
9. 前記トランスは、前記第１トランジスタと前記第２トランジスタの間に設けられる、
   ことを特徴とする請求項１乃至請求項８のいずれか１項に記載の発振器。
10. 前記第１トランジスタと前記第２トランジスタは、直接接続される、
    ことを特徴とする請求項１乃至請求項８のいずれか１項に記載の発振器。
11. 前記入力電圧は、微小電圧発生部で発生された微小電圧である、
    ことを特徴とする請求項１乃至請求項１０のいずれか１項に記載の発振器。
12. さらに、
    前記第２トランジスタの制御端子に対して、前記電流制御回路からの前記制御電圧を印加するか否かにより、発振動作を制御するパワーダウン回路を有する、
    ことを特徴とする請求項１乃至請求項１１のいずれか１項に記載の発振器。
13. 前記パワーダウン回路は、
    前記第２トランジスタの制御端子と前記電流制御回路の間に設けられ、パワーダウン制御信号によりオン／オフ制御される第１スイッチ素子と、
    前記第２トランジスタの制御端子と所定の電位が与えられた配線の間に設けられ、前記パワーダウン制御信号により前記第１スイッチ素子とは相補的にオン／オフ制御される第２スイッチ素子と、を含む、
    ことを特徴とする請求項１２に記載の発振器。
14. 前記微小電圧発生部からの微小電圧から負荷回路に与える電源電圧を生成する昇圧コンバータと、
    請求項１３に記載の発振器、および、前記発振器の出力電圧を平滑化する整流回路を含む簡易電源と、
    前記簡易電源からの電圧を受け取って前記昇圧コンバータの制御を行う制御回路と、を有する、
    ことを特徴とする電源装置。
15. さらに、
    前記パワーダウン制御信号を生成するパワーダウン制御信号生成回路を有し、
    前記パワーダウン制御信号生成回路は、
    前記昇圧コンバータからの電源電圧が予め定められた電圧レベルになるまで、前記パワーダウン制御信号を第１レベルとし、前記第１スイッチ素子がオンで前記第２スイッチ素子がオフするようにして、前記発振器に発振動作を行わせ、
    前記昇圧コンバータからの電源電圧が予め定められた電圧レベルになったら、前記パワーダウン制御信号を前記第１レベルとは異なる第２レベルとし、前記第１スイッチ素子がオフで前記第２スイッチ素子がオンするようにして、前記発振器の発振動作を停止する、
    ことを特徴とする請求項１４に記載の電源装置。
16. 前記簡易電源は、さらに、
    前記パワーダウン制御信号の電圧レベルを調整するレベル調整回路を含む、
    ことを特徴とする請求項１４または請求項１５に記載の電源装置。
17. 前記簡易電源は、さらに、
    前記第１スイッチ素子がオフするとき、前記レベル調整回路に対して、前記発振器の出力電圧から生成した正電圧および負電圧の印加をオフするリーク電流低減用トランジスタを含み、
    それぞれの前記リーク電流低減用トランジスタは、バックゲートがソースに接続されてオフしたときにリーク電流が流れない向きの寄生ダイオードを形成するようになっている、
    ことを特徴とする請求項１６に記載の電源装置。
18. 前記レベル調整回路は、さらに、
    前記発振器の出力電圧から生成した正電圧と負電圧の差電圧を低減してトランジスタを保護する保護トランジスタを含む、
    ことを特徴とする請求項１６または請求項１７に記載の電源装置。
19. 前記第１スイッチ素子は、そのソースおよびバックゲートが、前記第２トランジスタの制御端子に共通接続され、
    前記第１スイッチ素子がオフしたときにリーク電流が流れない向きの寄生ダイオードを形成するようになっている、
    ことを特徴とする請求項１４乃至請求項１８のいずれか１項に記載の電源装置。

Images