JP4459634B2 - Ｄｃ−ｄｃコンバータ - Google Patents

Description

本発明は、例えば液晶パネル用の電源等に使用され、入力直流電圧に基づいて任意の出力直流電圧に変換するＤＣ−ＤＣコンバータに関するものである。

従来、この種のＤＣ−ＤＣコンバータの例としては、チャージポンプ型のＤＣ−ＤＣコンバータが知られている（例えば、特許文献１参照）。
また、従来の他の１段チャージポンプ型のＤＣ−ＤＣコンバータの一例としては、図６に示すものが知られている。
このＤＣ−ＤＣコンバータは、図６に示すように、２種類のコンデンサＣ１、Ｃ２と、その間を繋ぐスイッチング用のＭＯＳトランジスタＳＷ１〜ＳＷ４と、レベルシフタＬＳ１、ＬＳ２と、タイミング信号生成回路ＴＧ１とで構成される。

コンデンサＣ１は電荷転送用コンデンサであり、コンデンサＣ２は平滑用コンデンサである。また、ＭＯＳトランジスタＳＷ１，ＳＷ２，ＳＷ３はＰ型のＭＯＳトランジスタからなり、ＭＯＳトランジスタＳＷ４はＮ型のＭＯＳトランジスタからなる。
このＤＣ−ＤＣコンバータは、タイミング信号生成回路ＴＧ１から出力される信号によって、ＭＯＳトランジスタＳＷ１〜ＳＷ４をオンオフ制御する。そして、そのオンオフ制御により、コンデンサＣ１からコンデンサＣ２に電荷を転送して電圧変換し、入力電圧をＶＤＤとすると、理想的には２ＶＤＤの出力電圧を得ることができる。

ＭＯＳトランジスタＳＷ３，ＳＷ４は、入力電圧ＶＤＤでオンオフ制御可能であり、入力電圧ＶＤＤの耐性がある低耐圧用ＭＯＳトランジスタを用いることが出来る。しかし、最大出力電圧２ＶＤＤが低耐圧用ＭＯＳトランジスタの耐性電圧よりも高くなる場合には、ＭＯＳトランジスタＳＷ１，ＳＷ２は出力電圧の耐性がある高耐圧用ＭＯＳトランジスタを用いる必要がある。
また、ＭＯＳトランジスタＳＷ１，ＳＷ２は、出力電圧ＶＯＵＴによってオンオフ制御する必要があるため、タイミング信号生成回路ＴＧ１から出力された信号を、図７に示すような、レベルシフタＬＳ１，ＬＳ２によって電圧をレベルシフトさせて制御する。

このレベルシフタは、図７に示すように、入力電圧ＶＤＤレベルの信号を出力電圧ＶＯＵＴレベルの信号に変換するＭＯＳトランジスタＬ１〜Ｌ４と、大きな出力電流を流せるようにするＭＯＳトランジスタＬ５，Ｌ６とからなる。
ここで、ＭＯＳトランジスタＬ１，Ｌ３，Ｌ５はＰ型のＭＯＳトランジスタからなり、ＭＯＳトランジスタＬ２，Ｌ４，Ｌ６はＮ型のＭＯＳトランジスタからなる。また、ＭＯＳトランジスタＬ１〜Ｌ６は、出力電圧の耐性がある高耐圧用ＭＯＳトランジスタが用いられる。

次に、このような構成からなる従来のＤＣ−ＤＣコンバータの動作について、図６および図８などを参照して説明する。
図６に示すタイミング信号生成回路ＴＧ１は、コンデンサＣ２からコンデンサＣ１に向かって流れる逆電流を防止するために、ノーオーバーラップ・クロックであるタイミング信号Φ１、Φ２とそれを反転させたタイミング信号Φ１Ｂ、Φ２Ｂとを、それぞれ生成する。
タイミング信号Φ１は、ＭＯＳトランジスタＳＷ４の制御信号（オンオフ制御信号）となる。さらに、タイミング信号Φ１、Φ１Ｂは、レベルシフタＬＳ１に入力されて電圧がレベルシフトされて、ＭＯＳトランジスタＳＷ１の制御信号ΦＳＷ１となる。

また、タイミング信号Φ２は、ＭＯＳトランジスタＳＷ３の制御信号となる。さらに、タイミング信号Φ２、Φ２Ｂは、レベルシフタＬＳ２に入力されて電圧がレベルシフトされて、ＭＯＳトランジスタＳＷ２の制御信号ΦＳＷ２となる。
このような各制御信号Φ１、Φ２、ΦＳＷ１、ΦＳＷ２は、各ＭＯＳトランジスタの各ゲートに供給され、これにより、各ＭＯＳトランジスタがオンオフ制御される。この各制御信号Φ１、Φ２、ΦＳＷ１、ΦＳＷ２の波形例は、図８に示すようになる。

次に、制御信号Φ１、Φ２、ΦＳＷ１、ΦＳＷ２による、各ＭＯＳトランジスタのオンオフ制御動作の具体例について、図８を参照して説明する。
図８に示す期間Ｔ１’では、ＭＯＳトランジスタＳＷ１，ＳＷ４がオンし、ＭＯＳトランジスタＳＷ２，ＳＷ３がオフした状態になる。このとき、コンデンサＣ１は入力電圧ＶＤＤにより充電され、コンデンサＣ１の一端側の電位ＶＣ１＋は図８（Ｂ）に示すようにＶＤＤとなり、コンデンサＣ１の他端側の電位ＶＣ１−は図８（Ｃ）に示すようにＶＳＳとなる。

出力電圧ＶＯＵＴがコンデンサＣ１の一端側の電位ＶＣ１＋に昇圧するまでの初期状態の場合には、ＭＯＳトランジスタＳＷ２はＰ型のＭＯＳトランジスタであるので、そのドレイン−ウェル間のＰＮ接合が順バイアスになる。このため、出力電圧ＶＯＵＴは、コンデンサＣ１の一端側の電位ＶＣ１＋から、そのＰＮ接合のダイオードの順方向電圧の分だけ降下した電位になる。出力電圧ＶＯＵＴがコンデンサＣ１の一端側の電位ＶＣ１＋のＶＤＤ以上に昇圧した後は、コンデンサＣ１とコンデンサＣ２の間で電荷の移動がなくなり、電圧は変化しない。

一方、図８に示す期間Ｔ２’では、ＭＯＳトランジスタＳＷ２，ＳＷ３がオンし、ＭＯＳトランジスタＳＷ１，ＳＷ４がオフした状態になる。このとき、コンデンサＣ１の他端側の電位ＶＣ１−は、入力電圧ＶＤＤとなる。これに対して、コンデンサＣ１の一端側の電位ＶＣ１＋は、コンデンサＣ１の充電電圧ＶＤＤと電位ＶＣ１−（ＶＤＤ）との和の電圧２ＶＤＤとなる。これと同時に、コンデンサＣ１の電荷がコンデンサＣ２に移動し、出力電圧ＶＯＵＴは、２ＶＤＤとなる。

このように、期間Ｔ１’と期間Ｔ２’の動作を繰り返すことにより、ＭＯＳトランジスタ等の抵抗を無視すると、出力電圧ＶＯＵＴは入力電圧ＶＤＤの２倍の電圧（２ＶＤＤ）まで昇圧する。また、図８に示す期間Ｔ０’では、ＭＯＳトランジスタＳＷ１〜ＳＷ４がオフした状態になり、コンデンサＣ１とコンデンサＣ２の間で電荷の移動がなくなる。そのため、期間Ｔ１’と期間Ｔ２’が切り替わる時には、コンデンサＣ２からコンデンサＣ１へ向かって逆電流が流れなくなり、電力変換効率は低下しない。

次に、出力電圧が２ＶＤＤに昇圧した後について、出力に定電流ＩＯＵＴが流れる場合の説明をする。
図８に示す期間Ｔ１では、期間Ｔ１’と同じ制御状態であり、また、出力電圧ＶＯＵＴがＶＣ１＋の電位ＶＤＤよりも高いので、コンデンサＣ１とコンデンサＣ２との間で電荷の移動がなくなる。出力電圧ＶＯＵＴは、出力電流としてコンデンサＣ２に蓄えられた電荷が減った分、２ＶＤＤから低下する（図８参照）。

さらに、図８に示す期間Ｔ２では、期間Ｔ２’と同じ制御状態であり、コンデンサＣ１からコンデンサＣ２へ電荷が移動し、出力電圧は２ＶＤＤに昇圧する。これと同時に、出力電流として流れ出る電荷もコンデンサＣ１から移動する。
このような期間Ｔ１と期間Ｔ２の動作を繰り返し、出力電圧は２ＶＤＤから一定の電圧降下を繰り返したまま安定する。また、図８に示す期間Ｔ０では、スイッチＭＯＳ トランジスタＳＷ１〜ＳＷ４がオフした状態になり、コンデンサＣ１とコンデンサＣ２の間で電荷の移動がなくなる。そのため、期間Ｔ１’と期間Ｔ２’が切り替わる時に、コンデンサＣ２からコンデンサＣ１へ向かって逆電流が流れなくなり、電力変換効率が低下しない。

この回路の入力電流は、入力電圧ＶＤＤからの電流とタイミング信号生成回路から供給される電流であり、安定状態において出力電流ＩＯＵＴが流れる場合、回路内に流れる電流について、図８、図９を参照して説明する。
期間Ｔ１では、寄生容量への充放電電流を無視すると、図９の実線矢印の方向に２ＩＯＵＴの平均電流が流れ、コンデンサＣ１に電荷が充電される。これと同時に、コンデンサＣ２に蓄えられていた電荷が放電し、出力電流ＩＯＵＴが流れる。

一方、期間Ｔ２では、寄生容量への充放電電流を無視すると、図９の破線矢印の方向に２ＩＯＵＴの平均電流が流れ、そのうち、ＩＯＵＴが出力電流として流れる。これと同時に、コンデンサＣ１から放電された残りの電荷がコンデンサＣ２に充電される。
また、期間Ｔ０では、コンデンサＣ１とコンデンサＣ２の間で電荷の移動がなく、コンデンサＣ２に蓄えられていた電荷が放電し、出力電流ＩＯＵＴが流れる。

この全期間に、各スイッチ用のＭＯＳトランジスタＳＷ１〜ＳＷ４に流れる平均電流は全てＩＯＵＴとなり、寄生容量への充放電電流を無視すると、入力電流の平均電流は２ＩＯＵＴとなる。
ここで、ＤＣ−ＤＣコンバータの電力変換効率ηは、次の（１）式で定義される。
η＝（出力電力／入力電力）×１００・・・（１）
スイッチング用のＭＯＳトランジスタＳＷ１〜ＳＷ４等の寄生抵抗と寄生容量をそれぞれ無視すると、入力電力＝２ＩＯＵＴ×ＶＤＤ、出力電力＝ＩＯＵＴ×２ＶＤＤとなり、電力変換効率η＝１００％となる。
特開２００２−２０９３７５号公報

ところが、この従来のＤＣ−ＤＣコンバータは、出力電流ＩＯＵＴとコンデンサ間を繋ぐＭＯＳトランジスタ等の抵抗によって電圧降下が生じ、電力変換効率が低下する。そのため、従来のＤＣ−ＤＣコンバータでは、スイッチング用のＭＯＳトランジスタをオンさせるゲート−ソース間電圧を大きくすることによって、スイッチング用のＭＯＳトランジスタの抵抗を小さくするように構成され、大きなゲート−ソース間電圧の耐性がある高耐圧用ＭＯＳトランジスタを用いるようにしている。

一般的に、高耐圧用ＭＯＳトランジスタは各端子間の耐電圧を上げるため、ドレインとソースが特殊な構造になり、低耐圧ＭＯＳトランジスタに比べて設計面積が大きくなる。また、ゲート絶縁膜も厚い構造になり、最小ゲート長も長くなるため、同じトランジスタサイズでは低耐圧ＭＯＳトランジスタに比べて抵抗値が数倍大きい。
このため、従来のＤＣ−ＤＣコンバータでは、高耐圧用スイッチＭＯＳトランジスタの設計面積が大きくなり、さらに、ゲート寄生容量も大きくなるため、電力変換効率が低下するというデメリットがある。
そこで、本発明の目的は、上記の点に鑑み、電力変換効率を向上させ、さらに設計面積を縮小することが実現できるＤＣ−ＤＣコンバータを提供することにある。

上記の課題を解決し本発明の目的を達成するために、請求項１、２に記載の各発明は、以下の構成とした。
すなわち、請求項１に記載の発明は、複数のスイッチング用のＭＯＳトランジスタと、コンデンサとを含み、前記複数のＭＯＳトランジスタをオンオフ動作させて入力電圧で前記コンデンサを充電させ、この充電電圧を利用して所望の出力電圧を得るようにしたチャージポンプ型のＤＣ−ＤＣコンバータであって、前記複数のＭＯＳトランジスタのうち所定のＭＯＳトランジスタをオンオフ制御する制御信号を生成するレベルシフト回路を有し、該レベルシフト回路は、所定のタイミング信号を前記オンオフ制御される所定のＭＯＳトランジスタのソース電圧にレベル変換するレベル変換部と、このレベル変換部で変換されたタイミング信号のレベルを、前記ソース電圧に基づいて生成されるバイアス電圧に応じて出力制御する出力制御部と、を備え、前記出力制御部の出力信号を前記所定のＭＯＳトランジスタのオンオフ制御信号として使用するようにした。

請求項２に記載の発明は、チャージポンプ型のＤＣ−ＤＣコンバータであって、第１の端子と第２の端子とを有し、前記第１の端子と前記第２の端子とから交互に入力電圧が供給されるコンデンサと、前記コンデンサの第１の端子にソースが接続され、ドレインに入力電圧が入力され、第１の期間にオンする第１のＭＯＳトランジスタと、前記コンデンサの第２の端子と接地との間に接続され、前記第１の期間にオンする第２のＭＯＳトランジスタと、前記コンデンサの第２の端子にドレインが接続され、ソースに入力電圧が入力され、第２の期間にオンする第３のＭＯＳトランジスタと、前記コンデンサの第１の端子にドレインが接続され、ソースが出力端子に接続され、前記第２の期間にオンする第４のＭＯＳトランジスタと、前記第１のＭＯＳトランジスタのゲートに供給するオンオフ制御信号を生成する第１のレベルシフト回路と、前記第４のＭＯＳトランジスタのゲートに供給するオンオフ制御信号を生成する第２のレベルシフト回路と、を備え、前記第１のレベルシフト回路は、所定のタイミング信号を前記第１のＭＯＳトランジスタのソース電圧にレベル変換するレベル変換部と、このレベル変換部で変換されたタイミング信号のレベルを、前記ソース電圧に基づいて生成されるバイアス電圧に応じて出力制御する出力制御部とを備え、前記出力制御部の出力信号を前記第１のＭＯＳトランジスタの前記オンオフ制御信号として使用し、前記第２のレベルシフト回路は、所定のタイミング信号を前記第４のＭＯＳトランジスタのソース電圧にレベル変換するレベル変換部と、このレベル変換部で変換されたタイミング信号のレベルを、前記ソース電圧に基づいて生成されるバイアス電圧に応じて出力制御する出力制御部と、を備え、前記出力制御部の出力信号を前記第４のＭＯＳトランジスタの前記オンオフ制御信号として使用するようにした。

このように、本発明では、正負の高電圧を生成するＤＣ−ＤＣコンバータにおいて、スイッチング用のＭＯＳトランジスタの変動するソース電位に合わせて、そのＭＯＳトランジスタのゲートに供給するオンオフ制御電圧を、低耐圧用ＭＯＳトランジスタの耐性最大電位に制御するようにした。
このため、そのスイッチング用のＭＯＳトランジスタに、高耐圧用ＭＯＳトランジスタより抵抗値が小さく、ゲート寄生容量も小さい低耐圧用ＭＯＳトランジスタを用いることが可能となる。
この結果、本発明によれば、電力変換効率を向上させることができ、さらに設計面積を縮小することが実現できる。

以下、本発明のＤＣ−ＤＣコンバータの実施形態について、図１〜図３を参照して説明する。
図１は、本発明の実施形態に係る１段チャージポンプ型のＤＣ−ＤＣコンバータの構成を示す回路図である。
この実施形態に係るＤＣ−ＤＣコンバータは、図１に示すように、２種類のコンデンサＣ１、Ｃ２と、その間を繋ぐスイッチング用のＭＯＳトランジスタＳＷ１〜ＳＷ４と、ＭＯＳトランジスタＳＷ１〜ＳＷ４のオンオフ制御に係るタイミング信号を生成するタイミング信号生成回路ＴＧ１と、タイミング信号生成回路ＴＧ１からのタイミング信号を利用してＭＯＳトランジスタＳＷ１，ＳＷ２のオンオフ制御する信号を生成するレベルシフタ（レベルシフト回路）ＬＳ１’、ＬＳ２’と、入力電圧ＶＤＤを供給するための入力端子ＩＮと、出力電圧ＶＯＵＴを取り出すための出力端子ＯＵＴと、を備えている。

ここで、コンデンサＣ１は電荷転送用コンデンサであり、コンデンサＣ２は平滑用コンデンサである。また、ＭＯＳトランジスタＳＷ１、ＳＷ２、ＳＷ３はＰ型のＭＯＳトランジスタからなり、ＭＯＳトランジスタＳＷ４はＮ型のＭＯＳトランジスタからなる。
この実施形態では、タイミング信号生成回路ＴＧ１から出力される信号によって、ＭＯＳトランジスタＳＷ１〜ＳＷ４をオンオフ制御し、コンデンサＣ１からコンデンサＣ２に電荷を転送することで電圧を変換し、入力電圧をＶＤＤとすると、理想的には出力電圧ＶＯＵＴとして２ＶＤＤを出力するようになっている。

また、この実施形態では、後述のように、ＭＯＳトランジスタＳＷ３、ＳＷ４は、入力電圧ＶＤＤで制御可能であり、入力電圧ＶＤＤの耐性がある低耐圧用ＭＯＳトランジスタを用いるようにしている。
さらに、この実施形態では、後述のように、ＭＯＳトランジスタＳＷ１、ＳＷ２の各端子間電圧を、低耐圧用ＭＯＳトランジスタの耐性範囲内に制御することにしている。このため、最大出力電圧２ＶＤＤが低耐圧用ＭＯＳトランジスタの耐性電圧よりも高い場合においても、ＭＯＳトランジスタＳＷ１、ＳＷ２に低耐圧用ＭＯＳトランジスタを用いるようにしている。

次に、この実施形態の具体的な構成について、図１を参照して説明する。
図１に示すように、入力端子ＩＮと出力端子ＯＵＴとの間に、ＭＯＳトランジスタＳＷ１およびＭＯＳトランジスタＳＷ２が直列に接続されている。すなわち、ＭＯＳトランジスタＳＷ１のドレインが入力端子ＩＮに接続され、ＭＯＳトランジスタＳＷ１のソースがＭＯＳトランジスタＳＷ２のドレインに接続され、ＭＯＳトランジスタＳＷ２のソースが出力端子ＯＵＴに接続されている。

また、入力端子ＩＮとアース（接地部）との間に、ＭＯＳトランジスタＳＷ３およびＭＯＳトランジスタＳＷ４が直列に接続されている。すなわち、ＭＯＳトランジスタＳＷ３のソースが入力端子ＩＮに接続され、ＭＯＳトランジスタＳＷ３のドレインがＭＯＳトランジスタＳＷ４のドレインに接続され、ＭＯＳトランジスタＳＷ４のソースがアースされている。

コンデンサＣ１の一端側は、ＭＯＳトランジスタＳＷ１のソースとＭＯＳトランジスタＳＷ２のドレインとが共通接続される共通接続部に接続されている。また、コンデンサＣ１の他端側は、ＭＯＳトランジスタＳＷ３のドレインとＭＯＳトランジスタＳＷ４のドレインとが共通接続される共通接続部に接続されている。さらに、コンデンサＣ２は、その一端側が出力端子ＯＵＴに接続され、その他端側がアースに接続されている。

タイミング信号生成回路ＴＧ１は、コンデンサＣ２からコンデンサＣ１に向かって流れる逆電流を防止するために、ノーオーバーラップ・クロックであるタイミング信号Φ１、Φ２とその反転信号Φ１Ｂ、Φ２Ｂを生成するようになっている。
タイミング信号生成回路ＴＧ１からのタイミング信号Φ１は、ＭＯＳトランジスタＳＷ４のゲートに供給され、ＭＯＳトランジスタＳＷ４をオンオフ制御させるようになっている。また、タイミング信号生成回路ＴＧ１からのタイミング信号Φ２は、ＭＯＳトランジスタＳＷ３のゲートに供給され、ＭＯＳトランジスタＳＷ３をオンオフ制御させるようになっている。

なお、タイミング信号生成回路ＴＧ１から出力されるタイミング信号Φ１、Φ２とその反転信号Φ１Ｂ、Φ２Ｂの各レベルは、入力電圧ＶＤＤのレベル、すなわち０〔Ｖ〕〜ＶＤＤ〔Ｖ〕の範囲である。
レベルシフタＬＳ１’は、タイミング信号生成回路ＴＧ１で生成され入力電圧ＶＤＤのレベルからなるタイミング信号Φ１、Φ１Ｂを入力し、これをＭＯＳトランジスタＳＷ１のソース電圧Ｖｓｏｕｒｃｅに変換し、制御信号ΦＳＷ１として出力するようになっている。このため、レベルシフタＬＳ１’には、ＭＯＳトランジスタＳＷ１のソース電圧Ｖｓｏｕｒｃｅが供給されるようになっている。そして、その制御信号ΦＳＷ１は、ＭＯＳトランジスタＳＷ１のゲートに供給され、これによりＭＯＳトランジスタＳＷ１がオンオフ制御されるようになっている。

レベルシフタＬＳ２’は、タイミング信号生成回路ＴＧ１で生成され入力電圧ＶＤＤのレベルからなるタイミング信号Φ２、Φ２Ｂを入力し、これをＭＯＳトランジスタＳＷ２のソース電圧Ｖｓｏｕｒｃｅ（ＶＯＵＴ）に変換し、制御信号ΦＳＷ２として出力するようになっている。このため、レベルシフタＬＳ２’には、ＭＯＳトランジスタＳＷ２のソース電圧Ｖｓｏｕｒｃｅが供給されるようになっている。そして、その制御信号ΦＳＷ２は、ＭＯＳトランジスタＳＷ２のゲートに供給され、これによりＭＯＳトランジスタＳＷ２がオンオフ制御されるようになっている。

次に、レベルシフタＬＳ１’ＬＳ２’の具体的な構成について、図２を参照して説明する。
レベルシフタＬＳ１’とレベルシフタＬＳ２’とは、上記のように入力信号と、その入力信号のレベル変換した出力信号の値とがそれぞれ異なるが、その構成は基本的に同じであるので、ここではレベルシフタＬＳ１’の構成について説明する。
このレベルシフタＬＳ１’は、図２に示すように、レベル変換部１０と、出力制御部２０とからなる。
レベル変換部１０は、タイミング信号生成回路ＴＧ１で生成されるタイミング信号Φ１、Φ１Ｂを入力し、これをＭＯＳトランジスタＳＷ１のソース電圧Ｖｓｏｕｒｃｅに変換するようになっている。

出力部２０は、レベル変換部１０で変換されたタイミング信号のレベルの出力を、ＭＯＳトランジスタＳＷ１のソース電圧Ｖｓｏｕｒｃｅに基づいて後述のバイアス電圧生成回路３０で生成されるバイアス電圧Ｖｂｉａｓに応じて制御し、この制御された信号が制御信号ΦＳＷ１として出力端子２２から出力されるようになっている。
レベル変換部１０は、図２に示すように、ＭＯＳトランジスタＬ１〜Ｌ４からなる。そして、このＭＯＳトランジスタＬ１〜Ｌ４は、ＭＯＳトランジスタＳＷ２のソース電圧Ｖｓｏｕｒｃｅが供給され、これにより動作するようになっている。

ここで、ＭＯＳトランジスタＬ１〜Ｌ４は、ソース電圧の耐性がある高耐圧用ＭＯＳトランジスタが使用される。
さらに詳述すると、電源端子１１には、ＭＯＳトランジスタＳＷ１のソース電圧Ｖｓｏｕｒｃｅが供給されるようになっている。そして、電源端子１１とアースとの間に、Ｐ型のＭＯＳトランジスタＬ１およびＮ型のＭＯＳトランジスタＬ２が直列に接続されている。また、電源端子１１とアースとの間に、Ｐ型のＭＯＳトランジスタＬ３およびＮ型のＭＯＳトランジスタＬ４が直列に接続されている。

さらに、ＭＯＳトランジスタＬ２のゲートには、タイミング信号生成回路ＴＧ１からのタイミング信号Φ１が供給され、ＭＯＳトランジスタＬ４のゲートには、タイミング信号生成回路ＴＧ１からのタイミング信号ΦＢ１が供給されるようになっている。また、ＭＯＳトランジスタＬ１とＭＯＳトランジスタＬ２の共通接続部が、ＭＯＳトランジスタＬ３，Ｌ５，Ｌ６の各ゲートに接続されている。さらに、ＭＯＳトランジスタＬ３とＭＯＳトランジスタＬ４の共通接続部が、ＭＯＳトランジスタＬ１のゲートに接続されている。

出力制御部２０は、図２に示すように、ＭＯＳトランジスタＬ５〜Ｌ８と、図３に示すバイアス電圧生成回路３０で生成されるバイアス電圧Ｖｂｉａｓを供給するためのバイアス供給端子２１と、ＭＯＳトランジスタＳＷ１のゲートに供給する制御信号ΦＳＷ１を取り出すための出力端子２２と、を備えている。
ここで、ＭＯＳトランジスタＬ５〜Ｌ８は、ソース電圧の耐性がある高耐圧用ＭＯＳトランジスタが使用される。

さらに詳述すると、電源端子１１とアースとの間に、Ｐ型のＭＯＳトランジスタＬ５、Ｐ型のＭＯＳトランジスタＬ７、およびＮ型のＭＯＳトランジスタＬ６が直列に接続されている。また、バイアス供給端子２１と出力端子２２との間に、Ｐ型のＭＯＳトランジスタＬ８が接続されている。
ＭＯＳトランジスタＬ５のゲートとＭＯＳトランジスタＬ６のゲートとは共通接続され、この共通接続部にレベル変換部１０の出力が供給されるようになっている。ＭＯＳトランジスタＬ７のゲートには、図３に示すバイアス生成回路３０からのバイアス電圧Ｖｂｉａｓが供給されるようになっている。ＭＯＳトランジスタＬ５とＭＯＳトランジスタＬ７の共通接続部、ＭＯＳトランジスタＬ８のドレイン、およびＭＯＳトランジスタＬ８のゲートは出力端子２２に接続されている。

このような構成からなる出力制御部２０では、ＭＯＳトランジスタＬ７のゲートに、バイアス電圧生成回路３０でＭＯＳトランジスタＳＷ１のソース電圧に応じて生成された、バイアス電圧Ｖｂｉａｓが供給される。これにより、ＭＯＳトランジスタＬ７に流れる電流が制御され、出力端子２２から出力される制御信号ΦＳＷ１のレベルが変動する。すなわち、ＭＯＳトランジスタＳＷ１のゲート電圧を、そのソース電圧に応じて低耐圧用ＭＯＳトランジスタの耐性最大電位に制御できる。

次に、レベルシフタＬＳ１’ＬＳ２’に供給するバイアス電圧Ｖｂｉａｓを生成するバイアス生成回路３０の具体的な構成について、図３を参照して説明する。
このバイアス生成回路３０は、図３に示すように、抵抗Ｒ１と、ダイオード接続されるＰ型のＭＯＳトランジスタＬ９と、出力端子３２と、定電流を生成する定電流回路３３とを備え、これらが電源端子３１とアースとの間に直列に接続されている。ここで、ＭＯＳトランジスタＬ９は、ソース電圧の耐性がある高耐圧用のＭＯＳトランジスタが使用される。

さらに詳述すると、電源端子３１には、ＭＯＳトランジスタＳＷ１のソース電圧Ｖｓｏｕｒｃｅ、またはＭＯＳトランジスタＳＷ２のソース電圧Ｖｓｏｕｒｃｅ（ＶＯＵＴ）が供給されるようになっている。
出力端子３２からはバイアス電圧Ｖｂｉａｓを取り出すようになっている。すなわち、電源端子３１にＭＯＳトランジスタＳＷ１のソース電圧Ｖｓｏｕｒｃｅが供給される場合には、出力端子３２から取り出したバイアス電圧Ｖｂｉａｓは、レベルシフタＬＳ１’に供給される。一方、電源端子３１にＭＯＳトランジスタＳＷ２のソース電圧Ｖｓｏｕｒｃｅ（ＶＯＵＴ）が供給される場合には、出力端子３２から取り出したバイアス電圧Ｖｂｉａｓは、レベルシフタＬＳ２’に供給される。

定電流回路３３は、図３に示すように、基準電圧発生回路ＶＲ１と、オペアンプＯＰ１と、Ｎ型のＭＯＳトランジスタＬ１０と、抵抗Ｒ２とからなる。オペアンプＯＰ１は、ＭＯＳトランジスタＬ１０と抵抗Ｒ２との共通接続部の電位と、基準電圧発生回路ＶＲ１からの基準電圧との差に応じた誤差信号を生成するようになっている。その誤差信号は、ＭＯＳトランジスタＬ１０のゲートに供給され、これによりＭＯＳトランジスタＬ１０に流れる電流が一定に制御されるようになっている。すなわち、所望の定電流を得ることができるようになっている。

なお、基準電圧発生回路ＶＲ１は、バンドギャップ等を用い、さらに抵抗分割をすることで所望な基準電圧を発生するようにしている。
このような構成からなるバイアス生成回路３０では、定電流回路３３により、抵抗Ｒ１とダイオード接続されるＭＯＳトランジスタＬ９とに一定の電流が流れ、一定の電圧降下が発生する。このため、電源端子３１に供給されるＭＯＳトランジスタＳＷ１またはＳＷ２のソース電圧Ｖｓｏｕｒｓｅに対して一定の電圧降下が発生し、所望のバイアス電圧Ｖｂｉａｓが得られる。

図４に、そのソース電圧Ｖｓｏｕｒｃｅとバイアス電圧Ｖｂｉａｓの関係を示し、その関係式を以下に説明する。
ここで、図２に示すＭＯＳトランジスタＬ７のしきい値電圧をＶｔｈｐ、そのゲート電圧をＶｇａｔｅとする。また、ＭＯＳトランジスタＳＷ１，ＳＷ２の最大耐性電圧Ｖｍａｘとすると、次の（２）式および（３）式が得られる。
Ｖｇａｔｅ＝Ｖｂｉａｓ＋Ｖｔｈｐ・・・・（２）
Ｖｍａｘ＝Ｖｓｏｕｒｃｅ−Ｖｔｈｐ・・・（３）
（２）式および（３）式から次の（４）式が得られる。
Ｖｂｉａｓ＝Ｖｓｏｕｒｃｅ−Ｖｔｈｐ−Ｖｍａｘ・・・（４）

このよう構成からなる実施形態を動作周波数１０００〔ｋＨｚ〕で動作させ、出力電流ＩＯＵＴを５〔ｍＡ〕とした時、ＭＯＳトランジスタＳＷ１、ＳＷ２のサイズは、従来のような高耐圧用ＭＯＳトランジスタを用いた回路構成の場合には、チャネル幅Ｗとチャネル長さＬは、Ｗ＝２００００〔μｍ〕，Ｌ＝２. ５〔μｍ〕程度である。
これに対して、この実施形態のように、ＭＯＳトランジスタＳＷ１、ＳＷ２に低耐圧用ＭＯＳトランジスタを使用した回路構成の場合、Ｗ＝５０００〔μｍ〕，Ｌ＝０. ７〔μｍ〕程度であり、高耐圧用ＭＯＳトランジスタを用いる場合と比べて、トランジスタサイズは１／４以下になる。

次に、このような構成からなる実施形態の動作の一例について、図１および図５などを参照して説明する。
図１に示すタイミング信号生成回路ＴＧ１は、図５の（Ｇ）（Ｆ）に示すようなタイミング信号Φ１、Φ２と、その反転信号Φ１Ｂ、Φ２Ｂを生成する。そのタイミング信号Φ１は、ＭＯＳトランジスタＳＷ４のゲートに供給され、ＭＯＳトランジスタＳＷ４をオンオフ制御させる。また、そのタイミング信号Φ２は、ＭＯＳトランジスタＳＷ３のゲートに供給され、ＭＯＳトランジスタＳＷ３をオンオフ制御させる。

レベルシフタＬＳ１’は、タイミング信号生成回路ＴＧ１で生成され入力電圧ＶＤＤのレベルからなるタイミング信号Φ１、Φ１Ｂを入力し、これをＭＯＳトランジスタＳＷ１のソース電圧Ｖｓｏｕｒｃｅに変換し、制御信号ΦＳＷ１として出力する。その制御信号ΦＳＷ１は、ＭＯＳトランジスタＳＷ１のゲートに供給され、これによりＭＯＳトランジスタＳＷ１がオンオフ制御される。

一方、レベルシフタＬＳ２’は、タイミング信号生成回路ＴＧ１で生成され入力電圧ＶＤＤのレベルからなるタイミング信号Φ２、Φ２Ｂを入力し、これをＭＯＳトランジスタＳＷ２のソース電圧Ｖｓｏｕｒｃｅ（ＶＯＵＴ）に変換し、制御信号ΦＳＷ２として出力する。その制御信号ΦＳＷ２は、ＭＯＳトランジスタＳＷ２のゲートに供給され、これによりＭＯＳトランジスタＳＷ２がオンオフ制御される。

このような制御により、図５に示す期間Ｔ１’では、ＭＯＳトランジスタＳＷ１，ＳＷ４がオンし、ＭＯＳトランジスタＳＷ２，ＳＷ３がオフした状態になる。このとき、コンデンサＣ１は入力電圧ＶＤＤにより充電され、コンデンサＣ１の一端側の電位ＶＣ１＋は図５（Ｂ）に示すようにＶＤＤとなり、コンデンサＣ１の他端側の電位ＶＣ１−は図５（Ｃ）に示すようにＶＳＳとなる。

出力電圧ＶＯＵＴが、コンデンサＣ１の一端側の電位ＶＣ１に昇圧するまでの初期状態の場合には、ＭＯＳトランジスタＳＷ２はＰ型のＭＯＳトランジスタであるので、そのドレイン−ウェル間のＰＮ接合が順バイアスになる。このため、出力電圧ＶＯＵＴは、コンデンサＣ１の一端側の電位ＶＣ１＋から、そのＰＮ接合のダイオードの順方向電圧の分だけ降下した電位になる。出力電圧ＶＯＵＴがコンデンサＣ１の一端側の電位ＶＣ１＋以上に昇圧した後は、コンデンサＣ１とコンデンサＣ２の間で電荷の移動がなくなり、電圧は変化しない。

このとき、レベルシフタＬＳ１’は、ＭＯＳトランジスタＳＷ１のソース電圧（ＶＣ１＋）と、このソース電圧に応じて図３のバイアス電圧生成回路３０で生成されるバイアス電圧Ｖｂｉａｓ１とを用いて、ＭＯＳトランジスタＳＷ１のゲートに供給する制御信号ΦＳＷ１を生成する（図５（Ｅ）参照）。
すなわち、レベルシフタＬＳ１’は、ＭＯＳトランジスタＳＷ１のゲート電圧を、〔（ＶＣ１＋）−（低耐圧用ＭＯＳトランジスタの最大耐性電位差）〕に制御し、ＭＯＳトランジスタＳＷ１をオン状態にする。この結果、ＭＯＳトランジスタＳＷ１の各端子間電圧は、低耐圧用ＭＯＳトランジスタの最大耐性電圧に制御される。

また、レベルシフタＬＳ２’は、ＭＯＳトランジスタＳＷ２のソース電圧（ＶＯＵＴ）と、このソース電圧に応じて図３のバイアス電圧生成回路３０で生成されるバイアス電圧とを用いて、ＭＯＳトランジスタＳＷ２のゲートに供給する制御信号ΦＳＷ２を生成する（図５（Ｄ）参照）。
すなわち、レベルシフタＬＳ２’は、ＭＯＳトランジスタＳＷ２のゲート電圧として、そのソース電圧（ＶＯＵＴ）を出力し、ＭＯＳトランジスタＳＷ２をオフ状態とする。この結果、ＭＯＳトランジスタＳＷ２のドレイン−ソース間の電圧はＶＤＤとなるので、ＭＯＳトランジスタＳＷ２の各端子間の電位差が、低耐圧用ＭＯＳトランジスタの耐性範囲内に制御される。

一方、図５に示す期間Ｔ２’では、ＭＯＳトランジスタＳＷ２，ＳＷ３がオンし、ＭＯＳトランジスタＳＷ１，ＳＷ４がオフした状態になる。このとき、コンデンサＣ１の他端側の電位ＶＣ１−は、入力電圧ＶＤＤとなる。これに対して、コンデンサＣ１の一端側の電位ＶＣ１＋は、コンデンサＣ１の充電電圧ＶＤＤと電位ＶＣ１−（ＶＤＤ）との和の電圧２ＶＤＤとなる。これと同時に、コンデンサＣ１の電荷がコンデンサＣ２に移動し、出力電圧ＶＯＵＯＴは、２ＶＤＤとなる。

このとき、レベルシフタＬＳ１’は、ＭＯＳトランジスタＳＷ１のソース電圧（ＶＣ１＋）と、このソース電圧に応じて図３のバイアス電圧生成回路３０で生成されるバイアス電圧とを用いて、ＭＯＳトランジスタＳＷ１のゲートに供給する制御信号ΦＳＷ１を生成する（図５（Ｅ）参照）。
すなわち、レベルシフタＬＳ１’は、ＭＯＳトランジスタＳＷ１のゲート電圧として、そのソース電圧（ＶＣ１＋）を出力し、ＭＯＳトランジスタＳＷ１をオフ状態とする。この結果、ＭＯＳトランジスタＳＷ１のドレイン−ソース間の電圧はＶＤＤとなるので、ＭＯＳトランジスタＳＷ１の各端子間の電位差が、低耐圧用ＭＯＳトランジスタの耐性範囲内に制御される。

また、レベルシフタＬＳ２’は、ＭＯＳトランジスタＳＷ２のソース電圧（ＶＯＵＴ）と、このソース電圧に応じて図３のバイアス電圧生成回路３０で生成されるバイアス電圧Ｖｂｉａｓ２とを用いて、ＭＯＳトランジスタＳＷ２のゲートに供給する制御信号ΦＳＷ２を生成する（図５（Ｄ）参照）。
すなわち、レベルシフタＬＳ２’は、ＭＯＳトランジスタＳＷ２のゲート電圧を、〔（ＶＯＵＴ）−（低耐圧用ＭＯＳトランジスタの最大耐性電位差）〕に制御し、ＭＯＳトランジスタＳＷ２をオン状態にする。この結果、ＭＯＳトランジスタＳＷ２の各端子間電圧は、低耐圧用ＭＯＳトランジスタの最大耐性電圧に制御される。

このように、期間Ｔ１’と期間Ｔ２’の動作を繰り返すことにより、ＭＯＳトランジスタ等の抵抗を無視すると、出力電圧ＶＯＵＴは入力電圧ＶＤＤの２倍の電圧（２ＶＤＤ）まで昇圧する。また、図５に示す期間Ｔ０’では、ＭＯＳトランジスタＳＷ１〜ＳＷ４がオフした状態になり、コンデンサＣ１とコンデンサＣ２の間で電荷の移動がなくなる。そのため、期間Ｔ１’と期間Ｔ２’が切り替わる時には、コンデンサＣ２からコンデンサＣ１へ向かって逆電流が流れなくなり、電力変換効率は低下しない。

次に、出力電圧が２ＶＤＤに昇圧した後、出力に定電流ＩＯＵＴが流れる場合について説明をする。
図５に示す期間Ｔ１では、期間Ｔ１’と同じ制御状態であるので、ＭＯＳトランジスタＳＷ１の各端子間電圧は、低耐圧用ＭＯＳトランジスタの最大耐性電圧に制御され、ＭＯＳトランジスタＳＷ２の各端子間電圧は、低耐圧用ＭＯＳトランジスタの耐性範囲内に制御される。また、出力電圧ＶＯＵＴはＶＣ１＋の電位よりも高いので、コンデンサＣ１とコンデンサＣ２との間で電荷の移動がなく、出力電圧ＶＯＵＴは、出力電流としてコンデンサＣ２に蓄えられた電荷が減った分だけ、２ＶＤＤから低下する。

さらに、図５に示す期間Ｔ２では、期間Ｔ２’と同じ制御状態であるので、ＭＯＳトランジスタＳＷ１の各端子間電圧が、低耐圧用ＭＯＳトランジスタの耐性範囲内に制御され、ＭＯＳトランジスタＳＷ２の各端子間電圧が、低耐圧用ＭＯＳトランジスタの最大耐性電圧に制御される。また、出力電圧ＶＯＵＴは、コンデンサＣ１からコンデンサＣ２へ電荷が移動し２ＶＤＤに昇圧する。これと同時に、出力電流として流れ出る電荷もコンデンサＣ１から移動する。

このような期間Ｔ１と期間Ｔ２の動作を繰り返し、出力電圧は２ＶＤＤから一定の電圧降下を繰り返したまま安定する。また、図５に示す期間Ｔ０では、ＭＯＳトランジスタＳＷ１〜ＳＷ４がオフした状態になり、コンデンサＣ１とコンデンサＣ２の間で電荷の移動がなくなる。このため、期間Ｔ１と期間Ｔ２が切り替わる時に、コンデンサＣ２からコンデンサＣ１へ向かって逆電流が流れなくなり、電力変換効率が低下しない。

このように、ＭＯＳトランジスタＳＷ１、ＳＷ２の各端子間電圧は、電圧が安定するまでの昇圧期間も、安定したあとの期間においても同様に、低耐圧用ＭＯＳトランジスタの耐性範囲内に制御されている。
これにより、ＭＯＳトランジスタＳＷ１、ＳＷ２は、高耐圧用ＭＯＳトランジスタより抵抗の小さい低耐圧用ＭＯＳトランジスタを使用可能となる。さらに、ＭＯＳトランジスタＳＷ１、ＳＷ２は、そのゲート電圧をソース電圧に合わせて変動制御することによって、昇圧期間も安定期間も常にＭＯＳトランジスタの抵抗を小さくすることが出来る。

以上説明したように、この実施形態では、スイッチング用のＭＯＳトランジスタの抵抗が小さくなり、電力変換効率が向上する。
また、この実施形態では、スイッチング用のＭＯＳトランジスタのゲート寄生容量が小さくなることによって、ゲート寄生容量をＣｇａｔｅ、ゲート電圧をＶｇａｔｅ、動作周波数をｆとすると、充放電する無駄な電流Ｉｇａｔｅ＝Ｃｇａｔｅ×Ｖｇａｔｅ×ｆが減る。この結果、次の（５）式で示す電力変換効率ηの低下を抑えることができる。
η＝( ２ＶＤＤ×ＩＯＵＴ）／( ＶＤＤ×( ２ＩＯＵＴ＋Ｉｇａｔｅ））×１００・・・・（５）
さらに、この実施形態では、同じトランジスタサイズでは抵抗値の小さい低耐圧用ＭＯＳトランジスタを用いることによって、電力変換効率を低下させずに設計面積を約１／２に縮小することが出来る。

なお、上記の実施形態では、１段チャージポンプ型のＤＣ−ＤＣコンバータについて説明したが、その段数は１段に限定されることはない。すなわち、入力電圧ＶＤＤに対して２倍の出力電圧を発生させるのみならず、３倍、４倍・・・などの出力電圧を発生させるものについても適用できる。
また、上記の実施例では、正電圧を発生する場合について説明したが、負電圧を発生する回路に置き換えることも可能である。さらに、チャージポンプ型のＤＣ−ＤＣコンバータに限らず、ＤＣ−ＤＣコンバータに用いられる正負の高電圧生成回路において、ドレイン−ソース間電圧の最大電圧が低耐圧用ＭＯＳトランジスタの耐性範囲内であり、高耐圧用ＭＯＳトランジスタを用いた全ての回路に適用可能である。

本発明の実施形態の構成を示す回路図である。 図１に示すレベルシフタの具体的な構成を示す回路図である。 バイアス電圧生成回路の具体的な構成を示す回路図である。 バイアス電圧発生回路の供給電圧とその生成されるバイアス電圧との関係を示す図である。 この実施形態の動作時における各部の波形例を示す波形図である。 従来のチャージポンプ型のＤＣ−ＤＣコンバータの回路図である。 従来のレベルシフタの回路図である。 従来のチャージポンプ型のＤＣ−ＤＣコンバータの動作時における各部の波形例を示す波形図である。 従来回路において、出力電流時の回路内電流の説明図である。

符号の説明

ＳＷ１〜ＳＷ４ スイッチング用のＭＯＳトランジスタ
Ｃ１，Ｃ２ コンデンサ
ＴＧ１ タイミング信号生成回路
ＬＳ１’，ＬＳ２’レベルシフタ（レベルシフト回路）
ＩＮ 入力端子
ＯＵＴ 出力端子
１０ レベル変換部
２０ 出力制御部
３０ バイアス電圧生成回路

Claims (2)

1. 複数のスイッチング用のＭＯＳトランジスタと、コンデンサとを含み、前記複数のＭＯＳトランジスタをオンオフ動作させて入力電圧で前記コンデンサを充電させ、この充電電圧を利用して所望の出力電圧を得るようにしたチャージポンプ型のＤＣ−ＤＣコンバータであって、
   前記複数のＭＯＳトランジスタのうち所定のＭＯＳトランジスタをオンオフ制御する制御信号を生成するレベルシフト回路を有し、
   該レベルシフト回路は、
   所定のタイミング信号を前記オンオフ制御される所定のＭＯＳトランジスタのソース電圧にレベル変換するレベル変換部と、
   このレベル変換部で変換されたタイミング信号のレベルを、前記ソース電圧に基づいて生成されるバイアス電圧に応じて出力制御する出力制御部と、
   を備え、
   前記出力制御部の出力信号を前記所定のＭＯＳトランジスタのオンオフ制御信号として使用するようにしたことを特徴とするＤＣ−ＤＣコンバータ。
2. チャージポンプ型のＤＣ−ＤＣコンバータであって、
   第１の端子と第２の端子とを有し、前記第１の端子と前記第２の端子とから交互に入力電圧が供給されるコンデンサと、
   前記コンデンサの第１の端子にソースが接続され、ドレインに入力電圧が入力され、第１の期間にオンする第１のＭＯＳトランジスタと、
   前記コンデンサの第２の端子と接地との間に接続され、前記第１の期間にオンする第２のＭＯＳトランジスタと、
   前記コンデンサの第２の端子にドレインが接続され、ソースに入力電圧が入力され、第２の期間にオンする第３のＭＯＳトランジスタと、
   前記コンデンサの第１の端子にドレインが接続され、ソースが出力端子に接続され、前記第２の期間にオンする第４のＭＯＳトランジスタと、
   前記第１のＭＯＳトランジスタのゲートに供給するオンオフ制御信号を生成する第１のレベルシフト回路と、
   前記第４のＭＯＳトランジスタのゲートに供給するオンオフ制御信号を生成する第２のレベルシフト回路と、を備え、
   前記第１のレベルシフト回路は、所定のタイミング信号を前記第１のＭＯＳトランジスタのソース電圧にレベル変換するレベル変換部と、このレベル変換部で変換されたタイミング信号のレベルを、前記ソース電圧に基づいて生成されるバイアス電圧に応じて出力制御する出力制御部とを備え、前記出力制御部の出力信号を前記第１のＭＯＳトランジスタの前記オンオフ制御信号として使用し、
   前記第２のレベルシフト回路は、所定のタイミング信号を前記第４のＭＯＳトランジスタのソース電圧にレベル変換するレベル変換部と、このレベル変換部で変換されたタイミング信号のレベルを、前記ソース電圧に基づいて生成されるバイアス電圧に応じて出力制御する出力制御部と、を備え、前記出力制御部の出力信号を前記第４のＭＯＳトランジスタの前記オンオフ制御信号として使用するようにしたことを特徴とするＤＣ−ＤＣコンバータ。

Images