JP5446637B2 - 昇圧回路 - Google Patents

Description

本発明は、昇圧回路に関し、特に、ダブラ型のチャージポンプを用いた昇圧回路に関する。

従来から、複数のスイッチとコンデンサとを用いて入力電圧とコンデンサに充電された電圧とを重畳させることにより昇圧された出力電圧を得るチャージポンプを用いた昇圧回路が知られている。チャージポンプには、主として、出力電圧が段数（ｎ）に比例して昇圧（ｎ倍）していくディクソン型と、出力電圧が段数（ｎ）の累乗に比例して昇圧（２^ｎ倍）していくダブラ型とがある。ダブラ型のチャージポンプは、ディクソン型のものと比較して、少ない段数でより高電圧を得ることができるというメリットを有している。このようなダブラ型のチャージポンプを応用した電圧変換回路が特許文献１に開示されている。

特許文献１に開示されている電圧変換回路を図１４に示す。この電圧変換回路は、任意の２つの端子ＴＰを入出力端子として使用し、昇降圧した出力電圧を得ることができる回路である。電圧変換回路を構成する単位回路ブロック（１段の回路ブロック）は、４個のＭＯＳスイッチＳＡ，ＳＢ，ＳＣ，ＳＤと、１個の伝達コンデンサＣ２と、１個の保持コンデンサＣ１とを備えている。ＭＯＳスイッチＳＡ，ＳＣにはコントロール信号φ１が入力され、ＭＯＳスイッチＳＢ，ＳＤにはコントロール信号φ２が入力され、コントロール信号φ１，φ２によってＭＯＳスイッチＳＡ，ＳＣとＭＯＳスイッチＳＢ，ＳＤとが相反動作するように構成されている。この単位回路ブロックが複数段（ｎ段）縦続接続されて電圧変換回路が構築されている。

ここで、単位回路ブロックが２段縦続接続されている場合を例にして電圧変換回路の動作を説明する。まず、コントロール信号φ１がＯＮ、φ２がＯＦＦのとき、スイッチＳＡ１、ＳＣ１、ＳＡ２、ＳＣ２が閉じられるとともに、スイッチＳＢ１、ＳＤ１、ＳＢ２、ＳＤ２が開いた状態になる。これにより伝達コンデンサＣ２１の両端電圧は直流電源（８）の電圧Ｅと同じ値にまで上昇する。次に、コントロール信号φ１がＯＦＦ、φ２がＯＮになると、スイッチＳＡ１、ＳＣ１、ＳＡ２、ＳＣ２が開かれるとともに、スイッチＳＢ１、ＳＤ１、ＳＢ２、ＳＤ２が閉じた状態になる。これにより保持コンデンサＣ１２の両端電圧が伝達コンデンサＣ２１の両端電圧Ｅと同じ値にまで上昇し、端子ＴＰ３の電圧が２Ｅとなる。

次に、再びコントロール信号φ１がＯＮ、φ２がＯＦＦになると、スイッチＳＡ１、ＳＣ１、ＳＡ２、ＳＣ２が閉じられるとともに、スイッチＳＢ１、ＳＤ１、ＳＢ２、ＳＤ２が開いた状態になる。これにより、伝達コンデンサＣ２２の両端電圧がＴＰ１とＴＰ３の端子間電圧２Ｅと同じ値まで上昇する。続いて、コントロール信号φ１がＯＦＦ、φ２がＯＮになると、スイッチＳＡ１、ＳＣ１、ＳＡ２、ＳＣ２が開かれるとともに、スイッチＳＢ１、ＳＤ１、ＳＢ２、ＳＤ２が閉じた状態になる。これにより保持コンデンサＣ１３の両端電圧が伝達コンデンサＣ２２の両端電圧２Ｅと同じ値にまで上昇し、端子ＴＰ４の電圧が４Ｅとなる。以上の動作を繰り返すことにより、端子ＴＰ３の電圧は２Ｅとなり、端子ＴＰ４の電圧は４Ｅとなる。

特許第３５９５３２８号公報

ところで、ＭＯＳトランジスタ（ＭＯＳスイッチ）のスイッチング条件は、ＭＯＳトランジスタのソース電圧とゲート電圧の差と、閾値電圧Ｖｔｈとの大小関係で決定される。閾値電圧ＶｔｈはＭＯＳトランジスタのデバイスパラメータであり、一般的にＶｔｈ≒０．６Ｖである。また、電源電圧をＶｄｄとすると、一般的にはＶｔｈ＜Ｖｄｄである。ここで、上述した電圧変換回路の入力電圧Ｖｉｎと出力電圧Ｖｏｕｔとの関係式は、Ｖｏｕｔ＝２^ｎ・Ｖｉｎである。従って、多段接続した昇圧回路のｎ段目では、コントロール信号φ１のコントロール電圧Ｖφ１は「Ｌｏｗ電圧≦Ｖｔｈ、Ｈｉｇｈ電圧≦２^ｎ・Ｖｉｎ−Ｖｔｈ」を必要とし、コントロール信号φ２のコントロール電圧Ｖφ２は「Ｌｏｗ電圧≦２^ｎ・Ｖｉｎ−Ｖｔｈ、Ｈｉｇｈ電圧≦２^ｎ・Ｖｉｎ−Ｖｔｈ」を必要とする。一般的に、昇圧回路の入力電圧Ｖｉｎは電源電圧Ｖｄｄに等しい。従って、上述した電圧変換回路（昇圧回路）では、コントロール電圧Ｖφ１，Ｖφ２として、電源電圧Ｖｄｄ以上の電圧が必要となる。特に、後段になるほど、より高い電圧が必要となる。

本発明は、上記問題点を解消する為になされたものであり、ダブラ型のチャージポンプを用いた昇圧回路において、電源電圧を超える入力電圧に対して、電源電圧以下の制御電圧で昇圧動作させることが可能な昇圧回路を提供することを目的とする。

本発明に係る昇圧回路は、一端が、第１電荷輸送手段を介して入力端子に接続されるとともに、第２電荷輸送手段を介して出力端子に接続されている昇圧用コンデンサと、第１端子が昇圧用コンデンサの他端に接続されるとともに、第２端子が接地され、制御端子に入力される第１制御信号によってスイッチング制御され、オンしたときに昇圧用コンデンサが入力電圧まで充電される第１スイッチ素子と、第１端子が入力端子に接続され、第２端子が昇圧用コンデンサの他端に接続され、制御端子に入力される第２制御信号によって第１スイッチ素子と相反動作するようにスイッチング制御され、オンしたときに、昇圧用コンデンサに充電された電圧が入力電圧に重畳されて第２電荷輸送手段を介して出力端子へ出力される第２スイッチ素子と、一端が第２スイッチ素子の制御端子に接続され、他端に第２制御信号が入力される制御用コンデンサと、一端が第２スイッチ素子の第１端子に接続され、他端が第２スイッチ素子の制御端子及び制御用コンデンサの一端に接続され、制御用コンデンサを介して入力される第２制御信号に応じて、第２スイッチ素子の第１端子の端子電圧を基準として、第２スイッチ素子の第１端子と制御端子との間に、閾値電圧を超える電圧を生成する電圧生成素子とを備えることを特徴とする。

本発明に係る昇圧回路によれば、第１スイッチ素子がオンしたときに昇圧用コンデンサが入力電圧まで充電され、第２スイッチ素子がオンしたときに昇圧用コンデンサに充電された電圧が入力電圧に重畳されて出力される。よって、第１スイッチ素子と第２スイッチ素子とが繰り返して互いに相反動作されることにより、入力電圧の２倍の出力電圧を得ることができる。ここで、第２スイッチ素子には、制御用コンデンサと、該制御用コンデンサを介して入力される第２制御信号に応じて、第１端子の端子電圧（すなわち入力電圧）を基準として、第１端子と制御端子との間に、閾値電圧を超える電圧（電位差）を生成する電圧生成素子が接続されている。そのため、入力電圧が電源電圧を超える場合であっても、第２制御信号の制御電圧は電源電圧と同じか又はそれ以下の電圧で第２スイッチ素子をスイッチング動作させることができる。よって、電源電圧を超える入力電圧に対して、電源電圧以下の制御電圧で昇圧動作させることが可能となる。

本発明に係る昇圧回路では、電圧生成素子が、第２スイッチ素子の第１端子から制御端子に順方向接続される、直列接続された１以上のダイオード、又は１以上のダイオード接続されたトランジスタを有することが好ましい。この場合、ダイオード又はダイオード接続されたトランジスタの順方向電圧（又は閾値電圧）により、第２スイッチ素子の第１端子と制御端子との間に、閾値電圧を超える電圧を生成することが可能となる。

また、上記電圧生成素子は、前記第２スイッチ素子の第１端子から制御端子に逆方向接続される、ダイオード、又はダイオード接続されたトランジスタをさらに有することが好ましい。このようにすれば、第２スイッチ素子がオンされるときに制御用コンデンサに充電された電荷を、第２スイッチ素子がオフされるときに放電することができる。よって、第２スイッチ素子を繰り返してスイッチング動作させることが可能となる。

本発明に係る昇圧回路では、上記第１スイッチ素子、及び第２スイッチ素子が、トランジスタであることが好ましい。この場合、第１スイッチ素子及び第２スイッチ素子としてトランジスタを用いることにより、適切なスイッチング動作を行うことができる。また、トランジスタを採用することにより、高集積化（ＩＣ化）が容易になる。

本発明に係る昇圧回路では、上記第１電荷輸送手段、及び第２電荷輸送手段が、ダイオード、又はダイオード接続されたトランジスタであることが好ましい。この場合、第１電荷輸送手段及び第２電荷輸送手段として、ダイオード、又はダイオード接続されたトランジスタを用いることにより昇圧回路の部品点数を少なくすることができる。よって、昇圧回路の小型化、高集積化が可能となる。

本発明に係る昇圧回路は、上記いずれかの昇圧回路が、複数段、縦続接続されていることを特徴とする。

本発明に係る昇圧回路によれば、上記いずれかの昇圧回路が複数段、縦続接続されているため、段数に応じた高電圧を得ることができる。ここで、上述したように、各段の昇圧回路は、入力電圧が電源電圧を超える場合であっても、電源電圧以下の制御電圧で昇圧動作を行うことができる。そのため、縦続接続された昇圧回路においても電源電圧以下の制御電圧でより高電圧への昇圧動作を行うことが可能となる。

本発明に係る昇圧回路では、上記第１電荷輸送手段が、第１端子が入力端子に接続され、第２端子が昇圧用コンデンサの一端に接続され、制御端子に入力される第１制御信号によって第１スイッチ素子と同期して動作するようにスイッチング制御され、オンしたときに、入力端子から昇圧用コンデンサに電荷が輸送される第３スイッチ素子と、一端が第３スイッチ素子の制御端子に接続され、他端に第１制御信号が入力される第２制御用コンデンサと、一端が第３スイッチ素子の第１端子に接続され、他端が第３スイッチ素子の制御端子及び第２制御用コンデンサの一端に接続され、第２制御用コンデンサを介して入力される第１制御信号に応じて、第３スイッチ素子の第１端子の端子電圧を基準として、第３スイッチ素子の第１端子と制御端子との間に、閾値電圧を超える電圧を生成する第２電圧生成素子とを有し、上記第２電荷輸送手段が、第１端子が昇圧用コンデンサの一端に接続され、第２端子が出力端子に接続され、制御端子に入力される第２制御信号によって第３スイッチ素子と相反して動作するようにスイッチング制御され、オンしたときに、昇圧用コンデンサから出力端子に電荷が輸送される第４スイッチ素子と、一端が第４スイッチ素子の制御端子に接続され、他端に第２制御信号が入力される第３制御用コンデンサと、一端が第４スイッチ素子の第２端子に接続され、他端が第４スイッチ素子の制御端子及び第３制御用コンデンサの一端に接続され、第３制御用コンデンサを介して入力される第２制御信号に応じて、第４スイッチ素子の第２端子の端子電圧を基準として、第４スイッチ素子の第２端子と制御端子との間に、閾値電圧を超える電圧を生成する第３電圧生成素子とを有することが好ましい。

このようにすれば、第１電荷輸送手段及び第２電荷輸送手段にダイオードを用いた場合と比較して、ダイオードの順方向電圧分の電圧損失が生じないため昇圧効率を向上することが可能となる。ここで、第３スイッチ素子には、第２制御用コンデンサと、該第２制御用コンデンサを介して入力される第１制御信号に応じて、第１端子の端子電圧（すなわち入力電圧）を基準として、第１端子と制御端子との間に、閾値電圧を超える電圧（電位差）を生成する第２電圧生成素子が接続されている。そのため、入力電圧が電源電圧を超える場合であっても、第１制御信号の制御電圧は電源電圧と同じか又はそれ以下の電圧で第３スイッチ素子をスイッチング動作させることができる。同様に、第４スイッチ素子には、第３制御用コンデンサと、該第３制御用コンデンサを介して入力される第２制御信号に応じて、第２端子の端子電圧を基準として、第２端子と制御端子との間に、閾値電圧を超える電圧を生成する第３電圧生成素子が接続されている。そのため、第２端子電圧が電源電圧を超える場合であっても、第２制御信号の制御電圧は電源電圧と同じか又はそれ以下の電圧で第４スイッチ素子をスイッチング動作させることができる。

本発明に係る昇圧回路では、第２電圧生成素子が、第３スイッチ素子の第１端子から制御端子に逆方向接続される、直列接続された１以上のダイオード、又は１以上のダイオード接続されたトランジスタを有し、第３電圧生成素子が、第４スイッチ素子の第２端子から制御端子に順方向接続される、直列接続された１以上のダイオード、又は１以上のダイオード接続されたトランジスタを有することが好ましい。この場合、ダイオード又はダイオード接続されたトランジスタによる電圧降下により、第３スイッチ素子の第１端子と制御端子との間に、閾値電圧を超える電圧（電位差）を生成することができる。同様に、第４スイッチ素子の第２端子と制御端子との間に、閾値電圧を超える電圧を生成することが可能となる。

また、上記第２電圧生成素子は、第３スイッチ素子の第１端子から制御端子に順方向接続される、ダイオード、又はダイオード接続されたトランジスタをさらに有し、第３電圧生成素子は、第４スイッチ素子の第２端子から制御端子に逆方向接続される、ダイオード、又はダイオード接続されたトランジスタをさらに有することが好ましい。このようにすれば、第３スイッチ素子がオンされるときに第２制御用コンデンサに充電された電荷を、第３スイッチ素子がオフされるときに放電することができる。よって、第３スイッチ素子を繰り返してスイッチング動作させることが可能となる。同様に、第４スイッチ素子がオンされるときに第３制御用コンデンサに充電された電荷を、第４スイッチ素子がオフされるときに放電することができる。よって、第４スイッチ素子を繰り返してスイッチング動作させることが可能となる。

本発明に係る昇圧回路では、上記第３スイッチ素子、及び第４スイッチ素子が、トランジスタであることが好ましい。このようにすれば、第３スイッチ素子及び第４スイッチ素子としてトランジスタを用いることにより、適切なスイッチング動作を行うことができる。また、トランジスタを採用することにより、高集積化（ＩＣ化）が容易になる。

本発明に係る昇圧回路は、段落［００１７］〜［００２１］に記載のいずれかの昇圧回路が、複数段、縦続接続されていることを特徴とする。

この場合、段落［００１７］〜［００２２］に記載のいずれかの昇圧回路を複数段、縦続接続することにより、段数に応じた高電圧を得ることができる。ここで、上述したように、各段の昇圧回路は、入力電圧が電源電圧を超える場合であっても、電源電圧以下の制御電圧で昇圧動作を行うことができる。そのため、縦続接続された昇圧回路においても電源電圧以下の制御電圧でより高電圧への昇圧動作を行うことが可能となる。さらに、第１電荷輸送手段及び第２電荷輸送手段にダイオードを用いた場合と比較して、ダイオードの順方向電圧分の電圧損失が生じないため昇圧効率をより向上することが可能となる。

本発明によれば、ダブラ型のチャージポンプを用いた昇圧回路において、電源電圧を超える入力電圧に対して、電源電圧以下の制御電圧で昇圧動作させることが可能となる。

第１実施形態に係る昇圧回路の構成を示すブロック図である。 第１実施形態に係る昇圧回路の回路図の一例を示す図である。 第１実施形態に係る昇圧回路の動作を説明するための図であり、第１制御信号ｃｌｋ１がＨｉｇｈ（ＯＮ）、第２制御信号ｃｌｋ２がＨｉｇｈ（ＯＦＦ）のときの昇圧回路の状態を示す図である。 第１実施形態に係る昇圧回路の動作を説明するための図であり、第１制御信号ｃｌｋ１がＬｏｗ（ＯＦＦ）、第２制御信号ｃｌｋ２がＬｏｗ（ＯＮ）のときの昇圧回路の状態を示す図である。 第１制御信号ｃｌｋ１、及び第２制御信号ｃｌｋ２のタイムチャートを示す図である。 第２制御信号ｃｌｋ２がＨｉｇｈのときの制御電圧変換回路の状態を説明するための図である。 第２制御信号ｃｌｋ２がＬｏｗのときの制御電圧変換回路の状態を説明するための図である。 第２制御信号ｃｌｋ２、ＮＭＯＳトランジスタＭＤのゲート電位、及びゲート・ソース間電位差のタイムチャートを示す図である。 第２実施形態に係る昇圧回路の構成を示すブロック図である。 第２実施形態に係る昇圧回路の回路図の一例を示す図である。 第３実施形態に係る昇圧回路の構成を示すブロック図である。 第３実施形態に係る昇圧回路の回路図の一例を示す図である。 第４実施形態に係る昇圧回路の回路図の一例を示す図である。 従来の昇圧回路の構成を示すブロック図である。

以下、図面を参照して本発明の好適な実施形態について詳細に説明する。なお、各図において、同一要素には同一符号を付して重複する説明を省略する。

［第１実施形態］
まず、図１、図２を併せて用いて、第１実施形態に係る昇圧回路１の構成について説明する。図１は、昇圧回路１の構成を示すブロック図である。また、図２は、昇圧回路１の回路図の一例を示す図である。

昇圧回路１は、入力端子（入力ノード）８に入力される入力電圧Ｖｉｎを略２倍に昇圧して出力電圧Ｖｏｕｔとして出力端子（出力ノード）９へ出力するダブラ型のチャージポンプを用いた昇圧回路である。昇圧回路１は、入力端子８側から出力端子９側へ一方向に電荷を輸送する第１電荷輸送素子３００，第２電荷輸送素子３１０と、第１制御信号ｃｌｋ１によりスイッチング動作される第１スイッチ素子４００と、該第１スイッチ素子４００と相反するように第２制御信号ｃｌｋ２によりスイッチング動作される第１スイッチ回路１０と、第１スイッチ素子４００がオンしたときに、入力端子８から入力電圧Ｖｉｎが充電され、第１スイッチ回路１０がオンしたときに、充電されている電荷を入力電圧Ｖｉｎに重畳させて出力端子９へ放電する昇圧用コンデンサＣ２と、出力電圧Ｖｏｕｔを平滑化する平滑化コンデンサＣ１とを備えている。

上記第１スイッチ回路１０は、第２スイッチ素子４１０と、該第２スイッチ素子４１０を第２制御信号ｃｌｋ２に従って電源電圧で駆動する制御電圧変換回路１００とを有している。制御電圧変換回路１００は、第２制御信号ｃｌｋ２が入力される制御用コンデンサＣ３と、該制御用コンデンサＣ３を介して入力される第２制御信号ｃｌｋ２に応じて、第２スイッチ素子４１０の第１端子の端子電圧を基準として、第２スイッチ素子４１０の第１端子と制御端子との間に閾値電圧を超える電圧（電位差）を生成する電圧生成素子２００とを含んでいる。なお、第１電荷輸送素子３００、第２電荷輸送素子３１０それぞれは特許請求の範囲に記載の第１電荷輸送手段、第２電荷輸送手段に相当する。

続いて、図２の回路図を用いて、昇圧回路１の各構成要素をより具体的に説明する。第１電荷輸送素子３００及び第２電荷輸送素子３１０には、ダイオード接続された（すなわちゲートとソースとが接続された）ＮＭＯＳトランジスタ（Ｎ型ＭＯＳ ＦＥＴ）を使用した。ダイオード接続されたＮＭＯＳトランジスタＭＡ（以下、単に「ＮＭＯＳトランジスタＭＡ」ともいう）のソース端子、ゲート端子は入力端子８に接続されており、ＮＭＯＳトランジスタＭＡのドレイン端子は昇圧用コンデンサＣ２の一端（正電極）に接続されている。一方、ダイオード接続されたＮＭＯＳトランジスタＭＢ（以下、単に「ＮＭＯＳトランジスタＭＢ」ともいう）のソース端子、ゲート端子は昇圧用コンデンサＣ２の一端に接続されており、ＮＭＯＳトランジスタＭＢのドレイン端子は出力端子９に接続されている。なお、電荷輸送素子としては、ダイオード接続されたＮＭＯＳトランジスタに代えてダイオードを用いてもよい。

第１スイッチ素子４００には、ＮＭＯＳトランジスタＭＣ（ＭＯＳスイッチ）を使用した。ＮＭＯＳトランジスタＭＣのドレイン端子（特許請求の範囲に記載の第１端子に相当）は、昇圧用コンデンサＣ２の他端（負電極）に接続されており、ソース端子（第２端子に相当）は接地されている。また、ＮＭＯＳトランジスタＭＣのゲート端子には、スイッチング動作を制御する第１制御信号ｃｌｋ１が入力されるように構成されている。

第１スイッチ回路１０を構成する第２スイッチ素子４１０には、ＰＭＯＳトランジスタＭＤ（ＭＯＳスイッチ）を使用した。ＰＭＯＳトランジスタＭＤのソース端子（第１端子に相当）は入力端子８に接続されており、ドレイン端子（第２端子に相当）は、昇圧用コンデンサＣ２の他端（負電極）に接続されている。また、ＰＭＯＳトランジスタＭＤのゲート端子（制御端子に相当）は、後述する制御用コンデンサＣ３の一端と接続されており、該制御用コンデンサＣ３を介して第２制御信号ｃｌｋ２が入力されるように構成されている。

一方、第１スイッチ回路１０を構成する制御電圧変換回路１００は、一端（正電極）がＰＭＯＳトランジスタＭＤのゲート端子に接続され、他端（負電極）に第２制御信号ｃｌｋ２が入力される微小容量の制御用コンデンサＣ３を有している。なお、制御用コンデンサＣ３の容量は、例えば、寄生容量に対する昇圧効率や流す電流値などを考慮して設定され、昇圧用コンデンサＣ２の容量の約１／１０程度に設定される。また、制御電圧変換回路１００は、ＰＭＯＳトランジスタＭＤのソース端子（及び入力端子）からゲート端子（及び制御用コンデンサＣ３の正電極）に、順方向に直列接続された、３つのダイオード接続されたＮＭＯＳトランジスタＤ１〜Ｄ３（以下、単に「ＮＭＯＳトランジスタＤ１〜Ｄ３」ということもある）と、逆方向に接続された１つのダイオード接続されたＰＭＯＳトランジスタＤ０（以下、単に「ＰＭＯＳトランジスタＤ０」ということもある）とを有している。なお、ダイオード接続されたＮＭＯＳトランジスタの段数は、３段に限られない。

また、昇圧回路１は、ＮＭＯＳトランジスタＭＡのドレイン端子とＮＭＯＳトランジスタＭＢのソース・ゲート端子との間に一端（正電極）が接続され、ＮＭＯＳトランジスタＭＣのドレイン端子とＰＭＯＳトランジスタＭＤのドレイン端子との間に他端（負電極）が接続された昇圧用コンデンサＣ２を備えている。さらに、一端（正電極）がＮＭＯＳトランジスタＭＢのドレイン端子（すなわち出力端子９）に接続され、他端（負電極）が接地され、リップルを低減し出力電圧を平滑化する平滑化コンデンサＣ１を備えている。ここで、昇圧用コンデンサＣ２の容量は昇圧回路１に流す電流値に応じて設定されるパラメータである。また、平滑化コンデンサＣ１の容量は出力のリップルに応じて設定されるパラメータである。

次に、図３〜図８を併せて用いて、昇圧回路１の動作について説明する。まず、図３〜図５を参照しつつ、昇圧回路１の全体動作について説明する。ここで、図３，４は、第１実施形態に係る昇圧回路１の動作を説明するための図であり、図３は、第１制御信号ｃｌｋ１がＨｉｇｈ（ＯＮ）、第２制御信号ｃｌｋ２がＨｉｇｈ（ＯＦＦ）のときの昇圧回路の状態を示し、図４は、第１制御信号ｃｌｋ１がＬｏｗ（ＯＦＦ）、第２制御信号ｃｌｋ２がＬｏｗ（ＯＮ）のときの昇圧回路の状態を示す。また、図５は第１制御信号ｃｌｋ１、及び第２制御信号ｃｌｋ２のタイムチャートを示す図である。なお、図３，４においては、ダイオード接続されたＭＯＳトランジスタをダイオードの回路記号で示すとともに、ＮＭＯＳトランジスタＭＣ、ＰＭＯＳトランジスタＭＤをスイッチの回路記号で示すなど、理解を容易にするために適宜図面を簡略化した（図６，７も同様）。

第１制御信号ｃｌｋ１がＨｉｇｈ（例えば電源電圧）、かつ第２制御信号ｃｌｋ２がＨｉｇｈ（例えば電源電圧）の場合（図５のタイムチャートに示される状態１の場合）、ＮＭＯＳトランジスタＭＣがオンするとともに、ＰＭＯＳトランジスタＭＤがオフする。なお、ＰＭＯＳトランジスタＭＤの動作の詳細については後述する。この状態１では、ＮＭＯＳトランジスタＭＡを通して、昇圧用コンデンサＣ２が充電される。この時、図３に示されるノード１の電位はＶｉｎ−Ｖｄとなる。なお、ここで、Ｖｄはダイオード接続されたＮＭＯＳトランジスタＭＡの順方向電圧である。

続いて、第１制御信号ｃｌｋ１がＬｏｗ（例えば０Ｖ）、かつ第２制御信号ｃｌｋ２がＬｏｗ（例えば０Ｖ）の場合（図５のタイムチャートに示される状態２の場合）、ＮＭＯＳトランジスタＭＣがオフするとともに、ＰＭＯＳトランジスタＭＤがオンする。なお、このときのＰＭＯＳトランジスタＭＤの動作の詳細についても後述する。この状態２においては、ノード１の電位が入力電圧Ｖｉｎだけ昇圧され、２Ｖｉｎ−Ｖｄとなる。この電圧がＮＭＯＳトランジスタＭＢを通して、平滑化コンデンサＣ１に充電される。上述した状態１と状態２とが所定周期で繰り返されることで、出力端子９には入力電圧Ｖｉｎの略２倍の出力電圧Ｖｏｕｔ（正確には出力電圧Ｖｏｕｔ＝２Ｖｉｎ−２Ｖｄ）が出力される。なお、図５のタイムチャートに示されるように、ＮＭＯＳトランジスタＭＣ、ＰＭＯＳトランジスタＭＤ双方が同時にＯＮしないように（貫通電流を防止するために）、第１制御信号ｃｌｋ１と第２制御信号ｃｌｋ２とには、ノンオーバーラップ時間ΔＴが設けられている。

次に、図６〜図８を併せて参照しつつ、ＰＭＯＳトランジスタＭＤの制御電圧変換回路１００の動作について説明する。ここで、図６は第２制御信号ｃｌｋ２がＨｉｇｈのときの制御電圧変換回路１００の状態を説明するための図であり、図７は第２制御信号ｃｌｋ２がＬｏｗのときの制御電圧変換回路１００の状態を説明するための図である。また、図８は第２制御信号ｃｌｋ２、ＰＭＯＳトランジスタＭＤのゲート電位、及びゲート・ソース間電位差のタイムチャートを示す図である。

ここで、昇圧回路１がｎ段目に接続されたと仮定し、入力電圧をＶｉｎ＿ｎとする。また、第２制御信号ｃｌｋ２のＬｏｗ電圧をＶｌｏｗ、Ｈｉｇｈ電圧をＶｈｉｇｈとする。図６に示されるように、第２制御信号ｃｌｋ２の電圧Ｖｃｌｋ２がＶｈｉｇｈのとき（図８のタイムチャートに示される状態１の場合）、ＰＭＯＳトランジスタＭＤのゲート端子電位は、ソース端子電位よりダイオード接続されたＰＭＯＳトランジスタＤ０の閾値電圧Ｖｄだけ高くなり、Ｖｉｎ＿ｎ＋Ｖｄとなる（図８の中段参照）。この場合、直列接続されているＮＭＯＳトランジスタＤ１〜Ｄｍは逆方向となり動作しない。従って、ゲート・ソース間電圧Ｖｓ−Ｖｇ＝−Ｖｄとなり（図８の下段参照）、ＰＭＯＳトランジスタＭＤはオフ状態となる。

一方、図７に示されるように、第２制御信号ｃｌｋ２の電圧Ｖｃｌｋ２がＶｌｏｗのとき（図８のタイムチャートに示される状態２の場合）、順方向のＮＭＯＳトランジスタＤ１〜Ｄｍそれぞれの端子間に閾値電圧Ｖｄの電位差が発生し、ＰＭＯＳトランジスタＭＤのゲート端子電位は、Ｖｉｎ＿ｎ−ｍＶｄとなる（図８の中段参照）。従って、ゲート・ソース間電圧Ｖｓ−Ｖｇ＝ｍＶｄとなる（図８の下段参照）。ここで、ＭＯＳトランジスタの閾値電圧ＶｔｈとＶｄの関係式が、Ｖｔｈ＜ｍＶｄとなるようにｍの値を選定（本実施形態ではｍ＝３に設定）しておくことで、ＰＭＯＳトランジスタＭＤはオン状態となる。スイッチのＯＮ抵抗を決定する要因として、ゲート・ソース間電圧（Ｖｓ−Ｖｇ）がある。順方向に直列接続されるＭＯＳトランジスタの数ｍを増減させることで任意の電圧に設計することができる。第２制御信号ｃｌｋ２には、「Ｖｈｉｇｈ−Ｖｌｏｗ＞（ｍ＋１）Ｖｄ」の条件がある。よって、「（ｍ＋１）Ｖｄ＜電源電圧Ｖｄｄ」を満足する場合、スイッチ回路１０は電源電圧Ｖｄｄ以下でスイッチング動作が可能となる。

本実施形態によれば、ＮＭＯＳトランジスタＭＣがオンしたときに昇圧用コンデンサＣ２が入力電圧Ｖｉｎまで充電され、ＰＭＯＳトランジスタＭＤがオンしたときに昇圧用コンデンサＣ２に充電された電圧が入力電圧に重畳されて出力される。よって、ＮＭＯＳトランジスタＭＣとＰＭＯＳトランジスタＭＤとが繰り返して互いに相反動作されることにより、入力電圧の略２倍の出力電圧「Ｖｏｕｔ＝２Ｖｉｎ−２Ｖｔｈ（但し、ＶｔｈはＮＭＯＳトランジスタＭＡ、ＭＢの閾値電圧）」を得ることができる。ここで、ＮＭＯＳトランジスタＭＣには、制御用コンデンサＣ３と、該制御用コンデンサＣ３を介して入力される第２制御信号ｃｌｋ２に応じて、ソース端子の端子電圧（すなわち入力電圧）を基準として、ソース端子とゲート端子との間に、閾値電圧を超える電圧（電位差）を生成する電圧生成素子２００（ダイオード接続されたＮＭＯＳトランジスタＤ１，Ｄ２，Ｄ３）が接続されている。そのため、入力電圧が電源電圧を超える場合であっても、第２制御信号ｃｌｋ２の制御電圧は電源電圧と同じか又はそれ以下の電圧でＰＭＯＳトランジスタＭＤをスイッチング動作させることができる。よって、電源電圧を超える入力電圧に対して、電源電圧以下の制御電圧で昇圧動作させることが可能となる。

より詳細には、本実施形態によれば、電圧生成素子２００として、ＰＭＯＳトランジスタＭＤのソース端子からゲート端子に順方向接続される、直列接続された３つのＮＭＯＳトランジスタＤ１，Ｄ２，Ｄ３が使用されている。そのため、３つのダイオード接続されたＮＭＯＳトランジスタＤ１，Ｄ２，Ｄ３の順方向電圧Ｖｄにより、ＰＭＯＳトランジスタＭＤのソース端子とゲート端子との間に、閾値電圧を超える電圧（電位差）を生成することが可能となる。また、電圧生成素子２００は、ＰＭＯＳトランジスタＭＤのソース端子からゲート端子に、逆方向接続されるＰＭＯＳトランジスタＤ０を有している。そのため、ＰＭＯＳトランジスタＭＤがオンされるときに制御用コンデンサＣ３に充電された電荷を、ＰＭＯＳトランジスタＭＤがオフされるときに放電することができる。よって、ＰＭＯＳトランジスタＭＤを繰り返してスイッチング動作させることが可能となる。

本実施形態によれば、第１スイッチ素子ＭＣ、及び第２スイッチ素子ＭＤとして、ＭＯＳトランジスタが使用されている。そのため、適切なスイッチング動作を行うことができる。また、ＭＯＳトランジスタを採用することにより、高集積化（ＩＣ化）が容易になる。

本実施形態によれば、第１電荷輸送素子３００、及び第２電荷輸送素子３１０として、ダイオード接続されたＭＯＳトランジスタが使用されている。そのため、昇圧回路１の部品点数を少なくすることができる。また、昇圧回路１の小型化、高集積化が可能となる。

［第２実施形態］
次に、図９、図１０を併せて用いて、第２実施形態に係る昇圧回路２の構成について説明する。図９は、昇圧回路２の構成を示すブロック図である。また、図１０は、昇圧回路２の回路図の一例を示す図である。なお、図９、図１０において第１実施形態と同一又は同等の構成要素については同一の符号が付されている。

上述した昇圧回路１では、入力端子８側から出力端子９側へ電荷を輸送する第１電荷輸送素子３００、第２電荷輸送素子３１０を備えていた。一方、昇圧回路２は、第１電荷輸送素子３００に代えて、第３スイッチ素子４２０と制御電圧変換回路１１０とを有して構成され、第１制御信号ｃｌｋ１によりスイッチング動作される第２スイッチ回路２０を備えている。また、昇圧回路２は、第２電荷輸送素子３１０に代えて、第４スイッチ素子４３０と制御電圧変換回路１２０とを有して構成され、第２制御信号ｃｌｋ２によりスイッチング動作される第３スイッチ回路３０を備えている。これらの点で昇圧回路２は、上述した昇圧回路１と異なっている。第２スイッチ回路２０、第３スイッチ回路３０それぞれも特許請求の範囲に記載の第１電荷輸送手段、第２電荷輸送手段に相当する。なお、その他の構成は、上述した昇圧回路１と同一または同様であるので、ここでは詳細な説明を省略する。

第２スイッチ回路２０は、第３スイッチ素子４２０と、該第３スイッチ素子４２０を第１制御信号ｃｌｋ１に従って電源電圧で駆動する制御電圧変換回路１１０とを有している。制御電圧変換回路１１０は、第１制御信号ｃｌｋ１が入力される制御用コンデンサＣａ３と、該制御用コンデンサＣａ３を介して入力される第１制御信号ｃｌｋ１に応じて、第３スイッチ素子４２０の第１端子の端子電圧を基準として、第３スイッチ素子４２０の第１端子と制御端子との間に閾値電圧を超える電圧（電位差）を生成する電圧生成素子２１０とを含んでいる。

続いて、図１０の回路図を参照しつつ、第２スイッチ回路２０の構成をより具体的に説明する。第２スイッチ回路２０を構成する第３スイッチ素子４２０には、ＮＭＯＳトランジスタＭＡ（ＭＯＳスイッチ）を使用した。ＮＭＯＳトランジスタＭＡのソース端子（特許請求の範囲に記載の第１端子に相当）は入力端子８に接続されており、ドレイン端子（第２端子に相当）は、昇圧用コンデンサＣ２の一端（正電極）に接続されている。また、ＮＭＯＳトランジスタＭＡのゲート端子（制御端子に相当）は、制御用コンデンサＣａ３の一端と接続されており、該制御用コンデンサＣａ３を介して第１制御信号ｃｌｋ１が入力されるように構成されている。

また、第２スイッチ回路２０を構成する制御電圧変換回路１１０は、一端（正電極）がＮＭＯＳトランジスタＭＡのゲート端子に接続され、他端（負電極）に第１制御信号ｃｌｋ１が入力される微小容量の制御用コンデンサＣａ３を有している。制御電圧変換回路１１０は、ＮＭＯＳトランジスタＭＡのソース端子（及び入力端子）からゲート端子（及び制御用コンデンサＣａ３の正電極）に、逆方向に直列接続された、３つのダイオード接続されたＮＭＯＳトランジスタＤａ１〜Ｄａ３（以下、単に「ＮＭＯＳトランジスタＤａ１〜Ｄａ３」ともいう）と、順方向に接続された１つのダイオード接続されたＰＭＯＳトランジスタＤａ０（以下、単に「ＰＭＯＳトランジスタＤａ０」ともいう）とを有している。なお、ダイオード接続されたＮＭＯＳトランジスタの段数は、３段に限られない。

一方、第３スイッチ回路３０は、上述した第１スイッチ回路１０と同一又は同様であるので、ここでは説明を省略する。

次に、昇圧回路２の動作について説明する。第１制御信号ｃｌｋ１がＨｉｇｈ（例えば電源電圧）、かつ第２制御信号ｃｌｋ２がＨｉｇｈ（例えば電源電圧）の場合、ＮＭＯＳトランジスタＭＡ及びＮＭＯＳトランジスタＭＣがオンするとともに、ＰＭＯＳトランジスタＭＢ及びＰＭＯＳトランジスタＭＤがオフする。この状態では、ＮＭＯＳトランジスタＭＡを通して、昇圧用コンデンサＣ２が充電される。この時、図１０に示されるノード１の電位はＶｉｎとなる。

続いて、第１制御信号ｃｌｋ１がＬｏｗ（例えば０Ｖ）、かつ第２制御信号ｃｌｋ２がＬｏｗ（例えば０Ｖ）の場合、ＮＭＯＳトランジスタＭＡ及びＮＭＯＳトランジスタＭＣがオフするとともに、ＰＭＯＳトランジスタＭＢ及びＰＭＯＳトランジスタＭＤがオンする。この状態においては、ノード１の電位が入力電圧Ｖｉｎだけ昇圧され、２Ｖｉｎとなる。この電圧がＰＭＯＳトランジスタＭＢを通して、平滑化コンデンサＣ１に充電される。上述した状態１と状態２とが所定周期で繰り返されることで、出力端子９には入力電圧Ｖｉｎの２倍の出力電圧Ｖｏｕｔが出力される。

次に、第２スイッチ回路２０（制御電圧変換回路１１０）の動作について説明する。なお、第３スイッチ回路３０（制御電圧変換回路１２０）の動作は、上述した第１スイッチ回路１０の動作と同一であるので、ここでは詳細な説明を省略する。ここで、昇圧回路２がｎ段目に接続されたと仮定し、入力電圧をＶｉｎ＿ｎとする。また、第１制御信号ｃｌｋ１のＬｏｗ電圧をＶｌｏｗ、Ｈｉｇｈ電圧をＶｈｉｇｈとする。第１制御信号ｃｌｋ１の電圧Ｖｃｌｋ１がＶｈｉｇｈのとき、ＮＭＯＳトランジスタＤａ１〜Ｄａ３それぞれの端子間に閾値電圧Ｖｄの電位差が発生し、ＮＭＯＳトランジスタＭＡのゲート端子電位は、Ｖｉｎ＿ｎ＋ｍＶｄ（本実施形態ではｍ＝３）となる。従って、ゲート・ソース間電圧Ｖｇ−Ｖｓ＝ｍＶｄとなる。ここで、ＭＯＳトランジスタの閾値電圧ＶｔｈとＶｄの関係式が、Ｖｔｈ＜ｍＶｄとなるようにｍの値を選定しておくことで、ＮＭＯＳトランジスタＭＡはオン状態となる。スイッチのＯＮ抵抗を決定する要因として、ゲート・ソース間電圧（Ｖｇ−Ｖｓ）がある。順方向に直列接続されるダイオード接続されたＭＯＳトランジスタの数ｍを増減させることで任意の電圧に設計することができる。第１制御信号ｃｌｋ１には、「Ｖｈｉｇｈ−Ｖｌｏｗ＞（ｍ＋１）Ｖｄ」の条件がある。よって、「（ｍ＋１）Ｖｄ＜電源電圧Ｖｄｄ」を満足する場合、スイッチ回路２０は電源電圧Ｖｄｄ以下でスイッチング動作が可能となる。

一方、第１制御信号ｃｌｋ１の電圧Ｖｃｌｋ１がＶｌｏｗのとき、ＮＭＯＳトランジスタＭＡのゲート端子電位は、ソース端子電位よりダイオード接続されたＰＭＯＳトランジスタＤａ０の閾値電圧Ｖｄだけ低くなり、Ｖｉｎ＿ｎ−Ｖｄとなる。この場合、直列接続されているＮＭＯＳトランジスタＤａ１〜Ｄａ３は逆方向となり動作しない。従って、ゲート・ソース間電圧Ｖｇ−Ｖｓ＝−Ｖｄとなり、ＮＭＯＳトランジスタＭＡはオフ状態となる。

本実施形態によれば、入力電圧の２倍の出力電圧「Ｖｏｕｔ＝２Ｖｉｎ」を得ることができる。また、第１電荷輸送素子３００及び第２電荷輸送素子３１０にダイオード接続されたＭＯＳトランジスタを用いた場合と比較して、ＭＯＳトランジスタの閾値電圧分の電圧損失が生じないため昇圧効率を向上することが可能となる。ここで、ＮＭＯＳトランジスタＭＡには、第２制御用コンデンサＣａ３と、該第２制御用コンデンサＣａ３を介して入力される第１制御信号ｃｌｋ１に応じて、ソース端子の端子電圧（すなわち入力電圧）を基準として、ソース端子とゲート端子との間に、閾値電圧を超える電圧（電位差）を生成する第２電圧生成素子１１０（ダイオード接続されたＮＭＯＳトランジスタＤａ１，Ｄａ２，Ｄａ３）が接続されている。そのため、入力電圧が電源電圧を超える場合であっても、第１制御信号ｃｌｋ１の制御電圧は電源電圧と同じか又はそれ以下の電圧でＮＭＯＳトランジスタＭＡをスイッチング動作させることができる。同様に、ＰＭＯＳトランジスタＭＢには、第３制御用コンデンサＣｂ３と、該第３制御用コンデンサＣｂ３を介して入力される第２制御信号ｃｌｋ２に応じて、ソース端子の端子電圧を基準として、ソース端子とゲート端子との間に、閾値電圧を超える電圧（電位差）を生成する第３電圧生成素子１２０（ダイオード接続されたＮＭＯＳトランジスタＤｂ１，Ｄｂ２，Ｄｂ３）が接続されている。そのため、ソース端子電圧が電源電圧を超える場合であっても、第２制御信号ｃｌｋ２の制御電圧は電源電圧と同じか又はそれ以下の電圧でＰＭＯＳトランジスタＭＢをスイッチング動作させることができる。

より詳細には、本実施形態によれば、第２電圧生成素子２１０として、ＮＭＯＳトランジスタＭＡのソース端子からゲート端子に、逆方向接続される、直列接続された３つのＮＭＯＳトランジスタＤａ１，Ｄａ２，Ｄａ３が使用されている。また、第３電圧生成素子２２０として、ＰＭＯＳトランジスタＭＢのソース端子からゲート端子に、順方向接続される、直列接続された３つのＮＭＯＳトランジスタＤｂ１，Ｄｂ２，Ｄｂ３が使用されている。そのため、３つのダイオード接続されたＮＭＯＳトランジスタＤａ１，Ｄａ２，Ｄａ３の順方向電圧により、ＭＯＳトランジスタＭＡのソース端子とゲート端子との間に、閾値電圧を超える電圧を生成することができる。同様に、３つのダイオード接続されたＮＭＯＳトランジスタＤｂ１，Ｄｂ２，Ｄｂ３の順方向電圧により、ＰＭＯＳトランジスタＭＢのソース端子とゲート端子との間に、閾値電圧を超える電圧を生成することが可能となる。また、第２電圧生成素子２１０は、ＮＭＯＳトランジスタＭＡのソース端子からゲート端子に、順方向接続されるダイオード接続されたＰＭＯＳトランジスタＤａ０をさらに有し、第３電圧生成素子２２０は、ＰＭＯＳトランジスタＭＢのソース端子からゲート端子に、逆方向接続されるＰＭＯＳトランジスタＤｂ０をさらに有している。そのため、ＮＭＯＳトランジスタＭＡがオンされるときに第２制御用コンデンサＣａ３に充電された電荷を、ＮＭＯＳトランジスタＭＡがオフされるときに放電することができる。よって、ＮＭＯＳトランジスタＭＡを繰り返してスイッチング動作させることが可能となる。同様に、ＰＭＯＳトランジスタＭＢがオンされるときに第３制御用コンデンサＣｂ３に充電された電荷を、ＰＭＯＳトランジスタＭＢがオフされるときに放電することができる。よって、ＰＭＯＳトランジスタＭＢを繰り返してスイッチング動作させることが可能となる。

本実施形態によれば、第１スイッチ素子４００、第２スイッチ素子４１０に加え、第３スイッチ素子４２０、及び第４スイッチ素子４３０として、ＭＯＳトランジスタが使用されている。そのため、適切なスイッチング動作を行うことができる。また、ＭＯＳトランジスタを採用することにより、高集積化（ＩＣ化）が容易になる。

［第３実施形態］
次に、図１１、図１２を用いて、第３実施形態に係る昇圧回路３の構成について説明する。図１１は昇圧回路３の構成を示すブロック図である。また、図１２は昇圧回路３の回路図の一例を示す図である。なお、図１１、図１２において第１実施形態と同一又は同等の構成要素については同一の符号が付されている。

図１１，１２に示されるように、昇圧回路３は、上述した第１実施形態に係る昇圧回路１を多段（ｎ段）縦続接続、すなわち前段（ｎ−１段目）の出力端子（出力ノード）９を次段（ｎ段目）の入力端子（入力ノード）８に順次接続（カスケード接続）したものである。なお、段数ｎは、所望する出力電圧値に応じて任意に設定される。

昇圧回路３を構成する昇圧回路１（１段）は、上述したように、入力電圧Ｖｉｎに対して、（２Ｖｉｎ−２Ｖｄ）の出力電圧Ｖｏｕｔを得ることができる。そのため、昇圧回路３を構成する各段の出力電圧Ｖｏｕｔは次のようになる。
１段目：Ｖ_{ｏｕｔ＿１}＝２Ｖｉｎ−２Ｖｄ
２段目：Ｖ_{ｏｕｔ＿２}＝２Ｖ_{ｏｕｔ＿１}−２Ｖｄ＝４Ｖｉｎ−６Ｖｄ
３段目：Ｖ_{ｏｕｔ＿３}＝２Ｖ_{ｏｕｔ＿２}−２Ｖｄ＝８Ｖｉｎ−１４Ｖｄ
：
ｎ段目：Ｖ_{ｏｕｔ＿ｎ}＝２Ｖ_{ｏｕｔ＿（ｎ−１）}−２Ｖｄ＝２^ｎＶｉｎ−（２^ｎ＋１−２）Ｖｄ
すなわち、入力電圧Ｖｉｎ、昇圧出力電圧Ｖｏｕｔ、段数ｎ、電荷輸送素子（ＭＡ、ＭＢ）の電圧ロスをＶｔｈとすると、昇圧出力電圧は「Ｖｏｕｔ＝２^ｎ・Ｖｉｎ−（２^ｎ＋１−２）Ｖｔｈ」となる。なお、Ｖｔｈは、ダイオード接続されたＭＯＳトランジスタの電圧ロスである。なお、昇圧回路３を構成する昇圧回路１の動作については上述した通りであるので、ここでは詳細な説明を省略する。

本実施形態によれば、昇圧回路１が、複数段（ｎ段）、縦続接続されている。そのため、段数に応じた高電圧「Ｖｏｕｔ=２^ｎ・Ｖｉｎ−（２^ｎ＋１−２）・Ｖｄ」を得ることができる。ここで、上述したように、各段の昇圧回路１は、入力電圧が電源電圧を超える場合であっても、電源電圧以下の制御電圧で昇圧動作を行うことができる。そのため、縦続接続された昇圧回路３においても電源電圧以下の制御電圧でより高電圧への昇圧動作を行うことが可能となる。

［第４実施形態］
次に、図１３を用いて、第４実施形態に係る昇圧回路４の構成について説明する。図１３は、昇圧回路４の回路図の一例を示す図である。なお、図１３において第２実施形態と同一又は同等の構成要素については同一の符号が付されている。

図１３に示されるように、昇圧回路４は、上述した第２実施形態に係る昇圧回路２を多段（ｎ段）縦続接続、すなわち前段（ｎ−１段目）の出力端子（出力ノード）９を次段（ｎ段目）の入力端子（入力ノード）８に順次接続（カスケード接続）したものである。なお、段数ｎは、所望する出力電圧値に応じて任意に設定される。

昇圧回路４を構成する昇圧回路２（１段）は、上述したように、入力電圧Ｖｉｎに対して、２Ｖｉｎの出力電圧Ｖｏｕｔを得ることができる。そのため、昇圧回路４を構成する各段の出力電圧Ｖｏｕｔは次のようになる。
１段目：Ｖ_{ｏｕｔ＿１}＝２Ｖｉｎ
２段目：Ｖ_{ｏｕｔ＿２}＝２Ｖ_{ｏｕｔ＿１}＝４Ｖｉｎ
３段目：Ｖ_{ｏｕｔ＿３}＝２Ｖ_{ｏｕｔ＿２}＝８Ｖｉｎ
：
ｎ段目：Ｖ_{ｏｕｔ＿ｎ}＝２Ｖ_{ｏｕｔ＿（ｎ−１）}＝２^ｎＶｉｎ
すなわち、入力電圧Ｖｉｎ、昇圧出力電圧Ｖｏｕｔ、段数ｎとすると、昇圧出力電圧Ｖｏｕｔ＝２^ｎ・Ｖｉｎとなる。なお、昇圧回路４を構成する昇圧回路２の動作については上述した通りであるので、ここでは詳細な説明を省略する。

本実施形態によれば、昇圧回路２が、複数段（ｎ段）、縦続接続されている。そのため、段数に応じてより高電圧「Ｖｏｕｔ＝２^ｎ・Ｖｉｎ」を得ることができる。ここで、上述したように、各段の昇圧回路２は、入力電圧が電源電圧を超える場合であっても、電源電圧以下の制御電圧で昇圧動作を行うことができる。そのため、縦続接続された昇圧回路４においても電源電圧以下の制御電圧でより高電圧への昇圧動作を行うことが可能となる。また、第１電荷輸送素子３００及び第２電荷輸送素子３１０にダイオード又はダイオード接続されたＭＯＳトランジスタを用いた場合と比較して、ダイオードの順方向電圧分の電圧損失が生じないため昇圧効率をより向上することが可能となる。

以上、本発明の実施の形態について説明したが、本発明は、上記実施形態に限定されるものではなく種々の変形が可能である。例えば、上記実施形態では、ダイオード接続されたＭＯＳトランジスタを用いて電圧生成素子２００，２１０，２２０を構成したが、ＭＯＳトランジスタに代えて、ダイオード、バイポーラトランジスタ、又は抵抗などを用いてもよい。

また、上記実施形態３，４では、昇圧回路１，２を複数、縦続接続したが、昇圧回路１，２を例えばディクソン型のチャージポンプの後段に縦続接続する構成としてもよい。

１，２，３，４ 昇圧回路
８ 入力端子
９ 出力端子
１０，２０，３０ スイッチ回路
１００，１１０，１２０ 制御電圧変換回路
２００，２１０，２２０ 電圧生成素子
３００，３１０，３２０ 電荷輸送素子
４００，４１０，４２０，４３０ スイッチ素子
ＭＡ，ＭＢ，ＭＣ，ＭＤ ＭＯＳトランジスタ
Ｃ１ 平滑化コンデンサ
Ｃ２ 昇圧用コンデンサ
Ｃ３，Ｃａ３，Ｃｂ３ 制御用コンデンサ
Ｄ０，Ｄ１，Ｄ２，Ｄ３ ダイオード接続されたＭＯＳトランジスタ

Claims (11)

1. 一端が、第１電荷輸送手段を介して入力端子に接続されるとともに、第２電荷輸送手段を介して出力端子に接続されている昇圧用コンデンサと、
   第１端子が前記昇圧用コンデンサの他端に接続されるとともに、第２端子が接地され、制御端子に入力される第１制御信号によってスイッチング制御され、オンしたときに前記昇圧用コンデンサが入力電圧まで充電される第１スイッチ素子と、
   第１端子が前記入力端子に接続され、第２端子が前記昇圧用コンデンサの他端に接続され、制御端子に入力される第２制御信号によって前記第１スイッチ素子と相反動作するようにスイッチング制御され、オンしたときに、前記昇圧用コンデンサに充電された電圧が入力電圧に重畳されて前記第２電荷輸送手段を介して前記出力端子へ出力される第２スイッチ素子と、
   一端が前記第２スイッチ素子の制御端子に接続され、他端に前記第２制御信号が入力される制御用コンデンサと、
   一端が前記第２スイッチ素子の第１端子に接続され、他端が前記第２スイッチ素子の制御端子及び前記制御用コンデンサの一端に接続され、前記制御用コンデンサを介して入力される前記第２制御信号に応じて、前記第２スイッチ素子の第１端子の端子電圧を基準として、前記第２スイッチ素子の第１端子と制御端子との間に、閾値電圧を超える電圧を生成する電圧生成素子と、を備えることを特徴とする昇圧回路。
2. 前記電圧生成素子は、前記第２スイッチ素子の第１端子から制御端子に順方向接続される、直列接続された１以上のダイオード、又は１以上のダイオード接続されたトランジスタを有することを特徴とする請求項１に記載の昇圧回路。
3. 前記電圧生成素子は、前記第２スイッチ素子の第１端子から制御端子に逆方向接続される、ダイオード、又はダイオード接続されたトランジスタをさらに有することを特徴とする請求項２に記載の昇圧回路。
4. 前記第１スイッチ素子、及び前記第２スイッチ素子は、トランジスタであることを特徴とする請求項１〜３のいずれか１項に記載の昇圧回路。
5. 前記第１電荷輸送手段、及び第２電荷輸送手段は、ダイオード、又はダイオード接続されたトランジスタであることを特徴とする請求項１〜４のいずれか１項に記載の昇圧回路。
6. 前記第１電荷輸送手段は、
   第１端子が前記入力端子に接続され、第２端子が前記昇圧用コンデンサの前記一端に接続され、制御端子に入力される前記第１制御信号によって前記第１スイッチ素子と同期して動作するようにスイッチング制御され、オンしたときに、前記入力端子から前記昇圧用コンデンサに電荷が輸送される第３スイッチ素子と、
   一端が前記第３スイッチ素子の制御端子に接続され、他端に前記第１制御信号が入力される第２制御用コンデンサと、
   一端が前記第３スイッチ素子の第１端子に接続され、他端が前記第３スイッチ素子の制御端子及び前記第２制御用コンデンサの一端に接続され、前記第２制御用コンデンサを介して入力される前記第１制御信号に応じて、前記第３スイッチ素子の第１端子の端子電圧を基準として、前記第３スイッチ素子の第１端子と制御端子との間に、閾値電圧を超える電圧を生成する第２電圧生成素子と、を有し、
   前記第２電荷輸送手段は、
   第１端子が、前記昇圧用コンデンサの前記一端に接続され、第２端子が前記出力端子に接続され、制御端子に入力される前記第２制御信号によって前記第３スイッチ素子と相反して動作するようにスイッチング制御され、オンしたときに、前記昇圧用コンデンサから前記出力端子に電荷が輸送される第４スイッチ素子と、
   一端が前記第４スイッチ素子の制御端子に接続され、他端に前記第２制御信号が入力される第３制御用コンデンサと、
   一端が前記第４スイッチ素子の第２端子に接続され、他端が前記第４スイッチ素子の制御端子及び前記第３制御用コンデンサの一端に接続され、前記第３制御用コンデンサを介して入力される前記第２制御信号に応じて、前記第４スイッチ素子の第２端子の端子電圧を基準として、前記第４スイッチ素子の第２端子と制御端子との間に、閾値電圧を超える電圧を生成する第３電圧生成素子と、を有する
   ことを特徴とする請求項１〜４のいずれか１項に記載の昇圧回路。
7. 前記第２電圧生成素子は、前記第３スイッチ素子の第１端子から制御端子に逆方向接続される、直列接続された１以上のダイオード、又は１以上のダイオード接続されたトランジスタを有し、
   前記第３電圧生成素子は、前記第４スイッチ素子の第２端子から制御端子に順方向接続される、直列接続された１以上のダイオード、又は１以上のダイオード接続されたトランジスタを有することを特徴とする請求項６に記載の昇圧回路。
8. 前記第２電圧生成素子は、前記第３スイッチ素子の第１端子から制御端子に順方向接続される、ダイオード、又はダイオード接続されたトランジスタをさらに有し、
   前記第３電圧生成素子は、前記第４スイッチ素子の第２端子から制御端子に逆方向接続される、ダイオード、又はダイオード接続されたトランジスタをさらに有することを特徴とする請求項７に記載の昇圧回路。
9. 前記第３スイッチ素子、及び前記第４スイッチ素子は、トランジスタであることを特徴とする請求項６〜８の何れか１項に記載の昇圧回路。
10. 請求項１〜５のいずれか１項に記載の昇圧回路が、複数段、縦続接続されていることを特徴とする昇圧回路。
11. 請求項６〜９のいずれか１項に記載の昇圧回路が、複数段、縦続接続されていることを特徴とする昇圧回路。

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