JP2001245468A

JP2001245468A - 昇圧回路

Info

Publication number: JP2001245468A
Application number: JP2000054286A
Authority: JP
Inventors: Kiyoshi Miyazaki; 喜芳宮崎
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 2000-02-29
Filing date: 2000-02-29
Publication date: 2001-09-07
Anticipated expiration: 2020-02-29
Also published as: JP3374830B2

Abstract

(57)【要約】【課題】昇圧回路の低電圧動作を改善すると共に、電
流能力を改善することを目的とする。【解決手段】コンデンサを入力電圧（低電圧）で充電
し、次に、この充電された１個以上のコンデンサと前記
入力電圧と接続することにより、前記入力電圧のN（≧
１）倍以上の電圧を得る昇圧回路において、前記コンデ
ンサを充電するＭＯＳスイッチのうち、基板バイアス効
果を受けるＭＯＳスイッチに並列にダイオードを設けた
ことを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、昇圧回路に係わ
り、特に、携帯電子機器等に好適な昇圧回路に関する。

【０００２】

【従来の技術】携帯電子機器における、軽量化、システ
ムの１チップ化に伴い、電子機器内のディスプレイドラ
イバなどに見られる高圧電源を必要とするＩＣは、電源
としての昇圧回路をＩＣ内に取り込み、自ら必要な電圧
をマイコンなどで使われる低圧の電源電圧を使って生成
している。この昇圧回路は、チップ内における制御のし
やすさや、用いる部品の入手のしやすさ等により、コン
デンサ（容量）を使った昇圧回路（チャージポンプ）が
主に使われている。

【０００３】近年、携帯電子機器において、マイコン及
び制御回路の電源電圧の低圧化（１．５Ｖ〜３Ｖ）が進
む一方、携帯電子機器内で使われる高圧電源は、例え
ば、液晶ディスプレイの場合、駆動パネルサイズの増
大、又は、カラー化に伴う画素（負荷）の増大、駆動波
形の高デューティ化などにより、負荷が増大する傾向に
ある。従って、低電圧電源での動作、特に、昇圧電源の
立上り、起動時間の改善、負荷電流の駆動能力の改善等
が強く求められている。

【０００４】図８は、一般的な昇圧回路を内蔵している
ＩＣの基本ブロック図である。マイコン又は内部低圧ロ
ジック（ＶＤＤ系）８１で生成した制御クロックは、レ
ベルシフタ回路８２を介して昇圧回路８３に入力され
る。昇圧回路８３は、この入力クロックを使って、入力
電圧（この場合、ＶＤＤ）を昇圧して、ＶＯＵＴ端子８
３ａに昇圧した電圧を出力する。この出力電圧ＶＯＵＴ
は、同時にレベルシフタ８２の電源電圧にもなってい
る。

【０００５】なお、一般にＣＭＯＳによる昇圧回路は、
ＰチャンネルスイッチングトランジスタとＮチャンネル
スイッチングトランジスタから構成されているので、こ
れらのスイッチングトランジスタを完全にＯＮ・ＯＦＦ
制御すると共に、十分なゲート電圧を得てスイッチ抵抗
を低下させる為に、制御信号をレベルシフトしている。

【０００６】図９は、Ｐ型半導体基板上に形成した、従
来の３倍昇圧回路の例である。

【０００７】低圧入力電圧（ＶＤＤ）をコンデンサＣ
１、Ｃ２に充電する為のスイッチＭＮ１〜ＭＮ４は、Ｎ
ｃｈスイッチングトランジスタを使っている。これは、
このスイッチがＯＮする時は、ドレイン・ソース電圧範
囲は０〜ＶＤＤ（低圧）であり、一方、ゲート電圧の範
囲は０〜ＶＯＵＴ（理想値＝３×ＶＤＤ）であるので、
高段数を昇圧する場合は、通常動作時のＭＯＳスイッチ
のＯＮ抵抗を下げる為、Ｎｃｈトランジスタを使う。

【０００８】一方、充電されたコンデンサＣ１、Ｃ２を
繋げて昇圧する為のスイッチは、Ｐｃｈスイッチングト
ランジスタＭＰ１〜ＭＰ３である。

【０００９】図９の回路の問題点は、特に、低電圧時の
動作が問題である。十分昇圧された時（ＶＯＵＴ＞＞Ｖ
ＤＤ）は、問題ないが、昇圧回路の立上り時、ＶＯＵＴ
〜ＶＤＤ近傍時において、コンデンサに充電されるに従
い、ＮｃｈスイッチであるトランジスタＭＮ１、ＭＮ３
の基板バイアス効果により閾値ＶＴが上がり、ＯＮ抵抗
が高くなってしまう。その為、一回のスイッチングで充
電出来る電荷が減っていまう。１回のスイッチングで充
電された電荷が、負荷などにより次の充電までの間に消
費されると、電圧が上昇しなくなってしまい、昇圧出来
なくなる。

【００１０】この問題を改善したのが、図１０の昇圧回
路である。同様な回路としては、例えば、図１１に示し
た実開平７−４２５６６号の回路がある。

【００１１】以下に、図１０について説明する。

【００１２】図９の回路との違いは、コンデンサＣ１、
Ｃ２に対して電荷をチャージするスイッチングトランジ
スタＭＮ１〜ＭＮ４のうち、先に述べた基板バイアス効
果が生じるスイッチングトランジスタＭＮ１、ＭＮ３に
並列にＰｃｈスイッチングトランジスタＭＰ４、ＭＰ５
を設けたことである。このように構成すれば、昇圧回路
の起動時で出力電圧が低い時（ＶＯＵＴ〜ＶＤＤ）に
は、ＰｃｈスイッチングトランジスタＭＰ４、ＭＰ５
が、ＮｃｈスイッチＭＮ１、ＭＮ３ほど基板バイアス効
果を受けずにチャージすることが出来るので、低圧入力
でも昇圧しやすくなる。

【００１３】しかし、この例の場合においても、昇圧回
路の昇圧がある程度進んだ時点で（ＶＯＵＴ＞ＶＤ
Ｄ）、ＰｃｈスイッチングトランジスタＭＰ４、ＭＰ５
のソース電位（ＶＤＤ）とバックゲート電圧（ＶＯＵ
Ｔ）の電圧差が大きくなるにつれてバックゲート特性に
より閾値ＶＴが上がり、Ｐｃｈスイッチングトランジス
タのＯＮ抵抗が上昇し、最終的にはＯＮ出来なくなる。
（ＭＰ４、ＭＰ５のバックゲートをＶＤＤにすれば基板
バイアス効果はなくなるが、この場合、図１０（Ｂ）よ
り明らかな様に、（ドレイン電圧）＞（バックゲート電
圧＋ＶＴ（閾値））で寄生ダイオードＤＰ１がＯＮして
しまうので、昇圧動作が出来ない。）従って、低電圧時
の動作は若干改善するが、Ｐｃｈスイッチングトランジ
スタＭＰ４、ＭＰ５の為の制御信号が必要となり、制御
が複雑になるという欠点があった。

【００１４】

【発明が解決しようとする課題】本発明の目的は、上記
した従来技術の欠点を改良し、特に、ダイオードを追加
するだけで、昇圧回路の低電圧動作の改善と電流能力の
改善を可能にした新規な昇圧回路を提供するものであ
る。

【００１５】

【課題を解決するための手段】本発明は上記した目的を
達成するため、基本的には、以下に記載されたような技
術構成を採用するものである。

【００１６】即ち、本発明に係わる昇圧回路の第１態様
は、複数の第１のコンデンサと、前記第１のコンデンサ
の一方の端子と電源との間に設けた電源側スイッチング
トランジスタと前記第１のコンデンサの他方の端子とグ
ランドとの間に設けたグランド側スイッチングトランジ
スタとからなる第１群の複数のスイッチングトランジス
タと、前記第１群のスイッチングトランジスタとＯＮ・
ＯＦＦが反対に制御される第２群の複数のスイッチング
トランジスタと、出力用の第２のコンデンサとからな
り、第１の期間に、前記第１群のスイッチングトランジ
スタをＯＮ状態にすることで、前記複数の第１のコンデ
ンサを前記電源に接続して充電し、第２の期間に、前記
第１群のスイッチングトランジスタをＯＦＦ状態にし、
同時に、前記第２群のスイッチングトランジスタをＯＮ
状態にすることで、前記充電した複数の第１のコンデン
サを直列に接続すると共に、前記第２のコンデンサに接
続することで、前記第２のコンデンサから、前記電源電
圧より高い昇圧した電圧を得るようにした昇圧回路にお
いて、前記電源側のスイッチングトランジスタに並列に
ダイオードを接続したことを特徴とするものであり、
叉、第２態様は、前記ダイオードのアノードは、前記電
源に接続され、前記ダイオードのカソードは、前記第１
のコンデンサの一方の端子に接続されることを特徴とす
るものであり、叉、第３態様は、前記第１群のスイッチ
ングトランジスタは、Ｐ型半導体基板上に形成したＮチ
ャンネルトランジスタであり、前記ダイオードは、Ｐ型
半導体基板上のＮウエル内に形成したＰチャンネルトラ
ンジスタのドレインと前記Ｎウエル間に形成された寄生
ダイオードであることを特徴とするものであり、叉、第
４態様は、Ｎウエル内に形成した前記Ｐチャンネルトラ
ンジスタのゲートとソースとバックゲートとは接続され
て、前記第１のコンデンサの一方の端子に接続され、前
記Ｐチャンネルトランジスタのドレインは、前記電源に
接続されることを特徴とするものであり、叉、第５態様
は、前記第２の期間に、前記第１群のスイッチングトラ
ンジスタをＯＦＦ状態にし、同時に、前記第２群のスイ
ッチングトランジスタをＯＮ状態にすることで、前記充
電した複数の第１のコンデンサを直列に接続する際、直
列に接続された前記第１のコンデンサの一端は、前記電
源に接続されることを特徴とするものであり、叉、第６
態様は、前記第２の期間に、前記第１群のスイッチング
トランジスタをＯＦＦ状態にし、同時に、前記第２群の
スイッチングトランジスタをＯＮ状態にすることで、前
記充電した複数の第１のコンデンサを直列に接続する
際、直列に接続された前記第１のコンデンサの一端は、
前記グランドに接続されることを特徴とするものであ
る。

【００１７】

【発明の実施の形態】本発明の昇圧回路は、コンデンサ
を入力電圧（低電圧）で充電し、次に、この充電された
１個以上のコンデンサと前記入力電圧と接続することに
より、前記入力電圧のN（≧１）倍以上の電圧を得る昇
圧回路（チャージポンプ回路）において、前記コンデン
サを充電するＭＯＳスイッチのうち、基板バイアス効果
を受けるＭＯＳスイッチに並列にウェル分離可能なＭＯ
Ｓスイッチ（Ｐ型半導体基板では、ＰチャネルＭＯＳ、
Ｎ型半導体基板では、ＮチャンネルＭＯＳ）のゲート、
ソース、バックゲートを短絡し、この短絡した端子を充
電するコンデンサ側に、又、ドレイン側を充電すべき入
力電圧側に接続したことを特徴としている。

【００１８】図１に本発明の昇圧回路を示す。

【００１９】本発明の昇圧回路では、ある一定期間、Ｎ
ｃｈＭＯＳスイッチであるＭＮ１〜ＭＮ４はＯＮにし、
ＰｃｈＭＯＳスイッチであるＭＰ１〜ＭＰ３はＯＦＦに
することで、それぞれのコンデンサＣ１、Ｃ２に入力低
電圧（ＶＤＤ）が充電される。

【００２０】次の一定期間には、ＮｃｈＭＯＳスイッチ
ＭＮ１〜ＭＮ４はＯＦＦにして、ＰｃｈＭＯＳスイッチ
ＭＰ１〜ＭＰ３はＯＮにすることにより、入力電圧（Ｖ
ＤＤ）、コンデンサＣ１、コンデンサＣ２がシリーズに
接続される為、出力端子（ＶＯＵＴ）につながっている
貯め用コンデンサＣＬが充電される。

【００２１】そして、上記動作を繰返すことにより、出
力端子（ＶＯＵＴ）のコンデンサＣＬに電荷が蓄えられ
て、やがて、昇圧用コンデンサＣＬの正極である出力端
子（ＶＯＵＴ）は、最大３×ＶＤＤまで持上げられる。

【００２２】通常の動作時においては、これで問題ない
が、昇圧回路の起動時（即ち、ＶＯＵＴ＝ＶＤＤ−ＶＴ
（閾値）〜ＶＤＤの時）チャージ側のＮｃｈスイッチＭ
Ｎ１、ＭＮ３の基板バイアス効果（バックゲート特性）
によりスイッチ抵抗は大きくなり、１回の充電で充電さ
れる電荷量は減ってしまい、その結果、電流駆動能力が
低下し、昇圧起動時間も長くなる。

【００２３】また、電源電圧ＶＤＤが更に低い場合は、
ＯＮ出来なく、昇圧出来なくなるが、上記チャージ用ス
イッチＭＮ１、ＭＮ３に並列にトランジスタＭＰＡ１、
ＭＰＡ２を配置することにより、電源立上り時の電源電
圧が低くＭＯＳスイッチの抵抗が高く、コンデンサに十
分充電出来ない場合においても、トランジスタＭＰＡ
１、ＭＰＡ２の寄生ダイオード（図４のＤＰ）が動作す
る為、この状況においても、昇圧用コンデンサにＶＤＤ
−ＶＴＨ（ＰＮジャンクション閾値）を充電可能とし、
低電圧でも十分電流駆動能力のある昇圧回路を簡単に実
現する事が出来るものである。

【００２４】

【実施例】以下に、本発明に係わる昇圧回路の具体例を
図面を参照しながら詳細に説明する。

【００２５】（第１の具体例）図１は、本発明に係わる
昇圧回路の第１の具体例を示す回路図、図４は、Ｎウエ
ル内の寄生ダイオードが形成されたトランジスタを示す
断面図であって、これらの図には、複数の第１のコンデ
ンサＣ１（Ｃ２）と、前記第１のコンデンサＣ１（Ｃ
２）の一方の端子と電源ＶＤＤとの間に設けた電源側ス
イッチングトランジスタＭＮ１（ＭＮ３）と前記第１の
コンデンサＣ１（Ｃ２）の他方の端子とグランドとの間
に設けたグランド側スイッチングトランジスタＭＮ２
（ＭＮ４）とからなる第１群の複数のスイッチングトラ
ンジスタと、前記第１群のスイッチングトランジスタと
ＯＮ・ＯＦＦが反対に制御される第２群の複数のスイッ
チングトランジスタＭＰ１〜ＭＰ３と、出力用の第２の
コンデンサＣＬとからなり、第１の期間に、前記第１群
のスイッチングトランジスタＭＮ１〜ＭＮ４をＯＮ状態
にすることで、前記複数の第１のコンデンサＣ１（Ｃ
２）を前記電源ＶＤＤに接続して充電し、第２の期間
に、前記第１群のスイッチングトランジスタＭＮ１〜Ｍ
Ｎ４をＯＦＦ状態にし、同時に、前記第２群のスイッチ
ングトランジスタＭＰ１〜ＭＰ３をＯＮ状態にすること
で、前記充電した複数の第１のコンデンサＣ１（Ｃ２）
を直列に接続すると共に、前記第２のコンデンサＣＬに
接続することで、前記第２のコンデンサＣＬから、前記
電源電圧ＶＤＤより高い昇圧した電圧を得るようにした
昇圧回路において、前記電源側のスイッチングトランジ
スタＭＮ１（ＭＮ３）に並列にダイオードＤＰを接続し
たことを特徴とする昇圧回路が示されている。

【００２６】この場合、前記第２の期間に、前記第１群
のスイッチングトランジスタをＯＦＦ状態にし、同時
に、前記第２群のスイッチングトランジスタをＯＮ状態
にすることで、前記充電した複数の第１のコンデンサＣ
１、Ｃ２を直列に接続する際、直列に接続された前記第
１のコンデンサの一端は、前記電源ＶＤＤに接続され
る。

【００２７】また、前記第２の期間に、前記第１群のス
イッチングトランジスタをＯＦＦ状態にし、同時に、前
記第２群のスイッチングトランジスタをＯＮ状態にする
ことで、前記充電した複数の第１のコンデンサＣ１、Ｃ
２を直列に接続する際、直列に接続された前記第１のコ
ンデンサの一端は、前記グランドに接続されるように構
成しても、本発明の目的を達成することができる。

【００２８】以下に、第１の具体例を更に詳細に説明す
る。

【００２９】図１は、Ｐ半導体基板上に形成した３倍昇
圧回路の例である。

【００３０】ＶＤＤは、この昇圧回路の入力電圧であ
り、この入力電圧をもとに昇圧する。ＣＬＫ１、ＣＬＫ
２は、昇圧回路内のスイッチのＯＮ、ＯＦＦを制御する
ための制御信号であり、既に説明したように、電圧範囲
は０から回路内の最大電圧（ＶＯＵＴ）までレベルシフ
トしている。

【００３１】コンデンサＣ１、Ｃ２は、入力電圧（ＶＤ
Ｄ）をチャージするコンデンサであり、これらコンデン
サと入力電圧をシリーズに繋げることにより得られた昇
圧電圧を、コンデンサＣＬにチャージして昇圧電圧を得
る。そして、この動作を繰返すことにより、最大で入力
電圧の３倍の昇圧電圧を得ることが出来る。

【００３２】スイッチングトランジスタＭＮ１〜ＭＮ４
は、Ｎｃｈスイッチであり、コンデンサに低電圧の電荷
を充電する為のものである。スイッチングトランジスタ
ＭＰ１〜ＭＰ３は、Ｐｃｈスイッチであり、充電された
コンデンサと入力電圧とをシリーズに繋げることにより
高圧を得る為のものである。

【００３３】トランジスタＭＰＡ１、ＭＰＡ２は、Ｐｃ
ｈスイッチであり、バックゲート、ソース、ゲートを短
絡してあり、短絡した方をコンデンサＣ１又はＣ２端子
の充電側（正極）に接続し、ドレイン側を入力電圧側
（ＶＤＤ）に接続している。

【００３４】図４（Ａ）は、Ｐｃｈトランジスタの構造
を表し、図４（Ｂ）は実際にバックゲート（ＢＧ）、ソ
ース（Ｓ）、ゲート（Ｇ）を短絡した場合を示している
（図４では、短絡端子をＤＣ、ドレイン側をＤＡとして
いる）。

【００３５】この場合、図からも分るように、ドレイン
とバックゲートは寄生ダイオードＤＰを形成している
為、ドレインをアノード、バックゲート（ソース、ゲー
ト）をカソードとしたダイオードと等価である。

【００３６】次に、この具体例の動作について説明す
る。

【００３７】図２は、図１の昇圧回路のスイッチを制御
する制御信号ＣＬＫ１、ＣＬＫ２の真理値表とタイミン
グ波形である。この表から解るように、制御信号ＣＬＫ
１、ＣＬＫ２は同じ値をとる。しかし、ＭＮ１、ＭＰ１
が共にＯＮした場合、ＶＤＤ−ＧＮＤ間に過大な電流が
流れてしまう可能性があるので、図２に示す様にＯＮす
るタイミングをわずかにずらして、切換え時には全スイ
ッチが一瞬ＯＦＦとなる状態を作っている。

【００３８】まず、通常の動作時には、ＣＬＫ１、ＣＬ
Ｋ２が共に「Ｈ」の時、ＭＮ１〜ＭＮ４の各Ｎｃｈスイ
ッチがＯＮして、コンデンサＣ１、Ｃ２に入力電圧を充
電する。次に、ＣＬＫ１、ＣＬＫ２が共に「Ｌ」になる
と、ＭＮ１〜ＭＮ４はＯＦＦし、代わりにＰｃｈスイッ
チＭＰ１〜ＭＰ３がＯＮして、入力電圧（ＶＤＤ）とコ
ンデンサＣ１とコンデンサＣ２とをシリーズにつなげ
て、出力端子（ＶＯＵＴ）に３×ＶＤＤまでの昇圧した
電圧を出力する。出力端子（ＶＯＵＴ）には、コンデン
サＣＬが接続されているので、コンデンサＣ１、Ｃ２の
シリーズ容量とコンデンサＣＬは並列接続になるので、
チャージシェアして、コンデンサＣＬに昇圧された電荷
を供給する。

【００３９】これを繰返すことにより、コンデンサＣＬ
に昇圧された電荷が充電され、コンデンサＣ１、Ｃ２と
入力電圧とをシリーズにした時に得られる最大電圧であ
る３×ＶＤＤまで昇圧が可能となる。前記コンデンサＣ
１、Ｃ２のチャージ用スイッチＭＮ１〜ＭＮ４は、Ｐ型
基板プロセスを使った多段数の昇圧回路では、一般にＮ
ｃｈ型ＭＯＳを用いるが、これは、通常動作時には、先
に述べたようにスイッチの制御信号は、０〜ＶＯＵＴ
（＝３×ＶＤＤ）の振幅である為、コンデンサＣ１、Ｃ
２に０〜ＶＤＤをチャージする場合には、スイッチの入
力電圧が０〜ＶＤＤ（＜１／２×ＶＤＤ）であるから、
Ｎｃｈの方がより高いＶＧＳの電圧を印加出来るので、
ＯＮ抵抗を小さく出来るからである。

【００４０】しかし、昇圧回路立上り時（即ち、ＶＯＵ
Ｔ＝ＶＤＤ−ＶＴ〜ＶＤＤ近傍の時）には、コンデンサ
チャージ用スイッチであるＭＮ１、ＭＮ３のゲート電圧
は、ＶＤＤ程度しかかからない。また、コンデンサＣ
１、Ｃ２に充電するにつれて、ＭＮ１、ＭＮ３のソース
電位が上がり、ＭＯＳトランジスタに印加されるＶＧＳ
（ゲート・ソース間電圧）が減り、又、ソース電位とバ
ックゲート（ＧＮＤ電位）との間にて基板バイアス効果
が生じてスイッチングトランジスタＭＮ１、ＭＮ３の閾
値ＶＴも上昇する為、ＯＮ抵抗が増大して、コンデンサ
Ｃ１、Ｃ２に十分な電荷を充電できない状態になるが、
このスイッチングトランジスタＭＮ１、ＭＮ３に並列に
バックゲート、ゲート、ソースを短絡したトランジスタ
ＭＰＡ１、ＭＰＡ２を設けたため、図４（Ｂ）で示す様
に、寄生ダイオードＤＰのアノードを入力端子側（ＶＤ
Ｄ）、カソード端子をコンデンサＣ１、Ｃ２の正極側に
配置しているのと等価になり、このため、コンデンサＣ
１、Ｃ２に電荷がない場合などは、コンデンサ端子をＶ
ＤＤ−ＶＴｐまで充電する。ＭＰＡ１、ＭＰＡ２のソー
スバックゲートは短絡しているので、バックゲート効果
は起きないので、常に同じ状況（電圧レベルまで）コン
デンサに充電することが可能である。

【００４１】即ち、電源立上げ時においても、通常動作
時においても、これらのＰｃｈトランジスタＭＰＡ１、
ＭＰＡ２は、コンデンサＣ１、Ｃ２が充電されていない
時や、出力（ＶＯＵＴ）のコンデンサＣＬに放電して電
荷が減って、ＶＤＤ−ＶＴｐ以下になった場合は、寄生
ダイオードがＯＮすることによりＶＤＤ−Ｖｔｐまで充
電し、それ以外の時には、逆バイアスがかかる為、ＯＦ
Ｆになり他の動作に悪影響を与えない。

【００４２】ＭＰＡ１、２はダイオード的な使い方をし
ている為、通常のＭＯＳをスイッチとして使っている場
合より極めて小さいディメンジョンで、又、低電圧にお
いても十分な電流能力を持たせることが出来る。

【００４３】このように、本発明によれば、昇圧回路の
立上り時（ＶＯＵＴ〜ＶＤＤ）において、チャージ用コ
ンデンサに充電する為のスイッチを駆動する電圧が十分
得られない状態においても、チャージ用スイッチに並列
にダイオード接続されたＭＯＳスイッチがある為、基板
バイアス効果を受けずにチャージ用コンデンサに対し
て、ＶＤＤ−ＶＴＨまでは十分に充電することが可能で
ある為、昇圧能力は、簡単に概略計算してもいかなる状
況においても、即ち、ＶＯＵＴがどのような時において
も、最大電流能力の（ＶＤＤ−ＶＴｐ）/ＶＤＤ×１００％
＝約７２％（ＶＤＤ＝２．５Ｖ、ＶＴＨ＝０．７Ｖ
の時）を維持することが可能になる。

【００４４】また、上記ＭＯＳスイッチは、他のスイッ
チに切換えて各コンデンサ端子が昇圧されＶＤＤ−ＶＴ
ｐ以上になると、逆バイアスがかかりＯＦＦするので、
上記、ＭＯＳ用の新たな制御信号が不要であるという利
点もある。

【００４５】また、前記ＭＯＳスイッチのＭＰＡ１、Ｍ
ＰＡ２のサイズは当然、Ｗのサイズを変更することによ
り、より電流能力を他の要素（ＶＯＵＴの電圧範囲）を
考慮しなくても上げることが出来るので、各回路システ
ムにおいてレイアウトサイズを大幅変更無く取りこめる
のも利点である。即ち、電流の能力が低圧においてもあ
るということは、昇圧起動時間も短いことを意味してい
る。

【００４６】図７は、図６に示すように、抵抗負荷ＲＬ
を２０ＫΩ、３０ＫΩにした時の昇圧回路の立上りをデ
バイスシミュレーションした結果である。

【００４７】ＭＮ１〜ＭＮ４のＭＯＳスイッチのＷディ
メンジョンをＷｎと、ＭＰ１〜ＭＰ３のＷディメンジョ
ンをＷｐ、ＭＰＡ１、ＭＰＡ２のＷのディメンジョンを
Ｗａとすると、Ｗｎ：Ｗｐ；Ｗａ＝１／２：１：１／１
０にしてある。

【００４８】図７（Ａ）〜（Ｃ）は、図９、図１０の従
来例と本具体例での立上り時におけるＶＯＵＴの比較結
果を示すグラフである。

【００４９】シミュレーションの条件としては、低圧電
源ＶＤＤ＝２．５Ｖ、コンデンサＣ１、Ｃ２＝２０００
ｐＦ、コンデンサＣＬ＝５０００ｐＦで、全て同一条件
である。

【００５０】本具体例のミュレーション結果である図７
（Ｃ）には、寄生ダイオードがＯＮすることにより、低
電圧時のチャージ能力を補強する事ができ、少なくとも
従来例の１．５倍の電流駆動能力があり、立上り時間も
２倍以上早く、従って、電流能力が極めて高かった。

【００５１】（第２の具体例）図３は、本発明に係わる
昇圧回路の第２の具体例を示す図である。

【００５２】前記した第１の具体例では、昇圧用コンデ
ンサＣ１、Ｃ２に充電するトランジスタＭＮ１、ＭＮ３
に並列にＰｃｈトランジスタＭＰＡ１、ＭＰＡ２を配置
することにより、低電圧時における昇圧回路の立上りの
改善、及び、負荷電流が大きい時の電流能力の向上を可
能にしたが、この第２の具体例では、ＭＯＳスイッチを
使わずにダイオードを使ったものであり、この構成を図
３に示す。

【００５３】図３のダイオードＶＦ１、ＶＦ２の基本的
な動作は、図１のＭＰＡ１、ＭＰＡ２と同じであり、従
って、その効果も基本的には同じである。

【００５４】また、図５は、図１の３倍昇圧回路をより
一般的に（ｎ＋１）倍昇圧回路に適用した場合の例であ
る。

【００５５】昇圧用コンデンサＣ１、Ｃ２、〜、Ｃｎに
対して、チャージ用ＮｃｈトランジスタＭＮ１、ＭＮ
３、〜、ＭＮ２ｎ−１のスイッチにそれぞれ並列にゲー
ト、ソース、バックゲートをショートしたＰｃｈトラン
ジスタＭＰＡ１、ＭＰＡ２、〜、ＭＰＡｎを配置してい
る。

【００５６】なお、この昇圧回路では、全てのチャージ
用スイッチに対して並列にダイオード接続されたトラン
ジスタを配置しているが、動作上必要とする電圧、電流
が少なければ、必要最小限だけ配置すれば良い。

【００５７】

【発明の効果】本発明に係わる昇圧回路は、上述のよう
に構成したので、ＭＯＳトランジスタ又はダイオードを
追加するだけで、昇圧回路の低電圧動作を改善すること
ができ、同時に電流能力の改善を可能にした。

【図面の簡単な説明】

【図１】本発明の第１の具体例を示す回路図である。

【図２】制御信号の波形を示す図である。

【図３】本発明の第２の具体例を示す回路図である。

【図４】第１の具体例を説明する図であり、追加したＮ
ウエル内のトランジスタを示す断面図である。

【図５】第１の具体例を一般的に示した回路図である。

【図６】シュミレーションを行った際のブロック図であ
る。

【図７】（ａ）は、図９のシュミレーション結果を示す
グラフ、（ｂ）は、図１０のシュミレーション結果を示
すグラフ、（ｃ）は、図１の昇圧回路のシュミレーショ
ン結果を示すグラフである。

【図８】昇圧回路の一般的なブロック図である。

【図９】第１の従来例の回路図である。

【図１０】（Ａ）は、第２の従来例の回路図、（Ａ）
は、Ｎウエル内に形成されたトランジスタＭＰ４又はＭ
Ｐ５の構成を示す図である。

【図１１】実開平７−４２５６６号に示された回路図で
ある。

【符号の説明】

ＭＮ１〜ＭＮ４ＮｃｈトランジスタＭＰ１〜ＭＰ３ＰｃｈトランジスタＭＰＡ１、ＭＰＡ１トランジスタＶＦ１、ＶＦ２ダイオードＣ１、Ｃ２、ＣｌコンデンサＶＤＤ電源電圧ＶＯＵＴ出力電圧ＣＬＫ１、ＣＬＫ２制御信号

Claims

【特許請求の範囲】

【請求項１】複数の第１のコンデンサと、前記第１の
コンデンサの一方の端子と電源との間に設けた電源側ス
イッチングトランジスタと前記第１のコンデンサの他方
の端子とグランドとの間に設けたグランド側スイッチン
グトランジスタとからなる第１群の複数のスイッチング
トランジスタと、前記第１群のスイッチングトランジス
タとＯＮ・ＯＦＦが反対に制御される第２群の複数のス
イッチングトランジスタと、出力用の第２のコンデンサ
とからなり、第１の期間に、前記第１群のスイッチング
トランジスタをＯＮ状態にすることで、前記複数の第１
のコンデンサを前記電源に接続して充電し、第２の期間
に、前記第１群のスイッチングトランジスタをＯＦＦ状
態にし、同時に、前記第２群のスイッチングトランジス
タをＯＮ状態にすることで、前記充電した複数の第１の
コンデンサを直列に接続すると共に、前記第２のコンデ
ンサに接続することで、前記第２のコンデンサから、前
記電源電圧より高い昇圧した電圧を得るようにした昇圧
回路において、前記電源側のスイッチングトランジスタに並列にダイオ
ードを接続したことを特徴とする昇圧回路。
【請求項２】前記ダイオードのアノードは、前記電源
に接続され、前記ダイオードのカソードは、前記第１の
コンデンサの一方の端子に接続されることを特徴とする
請求項１記載の昇圧回路。
【請求項３】前記第１群のスイッチングトランジスタ
は、Ｐ型半導体基板上に形成したＮチャンネルトランジ
スタであり、前記ダイオードは、Ｐ型半導体基板上のＮ
ウエル内に形成したＰチャンネルトランジスタのドレイ
ンと前記Ｎウエル間に形成された寄生ダイオードである
ことを特徴とする請求項１又は２記載の昇圧回路。
【請求項４】Ｎウエル内に形成した前記Ｐチャンネル
トランジスタのゲートとソースとバックゲートとは接続
されて、前記第１のコンデンサの一方の端子に接続さ
れ、前記Ｐチャンネルトランジスタのドレインは、前記
電源に接続されることを特徴とする請求項３記載の昇圧
回路。
【請求項５】前記第２の期間に、前記第１群のスイッ
チングトランジスタをＯＦＦ状態にし、同時に、前記第
２群のスイッチングトランジスタをＯＮ状態にすること
で、前記充電した複数の第１のコンデンサを直列に接続
する際、直列に接続された前記第１のコンデンサの一端
は、前記電源に接続されることを特徴とする請求項１乃
至４のいずれかに記載の昇圧回路。
【請求項６】前記第２の期間に、前記第１群のスイッ
チングトランジスタをＯＦＦ状態にし、同時に、前記第
２群のスイッチングトランジスタをＯＮ状態にすること
で、前記充電した複数の第１のコンデンサを直列に接続
する際、直列に接続された前記第１のコンデンサの一端
は、前記グランドに接続されることを特徴とする請求項
１乃至４のいずれかに記載の昇圧回路。