JP4791762B2 - スイッチングレギュレータの制御回路およびそれを利用した電源装置、電子機器 - Google Patents

Description

本発明は、スイッチングレギュレータに関し、特に軽負荷時における制御技術に関する。

近年の携帯電話、ＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｃｅ）等の情報端末においては、電池の出力電圧よりも高い電圧、あるいは低い電圧を必要とするデバイスが使用される。このように、電池電圧よりも高い、もしくは低い電圧が必要とされる場合には、スイッチングレギュレータ等を用いた電源装置を利用して電池電圧を昇圧、もしくは降圧し、各デバイスに供給すべき適切な電圧を生成している。

このような電源装置は、スイッチングレギュレータのスイッチング素子のオンオフを制御するための制御回路を備える。この制御回路がスイッチング素子を制御する方法としては、スイッチングレギュレータの出力電圧と目標値となる設定電圧を比較し、その誤差電圧が最小となるように駆動信号のパルス幅を変化させるパルス幅変調方式が広く用いられている（特許文献１）。

パルス幅変調方式によれば、スイッチング素子がオンするオン時間、すなわちデューティ比を変化させることにより、出力電圧を一定に保つことができる。

特開２００３−１８９５９７号公報

しかしながら、上述のパルス幅変調方式では、スイッチングレギュレータにより駆動される負荷が軽負荷となった場合にも、スイッチング素子をオンオフし続ける。スイッチング素子には、パワーＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）などが用いられ、そのオンオフには、ゲートドライブ電流が必要とされるため、消費電流の改善の余地があった。

本発明はこうした課題に鑑みてなされたものであり、その目的は、軽負荷時の効率を改善したスイッチングレギュレータの提供にある。

本発明のある態様は、スイッチングレギュレータのスイッチングトランジスタを駆動する制御回路に関する。この制御回路は、スイッチングトランジスタのオン時間を規定するパルス幅変調信号を、スイッチングレギュレータの出力電圧とその目標値となる設定電圧との誤差電圧が最小となるように、かつスイッチングトランジスタのオン時間が所定の最小オン時間より長くなるように生成するパルス幅変調器と、パルス幅変調信号にもとづき、スイッチングトランジスタを駆動するドライバ回路と、を備える。ドライバ回路は、誤差電圧と所定のしきい値電圧とを比較して軽負荷状態を検出し、軽負荷状態において、スイッチングトランジスタを強制的にオフする。

出力キャパシタから負荷に流れ出る出力電流が減少する軽負荷状態においては、スイッチングトランジスタを介して出力キャパシタへ供給される電流も減少する。このとき、パルス幅変調器は、スイッチングトランジスタのオン時間が短くなるように帰還制御を行う。その結果、出力電圧と基準電圧との誤差電圧は低下する（あるいは上昇する。いずれとなるかは回路の論理構成による。）ため、この誤差電圧と所定のしきい値電圧と比較することにより、軽負荷状態が検出される。
また、スイッチングトランジスタのオン時間は、最小オン時間以上となるように制限されているため、軽負荷状態において、最小オン時間を有するパルスによりスイッチングトランジスタがオンすると、出力電圧は上昇し、誤差電圧は下降（あるいは上昇）する。誤差電圧がしきい値電圧を下回り、スイッチングトランジスタが強制的にオフされると、出力キャパシタへの充電が遮断されるため、出力電圧は低下し、誤差電圧は上昇して、しきい値電圧を上回り、再度最小オン時間を有するパルスによってスイッチングトランジスタがオンされる。

この態様によると、軽負荷状態において、スイッチングトランジスタが最小オン時間でオンし、その後スイッチングトランジスタが強制的にオフされる間欠動作を繰り返すため、スイッチング動作の頻度が低下する。その結果、スイッチングトランジスタのゲートドライブ電流を低減して効率を改善することができる。

ドライバ回路は、誤差電圧としきい値電圧とを比較する軽負荷検出用コンパレータを含み、当該軽負荷検出用コンパレータの出力信号とパルス幅変調信号との論理演算結果にもとづき、スイッチングトランジスタを駆動してもよい。
軽負荷検出用コンパレータの出力信号を用いて、パルス幅変調信号の論理値を強制的に切り替えることにより、軽負荷状態において、スイッチングトランジスタを強制的にオフすることができる。

パルス幅変調器は、誤差電圧と周期電圧とを比較するパルス幅変調用コンパレータと、所定の最小基準電圧と周期電圧とを比較する最小デューティ比設定用コンパレータと、を含み、パルス幅変調用コンパレータの出力信号と最小デューティ比設定用コンパレータの出力信号との論理演算によりパルス幅変調信号を生成してもよい。軽負荷検出用コンパレータは、最小基準電圧をしきい値電圧として、軽負荷状態を検出してもよい。

ドライバ回路は、データ端子に軽負荷検出用コンパレータの出力信号が入力され、クロック端子に最小デューティ比設定用コンパレータの出力信号が入力されたフリップフロップ回路をさらに含み、フリップフロップ回路の出力信号と、パルス幅変調器の出力信号との論理演算結果にもとづき、スイッチングトランジスタを駆動してもよい。
フリップフロップ回路を設けることにより、誤差電圧が最小基準電圧を下回った後、最小オン時間またはそれより長い期間、スイッチングトランジスタが確実に１回オンされる。その結果、出力電圧は上昇し、誤差電圧は最小基準電圧よりもさらに低下するため、スイッチングトランジスタを所定期間、確実にオフすることができる。

パルス幅変調器は、誤差電圧と周期電圧とを比較するパルス幅変調用コンパレータと、所定の最小基準電圧と周期電圧とを比較する最小デューティ比設定用コンパレータと、を含んでもよい。ドライバ回路は、パルス幅変調用コンパレータの出力信号がデータ端子に入力され、最小デューティ比設定用コンパレータの出力信号がゲート端子に入力されるＤラッチ回路を含み、Ｄラッチ回路の出力信号にもとづき、スイッチングトランジスタを駆動してもよい。
Ｄラッチ回路を設けることにより、軽負荷検出用コンパレータを設けずとも、軽負荷状態においてスイッチングトランジスタを強制的にオフすることができ、回路面積を削減することができる。

上述の制御回路は、１つの半導体基板に一体集積化されてもよい。制御回路を１つのＬＳＩとして集積化することにより、回路面積を削減することができる。

本発明の別の態様は、電源装置である。この電源装置は、スイッチングトランジスタを含むスイッチングレギュレータ出力回路と、スイッチングトランジスタを駆動する上述の制御回路と、を備える。

この態様によると、電源装置に軽負荷が接続された場合において、電源装置の効率を高めることができる。

本発明のさらに別の態様は、電子機器である。この電子機器は、マイクロプロセッサと、電池電圧を降圧してマイクロプロセッサに供給する上述の電源装置と、を備える。
この態様によれば、電子機器の状態に応じてマイクロプロセッサの消費電流が減少し、軽負荷状態となった場合にも、効率よく駆動電圧を供給することができる。

本発明のさらに別の態様は、スイッチングレギュレータのスイッチングトランジスタの制御方法である。この制御方法は、スイッチングトランジスタのオン時間を規定するパルス幅変調信号を、スイッチングレギュレータの出力電圧とその目標値となる設定電圧との誤差電圧が最小となるように、かつスイッチングトランジスタのオン時間が所定の最小オン時間より長くなるように生成し、誤差電圧と所定のしきい値電圧とを比較して軽負荷状態を検出し、軽負荷状態において、スイッチングトランジスタを強制的にオフする。
この態様によれば、軽負荷状態を好適に検出し、効率を向上することができる。

なお、以上の構成要素の任意の組合せや、本発明の構成要素や表現を方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。

本発明に係る制御回路および電源装置によれば、スイッチングレギュレータの軽負荷時の効率を改善することができる。

図１は、本発明の実施の形態に係る電源装置２００の構成を示す。本実施の形態に係る電源装置２００は、制御回路１００と、スイッチングレギュレータ出力回路４０の２つのブロックを含んで構成される降圧型ＤＣ／ＤＣコンバータである。この電源装置２００は、入力端子２０２、出力端子２０４を備え、それぞれの端子に印加され、または現れる電圧を入力電圧Ｖｉｎ、出力電圧Ｖｏｕｔという。電源装置２００は、出力電圧Ｖｏｕｔが、目標値である設定電圧Ｖｓｅｔとなるように入力電圧Ｖｉｎを降圧する。

図２は、図１の電源装置２００を搭載する電子機器３００の構成を示すブロック図である。電子機器３００は、たとえば携帯電話端末や、デジタルカメラ、携帯ゲーム機器など電池駆動型の小型情報端末である。電子機器３００は、電源装置２００、マイクロプロセッサ２１０、電池２２０を含む。電池２２０は、リチウムイオン電池などであって、３Ｖ〜４Ｖ程度の電池電圧Ｖｂａｔを出力し、電源装置２００の入力端子２０２へと出力する。
マイクロプロセッサ２１０は、電子機器３００全体を統合的に制御するＣＰＵなどのＬＳＩであって、１．５Ｖ程度の低電源電圧で動作する。マイクロプロセッサ２１０の電源端子は、電源装置２００の出力端子２０４に負荷として接続され、電源電圧が供給される。

電源装置２００は、入力端子２０２に入力された電池電圧Ｖｂａｔを１．５Ｖまで降圧してマイクロプロセッサ２１０へと出力する。マイクロプロセッサ２１０の消費電流Ｉｏｕｔは、電子機器３００の動作状態に応じて変化し、ユーザが使用中においては、さまざまな演算処理を行うため、ある程度の電流が流れる。一方、ユーザが使用しない待機状態においては、消費電流Ｉｏｕｔは非常に小さくなる。電源装置２００は、このような負荷の消費電流Ｉｏｕｔが非常に小さな軽負荷状態において、高効率に電圧変換を行う。以下、電源装置２００の構成について詳細に説明する。

図１に戻る。スイッチングレギュレータ出力回路４０は、スイッチングトランジスタＭ１、整流ダイオードＤ１、出力インダクタＬ１、出力キャパシタＣ１を含むダイオード整流方式のスイッチングレギュレータを構成する。スイッチングトランジスタＭ１は、ＰチャンネルＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）であって、ゲートに印加されるパルス幅変調された駆動信号Ｖｓｗによりオン、オフされるスイッチング素子として機能する。スイッチングトランジスタＭ１にはＮチャンネルＭＯＳＦＥＴを用いてもよい。

スイッチングトランジスタＭ１のソースは、電源装置２００の入力端子２０２に接続される。整流ダイオードＤ１は、アノードが接地され、カソードがスイッチングトランジスタＭ１のドレインに接続される。スイッチングトランジスタＭ１と整流ダイオードＤ１の接続点と、電源装置２００の出力端子２０４との間には、出力インダクタＬ１が接続される。出力端子２０４と接地間には出力キャパシタＣ１が設けられる。

スイッチングレギュレータ出力回路４０において、スイッチングトランジスタＭ１がオンのとき、入力端子２０２から、スイッチングトランジスタＭ１および出力インダクタＬ１を介して電流が流れ、出力キャパシタＣ１が充電される。
スイッチングトランジスタＭ１がオフすると、出力インダクタＬ１はスイッチングトランジスタＭ１がオンの期間に流れていた電流を流し続けようとするため、整流ダイオードＤ１を介して電流が流れることになる。このとき、整流ダイオードＤ１を介して流れる電流（以下、インダクタ電流ＩＬという）により出力キャパシタＣ１が充電される。

このように、スイッチングトランジスタＭ１のオンオフを繰り返すことによって、出力インダクタＬ１と出力キャパシタＣ１の間でエネルギの変換が行われて、入力電圧Ｖｉｎが降圧され、出力端子２０４からは、出力キャパシタＣ１によって平滑化された出力電圧Ｖｏｕｔが出力される。出力キャパシタＣ１から負荷に流れる電流を出力電流Ｉｏｕｔという。

制御回路１００は、スイッチングトランジスタＭ１のゲート端子に駆動信号Ｖｓｗを出力し、そのスイッチング動作を制御する回路である。駆動信号Ｖｓｗは、ハイレベルとローレベルが交互に繰り返されるパルス幅変調信号であり、ローレベルの期間とハイレベルの期間に応じてスイッチングトランジスタＭ１のオン、オフの時間が制御されて、スイッチングレギュレータ出力回路４０が駆動され、出力電圧Ｖｏｕｔが調節される。

制御回路１００は、駆動信号出力端子１０２から駆動信号Ｖｓｗを出力し、帰還端子１０４には、電源装置２００の出力電圧Ｖｏｕｔが帰還される。この制御回路１００は、パルス幅変調器１０、ドライバ回路３０を含む。

パルス幅変調器１０は、スイッチングトランジスタＭ１のオン時間Ｔｏｎを規定するパルス幅変調信号（以下、ＰＷＭ信号Ｖｐｗｍという）を、スイッチングレギュレータの出力電圧Ｖｏｕｔとその目標値となる設定電圧Ｖｓｅｔとの誤差電圧が最小となるように、かつスイッチングトランジスタＭ１のオン時間Ｔｏｎが所定の最小オン時間Ｔｍｉｎより長くなるように生成する。
ドライバ回路３０は、ＰＷＭ信号Ｖｐｗｍにもとづき、スイッチングレギュレータ出力回路４０のスイッチングトランジスタＭ１を駆動する。スイッチングレギュレータ出力回路４０のスイッチングトランジスタＭ１は、ＰＷＭ信号Ｖｐｗｍがローレベルのときオン、ハイレベルときオフとなる。

パルス幅変調器１０は、誤差増幅器１２、パルス幅変調用コンパレータ（以下、ＰＷＭ用コンパレータという）１４、発振器１６、最小デューティ比設定用コンパレータ１８、ＡＮＤゲート２０、第１抵抗Ｒ１、第２抵抗Ｒ２を含む。
誤差増幅器１２は、電源装置２００の出力電圧Ｖｏｕｔと、設定電圧Ｖｓｅｔとの誤差電圧Ｖｅｒｒを生成する。誤差増幅器１２の反転入力端子には、出力電圧Ｖｏｕｔが第１抵抗Ｒ１、第２抵抗Ｒ２によって分圧された出力電圧Ｖｏｕｔ’＝Ｒ２／（Ｒ１＋Ｒ２）×Ｖｏｕｔが帰還入力され、非反転入力端子には、所定の基準電圧Ｖｒｅｆが入力される。誤差増幅器１２は、分圧された出力電圧Ｖｏｕｔ’（以下、単に出力電圧Ｖｏｕｔ’ともいう）と基準電圧Ｖｒｅｆを比較し、その誤差を増幅して誤差電圧Ｖｅｒｒを出力する。この誤差増幅器１２によって、出力電圧Ｖｏｕｔ’と基準電圧Ｖｒｅｆの誤差が０Ｖとなるように帰還がかかり誤差電圧Ｖｅｒｒが生成される。出力電圧Ｖｏｕｔの目標値である設定電圧Ｖｓｅｔは、Ｖｓｅｔ＝（Ｒ１＋Ｒ２）／Ｒ２×Ｖｒｅｆである。

発振器１６は、一定の周波数をもつのこぎり波状あるいは三角波状の周期電圧Ｖｏｓｃを生成する。ＰＷＭ用コンパレータ１４の反転入力端子には、誤差増幅器１２から出力される誤差電圧Ｖｅｒｒが入力され、非反転入力端子には発振器１６から出力される周期電圧Ｖｏｓｃが入力される。ＰＷＭ用コンパレータ１４は、Ｖｅｒｒ＜Ｖｏｓｃのときハイレベル、Ｖｅｒｒ＞Ｖｏｓｃのときローレベルとなる第１ＰＷＭ信号Ｖｐｗｍ１を生成する。第１ＰＷＭ信号Ｖｐｗｍ１のデューティ比は、誤差電圧Ｖｅｒｒにもとづいて制御され、誤差電圧Ｖｅｒｒが低くなるほど、ローレベルの時間が短くなる。

最小デューティ比設定用コンパレータ１８の非反転入力端子には、発振器１６から出力される周期電圧Ｖｏｓｃが入力され、反転入力端子には所定の最小基準電圧Ｖｍｉｎが入力される。最小デューティ比設定用コンパレータ１８からは、デューティ比が固定された第２ＰＷＭ信号Ｖｐｗｍ２が生成される。第２ＰＷＭ信号Ｖｐｗｍ２がローレベルの時間は、スイッチングトランジスタＭ１の最小オン時間Ｔｍｉｎに相当する。

ＡＮＤゲート２０には、ＰＷＭ用コンパレータ１４から出力される第１ＰＷＭ信号Ｖｐｗｍ１と、最小デューティ比設定用コンパレータ１８から出力される第２ＰＷＭ信号Ｖｐｗｍ２とが入力される。ＡＮＤゲート２０は、第１ＰＷＭ信号Ｖｐｗｍ１と第２ＰＷＭ信号Ｖｐｗｍ２の論理積をパルス幅変調信号ＰＷＭ（以下、ＰＷＭ信号Ｖｐｗｍという）として出力する。

こうして、ＰＷＭ信号Ｖｐｗｍのデューティ比は、出力電圧Ｖｏｕｔ’と基準電圧Ｖｒｅｆの誤差が０に近づくようにデューティ比が制御され、その結果、電源装置２００の出力電圧Ｖｏｕｔは、設定電圧Ｖｓｅｔに近づくように安定化される。また、ＰＷＭ信号Ｖｐｗｍのローレベルの時間、すなわち、スイッチングトランジスタＭ１のオン時間Ｔｏｎは、第２ＰＷＭ信号Ｖｐｗｍ２のローレベルの時間、すなわち最小オン時間Ｔｍｉｎより長くなる。

ＰＷＭ信号ＶｐｗｍにもとづきスイッチングトランジスタＭ１を駆動するドライバ回路３０は、誤差電圧Ｖｅｒｒと、所定のしきい値電圧Ｖｔｈとを比較して軽負荷状態を検出し、軽負荷状態が検出されると、スイッチングトランジスタＭ１を強制的にオフする。

ここで、スイッチングレギュレータの重負荷時と軽負荷時の動作について説明する。図３（ａ）、（ｂ）は、重負荷時および軽負荷時におけるスイッチングレギュレータの動作状態を示す電圧、電流波形図である。同図において、ＩＬは出力インダクタＬ１に流れるインダクタ電流を、Ｉｏｕｔは負荷に流れる出力電流を表す。インダクタ電流ＩＬの時間平均値が出力電流Ｉｏｕｔとなっている。図３（ａ）に示すように、出力電流Ｉｏｕｔが十分に大きいときには、ＰＷＭ信号Ｖｐｗｍのデューティ比にもとづいてスイッチングトランジスタＭ１が駆動される。この状態においては、出力電圧Ｖｏｕｔと、入力電圧Ｖｉｎとの間には、Ｖｏｕｔ＝Ｔｏｎ／Ｔｐ×Ｖｉｎが成り立つ。ここでＴｐは周期時間である。

図３（ｂ）に示すように、軽負荷となり出力電流Ｉｏｕｔが減少すると、周期時間Ｔｐのうち、出力インダクタＬ１に電流が流れない時間が発生する、いわゆる断続モードとなる。断続モードとなると、出力電圧Ｖｏｕｔと入力電圧Ｖｉｎとの間には、上記関係式は成り立たなくなり、スイッチングトランジスタＭ１のオン時間Ｔｏｎは、図３（ａ）に示すオン時間Ｔｏｎよりも短くなる。軽負荷状態において、ごく短い時間、スイッチングトランジスタＭ１をオンさせる場合にも、スイッチングトランジスタＭ１のゲートドライブ電流が必要となるため、スイッチングトランジスタＭ１のスイッチング動作の頻度を低下させることが消費電流の低下につながる。以下、ドライバ回路３０による軽負荷状態の検出およびスイッチングトランジスタＭ１の駆動について説明する。

ドライバ回路３０は、インバータ３２、ＮＯＲゲート３４、Ｄフリップフロップ３６、軽負荷検出用コンパレータ３８を含む。

電源装置２００の出力キャパシタＣ１から負荷に流れ出る出力電流Ｉｏｕｔが減少すると、スイッチングトランジスタＭ１、出力インダクタＬ１を介して出力キャパシタへの供給されるインダクタ電流ＩＬを減少させる方向に、すなわちスイッチングトランジスタＭ１のオン時間Ｔｏｎが短くなる方向に帰還がかかり、誤差電圧Ｖｅｒｒは低下していく。そこでドライバ回路３０は、誤差電圧Ｖｅｒｒと所定のしきい値電圧を比較することにより、軽負荷状態を検出する。

軽負荷検出用コンパレータ３８は、この電圧比較を行うために設けられ、非反転入力端子に最小基準電圧Ｖｍｉｎが入力され、反転入力端子に誤差電圧Ｖｅｒｒが入力される。軽負荷検出用コンパレータ３８の出力信号Ｖｃｍｐは、Ｖｅｒｒ＞Ｖｍｉｎのときローレベル、Ｖｅｒｒ＜Ｖｍｉｎのときハイレベルとなる。以下、軽負荷検出用コンパレータ３８の出力信号Ｖｃｍｐを、軽負荷検出信号Ｖｃｍｐという。

Ｄフリップフロップ３６のデータ端子Ｄには、軽負荷検出信号Ｖｃｍｐが入力され、クロック端子ＣＫには、最小デューティ比設定用コンパレータ１８の出力信号である第２ＰＷＭ信号Ｖｐｗｍ２が入力される。Ｄフリップフロップ３６は、クロック端子ＣＫに入力される第２ＰＷＭ信号Ｖｐｗｍ２の立ち上がりエッジ（ポジエッジ）をトリガとしてデータ端子Ｄに入力される軽負荷検出信号Ｖｃｍｐを保持して出力する。

ＮＯＲゲート３４は、Ｄフリップフロップ３６の出力信号Ｖｃｍｐ’と、パルス幅変調器１０から出力されるＰＷＭ信号Ｖｐｗｍの否定論理和を出力する。ＮＯＲゲート３４の出力信号Ｖｐｗｍ’は、Ｄフリップフロップ３６の出力信号Ｖｃｍｐ’がローレベルのとき、ＰＷＭ信号Ｖｐｗｍを論理反転した信号となる。また、Ｄフリップフロップ３６の出力信号Ｖｃｍｐ’がハイレベルのとき、ＮＯＲゲート３４の出力信号Ｖｐｗｍ’は、ローレベルに固定される。

インバータ３２は、ＮＯＲゲート３４の出力信号Ｖｐｗｍ’を反転して駆動信号Ｖｓｗを生成し、駆動信号出力端子１０２から出力する。従って、ドライバ回路３０は、Ｄフリップフロップ３６の出力信号Ｖｃｍｐ’がハイレベルの期間、スイッチングトランジスタＭ１を強制的にオフする。

以上のように構成された電源装置２００の動作について説明する。図４は、電源装置２００の各電圧波形を示す図である。図４は、上から順に、出力電流Ｉｏｕｔ、誤差電圧Ｖｅｒｒおよび周期電圧Ｖｏｓｃ、第１ＰＷＭ信号Ｖｐｗｍ１、第２ＰＷＭ信号Ｖｐｗｍ２、ＰＷＭ信号Ｖｐｗｍ、軽負荷検出信号Ｖｃｍｐ、Ｄフリップフロップ３６の出力信号Ｖｃｍｐ’、ＰＷＭ信号Ｖｐｗｍ’を示す。同図は、縦軸および横軸を適宜拡大、縮小して示している。

時刻Ｔ０において、電源装置２００に接続されるマイクロプロセッサ２１０が、通常の動作状態（重負荷状態）から待機状態（軽負荷状態）へと移行する。その結果、電源装置２００の出力電流Ｉｏｕｔが減少し、断続モードで動作するようになる。図３（ｂ）で説明したように、断続モードにおいては、スイッチングトランジスタＭ１のオン時間Ｔｏｎが短くなる。時刻Ｔ０以降、誤差電圧Ｖｅｒｒは徐々に低下し、第１ＰＷＭ信号Ｖｐｗｍ１のローレベルの時間が徐々に変化していく。一方、第２ＰＷＭ信号Ｖｐｗｍ２のデューティ比は、負荷であるマイクロプロセッサ２１０の状態によらず一定である。

時刻Ｔ０以降、第１ＰＷＭ信号Ｖｐｗｍ１のローレベルの期間は徐々に短くなり、パルス幅変調器１０から出力されるＰＷＭ信号Ｖｐｗｍのローレベルの期間も短くなっていく。やがて、ＰＷＭ信号Ｖｐｗｍのローレベルの期間は、図中、パルスＰ１で示すように、第２ＰＷＭ信号Ｖｐｗｍ２のローレベルの期間Ｔｍｉｎに等しくなる。理解を助けるために、図４においては、ＰＷＭ信号Ｖｐｍｗがローレベルの状態を一つのパルスとして符号Ｐ１〜Ｐ４を付している。

時刻Ｔ１に、誤差増幅器１２から出力される誤差電圧Ｖｅｒｒが、最小基準電圧Ｖｍｉｎより低くなると、軽負荷検出信号Ｖｃｍｐがハイレベルとなる。その後、時刻Ｔ２にＤフリップフロップ３６のクロック端子ＣＫに入力される第２ＰＷＭ信号Ｖｐｗｍ２がハイレベルとなり、Ｄフリップフロップ３６の出力信号Ｖｃｍｐ’もハイレベルとなる。

ＰＷＭ信号Ｖｐｗｍのローレベルの期間が短くなり、パルスＰ１のように最小値Ｔｍｉｎに達すると、制御回路１００は、所定の出力電圧Ｖｓｅｔを生成するために必要な時間より長い時間、スイッチングトランジスタＭ１をオンすることになる。すなわち、電源装置２００の出力電圧Ｖｏｕｔを設定電圧Ｖｓｅｔに安定化させるためには、第１ＰＷＭ信号Ｖｐｗｍ１のパルスＰ１’がローレベルの期間、スイッチングトランジスタＭ１をオンする必要があるところ、ＰＷＭ信号Ｖｐｗｍのローレベルの期間は、最小オン時間Ｔｏｎとなる。その結果、スイッチングトランジスタＭ１、出力インダクタＬ１を介して、出力キャパシタＣ１に過剰の電荷が供給されるため、出力電圧Ｖｏｕｔは、その目標値Ｖｓｅｔより高くなる。パルスＰ１によってスイッチングトランジスタＭ１がオンされ、出力電圧Ｖｏｕｔが設定値Ｖｓｅｔより高くなると、誤差増幅器１２から出力される誤差電圧Ｖｅｒｒは低下する。

時刻Ｔ２に、Ｄフリップフロップ３６の出力信号Ｖｃｍｐ’がハイレベルとなると、ＰＷＭ信号Ｖｐｗｍ’にパルスＰ２、Ｐ３は現れず、スイッチングトランジスタＭ１はオンされない。スイッチングトランジスタＭ１がオンしないと、出力キャパシタＣ１への充電が行われないため、出力電圧Ｖｏｕｔは出力電流Ｉｏｕｔによる放電によって徐々に低下し、誤差電圧Ｖｅｒｒは上昇し始める。

時刻Ｔ３に誤差電圧Ｖｅｒｒが最小基準電圧Ｖｍｉｎより高くなると、軽負荷検出信号Ｖｃｍｐはローレベルとなる。その後、時刻Ｔ４に、Ｄフリップフロップ３６のクロック端子ＣＫにハイレベルが入力されるタイミングで、Ｄフリップフロップ３６の出力信号Ｖｃｍｐ’がローレベルとなる。Ｄフリップフロップ３６の出力信号Ｖｃｍｐ’がローレベルとなると、スイッチングトランジスタＭ１のスイッチング動作が再開される。

時刻Ｔ４に、スイッチングトランジスタＭ１のスイッチング動作が可能な状態となると、パルスＰ４、Ｐ５によってスイッチングトランジスタＭ１がオンする。このパルスＰ４、Ｐ５のローレベルの時間は、最小オン時間Ｔｍｉｎに等しいかそれよりも長いため、スイッチングトランジスタＭ１および出力インダクタＬ１を介して、出力キャパシタＣ１に過剰な電荷が供給され、出力電圧Ｖｏｕｔが目標値Ｖｓｅｔよりも上昇する。その結果、誤差電圧Ｖｅｒｒは再び低下して時刻Ｔ５に最小基準電圧Ｖｍｉｎを下回り、時刻Ｔ６には、再びＤフリップフロップ３６の出力信号Ｖｃｍｐ’がハイレベルとなり、スイッチングトランジスタＭ１が強制的にオフされる。

このようにして、スイッチングトランジスタＭ１のオン時間に下限値を設定することにより、軽負荷状態において、出力電圧Ｖｏｕｔは、設定値Ｖｓｅｔよりもわずかに上昇する。そして、出力電圧Ｖｏｕｔにともなって変動する誤差電圧Ｖｅｒｒと、最小基準電圧Ｖｍｉｎを比較することにより、軽負荷状態を検出する。

本実施の形態に係る電源装置２００によれば、軽負荷状態において、スイッチングトランジスタＭ１を強制的にオフすることにより、スイッチングトランジスタＭ１がオンする頻度が低下する。軽負荷状態が持続すると、図中、時刻Ｔ２からＴ４に相当する駆動期間と、時刻Ｔ４から時刻Ｔ６に相当する停止期間を間欠的に繰り返すことになるため、スイッチングトランジスタＭ１のゲートドライブ電流が流れる頻度も減少し、制御回路１００の消費電流を減少して高効率化を図ることができる。

また、Ｄフリップフロップ３６を設けることにより、誤差電圧Ｖｅｒｒが最小基準電圧Ｖｍｉｎを下回った後、図４のＰ１で示すパルスによって必ず一回、最小オン時間Ｔｍｉｎより長い期間、スイッチングトランジスタＭ１がオンされる。その結果、出力電圧Ｖｏｕｔは上昇し、誤差電圧Ｖｅｒｒは低下するため、確実に停止期間に遷移させることができる。さらに、Ｄフリップフロップ３６を設けることにより、スイッチングトランジスタＭ１がオンしている途中で、強制的にオフされるのを防止することができる。

また、最小オン時間Ｔｍｉｎを有するパルスＰ４により１回だけスイッチングトランジスタＭ１をオフすることにより、出力電圧Ｖｏｕｔのリップルを小さく抑えることができる。さらに、最小基準電圧Ｖｍｉｎによって最小オン時間Ｔｍｉｎを調節することにより、間欠動作の周波数を制御することができる。すなわち、図４の例では、パルスＰ２、Ｐ３が現れる期間、スイッチングトランジスタＭ１を強制的にオフし、パルスＰ４、Ｐ５が現れる期間、スイッチングトランジスタＭ１を駆動するため、間欠動作の周波数は、発振器１６の周波数の略１／２倍となる。間欠動作の周波数を低くするほど、スイッチング動作の頻度は低下し、軽負荷状態における出力電圧Ｖｏｕｔの変動幅は大きくなる。逆に間欠動作の周波数を高くすると、出力電圧Ｖｏｕｔの変動幅を小さくすることができる。間欠動作の周波数をどの程度に設定するかについては、電源装置２００が搭載される電子機器３００や、負荷として接続されるマイクロプロセッサ２１０の仕様に応じて決定すればよい。

実施の形態は例示であり、それらの各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。

図５は、図１のパルス幅変調器１０、ドライバ回路３０の変形例を示す回路図である。同図において、図１と同様の構成要素には同一の符号を付し、適宜説明を省略する。
図５のパルス幅変調器１０は、第１抵抗Ｒ１、第２抵抗Ｒ２、誤差増幅器１２、ＰＷＭ用コンパレータ１４、発振器１６、最小デューティ比設定用コンパレータ１８を含む。

ドライバ回路３０は、Ｄラッチ回路４２、インバータ３２を含む。Ｄラッチ回路４２は、ＰＷＭ用コンパレータ１４の出力信号である第１ＰＷＭ信号Ｖｐｗｍ１がデータ端子Ｄに入力され、最小デューティ比設定用コンパレータ１８から出力される第２ＰＷＭ信号Ｖｐｗｍ２がゲート端子に入力される。Ｄラッチ回路４２は、第２ＰＷＭ信号Ｖｐｗｍ２がハイレベルの期間、第１ＰＷＭ信号Ｖｐｗｍ１をそのまま出力し、第２ＰＷＭ信号Ｖｐｗｍ２がローレベルの期間、第１ＰＷＭ信号Ｖｐｗｍ１の値を保持して出力する。インバータ３２は、Ｄラッチ回路４２の出力信号Ｖｐｗｍ’を反転してスイッチングトランジスタＭ１のゲートへと出力する。

図５のパルス幅変調器１０、ドライバ回路３０によれば、図１に示すパルス幅変調器１０、ドライバ回路３０と同様の機能を実現することができる。図５のパルス幅変調器１０、ドライバ回路３０においては、図１の軽負荷検出用コンパレータ３８が不要となるため、回路規模を縮小することができる。

実施の形態においては、軽負荷検出用コンパレータ３８は、最小オン時間Ｔｍｉｎを生成するための最小基準電圧Ｖｍｉｎを、軽負荷状態の検出のためのしきい値電圧として用いたが、これには限定されず、別の電圧値を用いてもよい。しきい値電圧の設定により、上述した間欠動作の周波数を調節することができる。

本実施の形態において、制御回路１００は、すべて一体集積化されていてもよく、あるいは、その一部がディスクリート部品で構成されていてもよい。また、制御回路１００は、スイッチングレギュレータ出力回路４０のスイッチングトランジスタＭ１を含んで集積化されてもよい。どの部分をどの程度集積化するかは、電源装置２００の仕様、コストや占有面積などによって決めればよい。

そのほか、スイッチングレギュレータ出力回路４０のスイッチングトランジスタＭ１は、Ｎ型のＭＯＳＦＥＴであってもよいし、整流ダイオードＤ１に代えて、同期整流用のスイッチングトランジスタを設けてもよい。

本実施の形態において、ハイレベル、ローレベルの論理値の設定は一例であって、インバータなどによって適宜反転させることにより自由に変更することが可能である。

本発明の実施の形態に係る電源装置の構成を示す図である。 図１の電源装置を搭載する電子機器の構成を示すブロック図である。 図３（ａ）、（ｂ）は、重負荷時および軽負荷時におけるスイッチングレギュレータの動作状態を示す電圧、電流波形図である。 図１の電源装置の各電圧波形を示す図である。 図１のパルス幅変調器、ドライバ回路の変形例を示す回路図である。

符号の説明

Ｃ１ 出力キャパシタ、 Ｄ１ 整流ダイオード、 Ｌ１ 出力インダクタ、 Ｍ１ スイッチングトランジスタ、 Ｒ１ 第１抵抗、 Ｒ２ 第２抵抗、 １０ パルス幅変調器、 １２ 誤差増幅器、 １４ ＰＷＭ用コンパレータ、 １６ 発振器、 １８ 最小デューティ比設定用コンパレータ、 ２０ ＡＮＤゲート、 ３０ ドライバ回路、 ３２ インバータ、 ３４ ＮＯＲゲート、 ３６ Ｄフリップフロップ、 ３８ 軽負荷検出用コンパレータ、 ４０ スイッチングレギュレータ出力回路、 ４２ Ｄラッチ回路、 １００ 制御回路、 １０２ 駆動信号出力端子、 １０４ 帰還端子、 ２００ 電源装置、 ２０２ 入力端子、 ２０４ 出力端子、 ２１０ マイクロプロセッサ、 ２２０ 電池、 ３００ 電子機器。

Claims (8)

1. スイッチングレギュレータのスイッチングトランジスタを駆動する制御回路であって、
   前記スイッチングトランジスタのオン時間を規定するパルス幅変調信号を、前記スイッチングレギュレータの出力電圧とその目標値となる設定電圧との差に応じた誤差電圧が最小となるように、かつ前記スイッチングトランジスタのオン時間が所定の最小オン時間より長くなるように生成するパルス幅変調器と、
   前記パルス幅変調信号にもとづき、前記スイッチングトランジスタを駆動するドライバ回路と、
   を備え、前記ドライバ回路は、前記誤差電圧が前記出力電圧が高くなるほど低下する構成において、前記誤差電圧が所定のしきい値電圧より低いときに前記スイッチングトランジスタを強制的にオフし、前記誤差電圧が前記出力電圧が高くなるほど上昇する構成において、前記誤差電圧が所定のしきい値電圧より高いときに前記スイッチングトランジスタを強制的にオフし、
   前記パルス幅変調器は、
   前記誤差電圧と周期電圧とを比較するパルス幅変調用コンパレータと、
   所定の最小基準電圧と前記周期電圧とを比較する最小デューティ比設定用コンパレータと、
   を含み、前記パルス幅変調用コンパレータの出力信号と前記最小デューティ比設定用コンパレータの出力信号との論理演算により前記パルス幅変調信号を生成し、
   前記ドライバ回路は、
   前記誤差電圧と前記しきい値電圧とを比較する軽負荷検出用コンパレータと、
   データ端子に前記軽負荷検出用コンパレータの出力信号が入力され、クロック端子に前記最小デューティ比設定用コンパレータの出力信号が入力されたフリップフロップ回路と、を含み、
   前記フリップフロップ回路の出力信号と、前記パルス幅変調器の出力信号との論理演算結果にもとづき、前記スイッチングトランジスタを駆動することを特徴とする制御回路。
2. スイッチングレギュレータのスイッチングトランジスタを駆動する制御回路であって、
   前記スイッチングトランジスタのオン時間を規定するパルス幅変調信号を、前記スイッチングレギュレータの出力電圧とその目標値となる設定電圧との差に応じた誤差電圧が最小となるように、かつ前記スイッチングトランジスタのオン時間が所定の最小オン時間より長くなるように生成するパルス幅変調器と、
   前記パルス幅変調信号にもとづき、前記スイッチングトランジスタを駆動するドライバ回路と、
   を備え、前記ドライバ回路は、前記誤差電圧が前記出力電圧が高くなるほど低下する構成において、前記誤差電圧が所定のしきい値電圧より低いときに前記スイッチングトランジスタを強制的にオフし、前記誤差電圧が前記出力電圧が高くなるほど上昇する構成において、前記誤差電圧が所定のしきい値電圧より高いときに前記スイッチングトランジスタを強制的にオフし、
   前記パルス幅変調器は、
   前記誤差電圧と周期電圧とを比較するパルス幅変調用コンパレータと、
   所定の最小基準電圧と前記周期電圧とを比較する最小デューティ比設定用コンパレータと、
   を含み、
   前記ドライバ回路は、
   前記パルス幅変調用コンパレータの出力信号がデータ端子に入力され、前記最小デューティ比設定用コンパレータの出力信号がゲート端子に入力されるＤラッチ回路を含み、前記Ｄラッチ回路の出力信号にもとづき、前記スイッチングトランジスタを駆動することを特徴とする制御回路。
3. 前記パルス幅変調器は、前記出力電圧と前記設定電圧との差分を増幅することにより前記誤差電圧を生成する誤差増幅器をさらに含むことを特徴とする請求項１または２に記載の制御回路。
4. スイッチングレギュレータのスイッチングトランジスタを駆動する制御回路であって、
   前記スイッチングレギュレータの出力電圧とその目標値となる設定電圧との差に応じた誤差電圧を生成する誤差増幅器と、
   前記誤差電圧と周期電圧とを比較するパルス幅変調用コンパレータと、
   所定の最小基準電圧と前記周期電圧とを比較する最小デューティ比設定用コンパレータと、
   前記パルス幅変調用コンパレータの出力信号がデータ端子に入力され、前記最小デューティ比設定用コンパレータの出力信号がゲート端子に入力されるＤラッチ回路と、
   を備え、前記Ｄラッチ回路の出力信号にもとづき、前記スイッチングトランジスタを駆動することを特徴とする制御回路。
5. スイッチングレギュレータのスイッチングトランジスタを駆動する制御回路であって、
   前記スイッチングレギュレータの出力電圧とその目標値となる設定電圧との差に応じた誤差電圧を生成する誤差増幅器と、
   前記誤差電圧と周期電圧とを比較するパルス幅変調用コンパレータと、
   所定の最小基準電圧と前記周期電圧とを比較する最小デューティ比設定用コンパレータと、
   前記パルス幅変調用コンパレータの出力信号と前記最小デューティ比設定用コンパレータの出力信号との論理演算によりパルス幅変調信号を生成する論理ゲートと、
   前記誤差電圧と所定のしきい値電圧とを比較する軽負荷検出用コンパレータと、
   データ端子に前記軽負荷検出用コンパレータの出力信号が入力され、クロック端子に前記最小デューティ比設定用コンパレータの出力信号が入力されたフリップフロップ回路と、
   を備え、
   前記フリップフロップ回路の出力信号と、前記パルス幅変調信号との論理演算結果にもとづき、前記スイッチングトランジスタを駆動することを特徴とする制御回路。
6. １つの半導体基板に一体集積化されたことを特徴とする請求項１から５のいずれかに記載の制御回路。
7. スイッチングトランジスタを含むスイッチングレギュレータ出力回路と、
   前記スイッチングトランジスタを駆動する請求項１から６のいずれかに記載の制御回路と、
   を備えることを特徴とする電源装置。
8. マイクロプロセッサと、
   電池電圧を降圧して前記マイクロプロセッサに供給する請求項７に記載の電源装置と、
   を備えることを特徴とする電子機器。

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