JP4346015B2 - 高速コンパレータおよびそれを用いたｄｃ／ｄｃコンバータ - Google Patents
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【０００１】
【発明の属する技術分野】
本発明は、入力電圧と所定電圧の誤差に応じてパルス幅変調を行い、それによりパルスを発生するＰＷＭ方式のＤＣ／ＤＣコンバータに関し、特に高速動作が可能なコンパレータ回路を用いたＤＣ／ＤＣコンバータに関するものである。
【０００２】
【従来の技術】
従来のＤＣ／ＤＣコンバータの回路について、図１０により説明する。
従来のチョッパ方式の昇圧型スイッチングレギュレータの昇圧動作部分は、図１０に示すような基本構成を備えている。ＮＭＯＳトランジスタ１２４がＯＮ状態の時に、入力電圧（ＶＩＮ）１２１からコイル１２２にスイッチ電流が流れ、コイル１２２にエネルギーが溜まり、ＮＭＯＳトランジスタ１２４がＯＦＦ状態になると、コイル１２２に蓄積されているエネルギーが入力電圧に重畳されて、ダイオード１２３により整流した後、その出力をコンデンサ１２５により平滑することにより昇圧動作を行う。
特に、昇圧ＰＷＭ方式のスイッチングレギュレータでは、最大のパルス幅を決める際の出力パルスのデューティ比を制限するためにデットタイムコントロール電圧（ＤＴＣ電圧）が設定されている。
【０００３】
図１１は、代表的な昇圧ＤＣ／ＤＣコンバータのブロック図である。
図１０に示す昇圧ＤＣ／ＤＣコンバータ回路からＣＯＵＴの出力を介したフィードバック電圧（ＶＦＢ）と基準電圧（Ｖｒｅｆ）をエラーアンプ１４０で比較し、その出力と三角波発生回路１３２の出力（三角波）とを第１コンパレータ１４１で比較する。また、コンデンサ１３６と抵抗１３７，１３８により設定されたソフトスタート機能を含むデットタイムコントロール電圧（ＤＴＣ）と三角波発生回路１３２により発生された三角波とを第２コンパレータ１４２で比較する。さらに、第１コンパレータ１４１の出力と、第２コンパレータ１４２の出力とをＮＡＮＤ回路１３９で論理積をとることにより、デューティ幅を決定するとともに、ＮＡＮＤ回路１３３によりそのデューティ幅を制御する。
また、外部に基準電圧１３１の端子を設けることにより、最大デューティ、ソフトスタート時間を設定できる構成になっている。
【０００４】
従来は、このように上記電圧を比較する第１、第２コンパレータとして、２段増幅型のコンパレータ１４１，１４２を用いていた。しかし、近年、コイル等、部品の小型化を進めるため、高周波のスイッチング周波数を用いたＤＣ／ＤＣコンバータが、携帯機器、省スペースをターゲットとした製品で用いられている。そのため、コンパレータによる遅延が最大デューティ幅、ＤＣ／ＤＣコンバータとしての安定性への影響として問題になってきている。
【０００５】
図１２は、従来型コンパレータを用いたＤＴＣ電圧とデューティの実験結果を示す図である。
左図では、ＤＴＣを０．２Ｖ〜０．９Ｖにしたとき、０．２〜０．３でデューティ０〜１０％であり、ＤＴＣが０．９のときにはデューティ９０〜１００％である。また、右図では、ＤＴＣを０．８２〜０．９２にしたとき、０．９以上でデューティ９０％を示す。この図から明らかなように、特にデューティが９０％以上になるところでの直線性がなくなっていることがわかる。これは、コンパレータの遅延により、デューティが確保できなくなっていることを意味している。
【０００６】
図８は、従来型の２段増幅型コンパレータの回路図である。
ＰＭＯＳトランジスタ８３とＰＭＯＳトランジスタ８４のゲート入力を比較し、差出力をＮＭＯＳトランジスタ８７のゲート電圧として印加し、ＰＭＯＳトランジスタ８２のソースとＮＭＯＳトランジスタ８７のドレイン間の電圧を分割した出力電圧としてインバータ８８に印加する。
ここで、ＮＭＯＳトランジスタＭ１は、出力スイング幅を制限することにより、高速動作を可能にするためのものである。
【０００７】
図９は、従来型のコンパレータ回路の他の例を示す図である。
この回路構成は、ＣＭＯＳ ＡＮＡＬＯＧ ＣＩＲＣＵＩＴ ＤＥＳＩＧＮ ２ｎｄ ｅｄｉｔｉｏｎ（著者Ｐｈｉｌｌｉｐ Ｅ．Ａｌｌｅｎ他）（非特許文献１参照）を参照したものである。この回路は、前置増幅器と判定回路と出力バッファとから構成される。ＰＭＯＳトランジスタ９２，ＰＭＯＳトランジスタ９５はダイオードを構成しており、ＮＭＯＳトランジスタ１０１，ＮＭＯＳトランジスタ１０３のソースとゲート間で正帰還回路を形成している。
前置増幅器はダイオード接続された負荷を用いることで、利得を抑えて高速化を図るものであり、次段の判定回路は正帰還を用いて出力信号を確定するものであり、その確定された信号を自己バイアス型差動アンプを含む出力バッファ回路に出力する。この回路構成により、高速のコンパレータを実現している。
しかし、判定回路において、信号を確定するための物理的な時間が必要となり、この時間がコンパレータの遅延を生む一つの原因となっていた。
【０００８】
【非特許文献１】
ＣＭＯＳ ＡＮＡＬＯＧ ＣＩＲＣＵＩＴ ＤＥＳＩＧＮ ２ｎｄ ｅｄｉｔｉｏｎ（著者Ｐｈｉｌｌｉｐ Ｅ．Ａｌｌｅｎ他）
【０００９】
【発明が解決しようとする課題】
このように、従来型のＤＣ／ＤＣコンバータの回路構成では、コンパレータが遅延するために必要なデューティが確保できなくなっており、他の回路構成では、出力信号を確保するための物理的な時間が必要となり、その時間がコンパレータの遅延を生む原因となっていた。
【００１０】
そこで、本発明の目的は、コンパレータの遅延による最大デューティ幅や安定性への影響を小さくするため、高速に動作するコンパレータを提供することにある。
また、他の目的は、遅延時間の少ない高速なコンパレータを用いることで、スイッチング周波数の高いＤＣ／ＤＣコンバータにおいても、最大デューティを確保するとともに、安定した動作を行えるＤＣ／ＤＣコンバータを提供することにある。
【００１１】
【課題を解決するための手段】
本発明のコンパレータは、ドレインとゲートを接続したダイオード接続の負荷を備えた差動回路と、該差動回路の出力を入力とする自己バイアス型差動アンプとを有し、かつ回路電源を内部電源回路により上記差動回路と自己バイアス型差動アンプとで共通化したことを特徴としている。
また、本発明のＤＣ／ＤＣコンバータは、スイッチングトランジスタのオン期間とオフ期間の比率を可変にして供給された電圧を調整した後に出力するパルス幅変調制御方式のＤＣ／ＤＣコンバータであって、上記調整後に出力した電圧を分圧して得た検出電圧の基準電圧からの差を増幅して出力するエラーアンプと、該エラーアンプの出力電圧と鋸歯状電圧とを比較する第１コンパレータと、ソフトスタート時間を決める電圧値と鋸歯状電圧とを比較する第２コンパレータと、両コンパレータの出力で前記スイッチングトランジスタをスイッチング制御する回路とを備え、上記第１および第２コンパレータに上記に記載のコンパレータを用いたことを特徴としている。
【００１２】
【発明の実施の形態】
以下、本発明の実施形態を、図面により詳細に説明する。
図１は、本発明の一実施形態を示すコンパレータ回路構成図である。
本実施形態のコンパレータは、入力信号を比較する差動回路１２と、自己バイアス型差動アンプ１３と、出力段回路１４とからなる構成を有し、それぞれの回路電圧を内部電源１１により共通化している。
内部電源１１は、レギュレータ回路になっており、出力電圧をある一定電圧に保つ構成になっている。
【００１３】
図２は、図１における差動回路の詳細回路図である。
ここでは、ダイオード接続、すなわちＮＭＯＳトランジスタＭ２，Ｍ３のそれぞれのドレインとゲートが接続された負荷Ｍ２，Ｍ３を用いることで、利得を抑えて高速化を図っている。このとき、出力の幅としては、ダイオード接続のため、ＮＭＯＳトランジスタＭ２，Ｍ３の閾値Ｖｔｈ付近でスイングする。
【００１４】
図３は、図１における自己バイアス型差動アンプと出力段回路の詳細回路図である。
ＰＭＯＳトランジス３１とＮＭＯＳトランジスタ３６が自己バイアスを形成しており、インバータ３７が出力段を形成している。この自己バイアス型差動アンプは、前段の差動回路の出力がＰＭＯＳトランジスタ３２，３４とＮＭＯＳトランジスタ３３，３５の各ゲートに入力される際に、出力信号を加速させる構成になっている。
【００１５】
図４は、図３における自己バイアス型差動アンプの動作説明図である。
ここでは、初段差動回路の出力レベルがＮＭＯＳトランジスタ４３，４５の閾値Ｖｔｈ付近であることにより、次段差動アンプのスレショルドの変化による影響を受け易い、という問題点が存在する。そこで、本実施形態では、これらの回路を内部電源下に置く構成を採用している。この回路構成を採用することにより、入力電圧が変化したときでさえ、初段差動回路と次段の差動アンプとの動作点を一定に保つことができ、その結果、高速なコンパレータを実現することができる。
また、本実施形態の回路構成を採用することにより、従来型のコンパレータ２における判定回路による遅延時間も省くことができ、より高速化を実現することができる。
【００１６】
図７は、本発明と従来型の各コンパレータ回路による比較実験結果を示す図である。
左図は、従来型、本発明とも３．３Ｖの場合のＤＴＣとデューティの関係図、右図は、従来型、本発明とも５．０Ｖの場合のＤＴＣとデューティの関係図である。破線が本発明、実線が従来型を示している。
ここで実験に用いた回路は、コンパレータ回路のみが異なるものであり、周波数も一定となる条件で測定したものである。また、入力電圧は、３．３Ｖ，５．０Ｖのものであり、内部電源としては３Ｖ固定となる構成である。この実験結果により、本実施形態のコンパレータの遅延時間が従来型に比べて小さくなり、最大デューティが９０％以上までとれ、入力電圧が変化したときでさえ、本発明の回路の動作に問題がないことがわかる。
【００１７】
図５および図６は、本発明のコンパレータ回路でのＤＴＣ電圧とデューティの実験結果を示す図であり、図５は低周波（周波数１．１ＭＥＧの場合）、図６は高周波（周波数２．２ＭＥＧの場合）で、いずれも３．３Ｖ（実線）と５．０Ｖ（破線）の場合を示している。
図５，図６ともに、３．３Ｖと５．０Ｖの場合の曲線が重なっており、電圧が変化しても特性が変わらないことを示している。すなわち、図５では、本発明の回路が全てのＤＴＣ電圧範囲で正常に動作していることを示す結果であり、また図６に示すように、さらに高周波条件での実験においても問題なくデューティが確保され、コンパレータの高速化が図れることがわかる。
【００１８】
【発明の効果】
以上説明したように、本発明によれば、ダイオード接続の負荷を持つ差動回路と自己バイアス型差動アンプを有するコンパレータ回路において、回路電源を内部電源回路により共通化したコンパレータ回路を用いることにより、スイッチング周波数の高いＤＣ／ＤＣコンバータにおいても最大デューティを確保することができ、かつ安定した動作を実現することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態を示すコンパレータ回路のブロック構成図である。
【図２】図１におけるコンパレータ回路内の差動回路の詳細回路図である。
【図３】図１におけるコンパレータ回路内の自己バイアス型差動アンプと出力段の回路構成図である。
【図４】図３における自己バイアス型差動アンプの動作説明図である。
【図５】本発明のコンパレータ回路でのＤＴＣ電圧とデューティの実験結果を示す図である。
【図６】本発明のコンパレータ回路での高周波におけるＤＴＣ電圧とデューティの実験結果を示す図である。
【図７】従来型と本発明のコンパレータ回路による比較実験結果を示す図である。
【図８】従来型コンパレータ回路の詳細回路構成図である。
【図９】従来型コンパレータ回路の他の詳細回路構成図である。
【図１０】昇圧ＤＣ／ＤＣコンバータ回路の要部の詳細回路図である。
【図１１】昇圧ＤＣ／ＤＣコンバータ回路の詳細構成図である。
【図１２】従来型コンパレータ回路を用いたＤＴＣ電圧とデューティの実験結果を示す図である。
【符号の説明】
１１…内部電源、１２…差動回路、１３…自己バイアス型差動アンプ、
１４…出力段、Ｍ２，Ｍ３…ダイオードを形成するＮＭＯＳトランジスタ、
２１…定電流負荷を形成するＰＭＯＳトランジスタ、
３３，３５，３６，４３，４５…ＮＭＯＳトランジスタ、
２２，２３，３２，３４，４２，４４…ＰＭＯＳトランジスタ、、
３１，４１…抑制のためのＰＭＯＳトランジスタ、
３６，４６…加速のためのＮＭＯＳトランジスタ、
２０…放電過電流検出器、３６…負荷を形成するＮＭＯＳトランジスタ、
３７，４７…出力段を形成するインバータ、１２１…入力電圧、
１２２…コイル、１２４，１３４…ＮＭＯＳトランジスタ、
１２５，１３５…コンデンサ、１２３…ダイオード、１３１…基準電圧、
１３２…三角波発生回路、１３３…ＡＮＤ回路、１３９…ＮＡＮＤ回路、
１４１，１４２…コンパレータ１，２，３、１４０…エラーアンプ。
【発明の属する技術分野】
本発明は、入力電圧と所定電圧の誤差に応じてパルス幅変調を行い、それによりパルスを発生するＰＷＭ方式のＤＣ／ＤＣコンバータに関し、特に高速動作が可能なコンパレータ回路を用いたＤＣ／ＤＣコンバータに関するものである。
【０００２】
【従来の技術】
従来のＤＣ／ＤＣコンバータの回路について、図１０により説明する。
従来のチョッパ方式の昇圧型スイッチングレギュレータの昇圧動作部分は、図１０に示すような基本構成を備えている。ＮＭＯＳトランジスタ１２４がＯＮ状態の時に、入力電圧（ＶＩＮ）１２１からコイル１２２にスイッチ電流が流れ、コイル１２２にエネルギーが溜まり、ＮＭＯＳトランジスタ１２４がＯＦＦ状態になると、コイル１２２に蓄積されているエネルギーが入力電圧に重畳されて、ダイオード１２３により整流した後、その出力をコンデンサ１２５により平滑することにより昇圧動作を行う。
特に、昇圧ＰＷＭ方式のスイッチングレギュレータでは、最大のパルス幅を決める際の出力パルスのデューティ比を制限するためにデットタイムコントロール電圧（ＤＴＣ電圧）が設定されている。
【０００３】
図１１は、代表的な昇圧ＤＣ／ＤＣコンバータのブロック図である。
図１０に示す昇圧ＤＣ／ＤＣコンバータ回路からＣＯＵＴの出力を介したフィードバック電圧（ＶＦＢ）と基準電圧（Ｖｒｅｆ）をエラーアンプ１４０で比較し、その出力と三角波発生回路１３２の出力（三角波）とを第１コンパレータ１４１で比較する。また、コンデンサ１３６と抵抗１３７，１３８により設定されたソフトスタート機能を含むデットタイムコントロール電圧（ＤＴＣ）と三角波発生回路１３２により発生された三角波とを第２コンパレータ１４２で比較する。さらに、第１コンパレータ１４１の出力と、第２コンパレータ１４２の出力とをＮＡＮＤ回路１３９で論理積をとることにより、デューティ幅を決定するとともに、ＮＡＮＤ回路１３３によりそのデューティ幅を制御する。
また、外部に基準電圧１３１の端子を設けることにより、最大デューティ、ソフトスタート時間を設定できる構成になっている。
【０００４】
従来は、このように上記電圧を比較する第１、第２コンパレータとして、２段増幅型のコンパレータ１４１，１４２を用いていた。しかし、近年、コイル等、部品の小型化を進めるため、高周波のスイッチング周波数を用いたＤＣ／ＤＣコンバータが、携帯機器、省スペースをターゲットとした製品で用いられている。そのため、コンパレータによる遅延が最大デューティ幅、ＤＣ／ＤＣコンバータとしての安定性への影響として問題になってきている。
【０００５】
図１２は、従来型コンパレータを用いたＤＴＣ電圧とデューティの実験結果を示す図である。
左図では、ＤＴＣを０．２Ｖ〜０．９Ｖにしたとき、０．２〜０．３でデューティ０〜１０％であり、ＤＴＣが０．９のときにはデューティ９０〜１００％である。また、右図では、ＤＴＣを０．８２〜０．９２にしたとき、０．９以上でデューティ９０％を示す。この図から明らかなように、特にデューティが９０％以上になるところでの直線性がなくなっていることがわかる。これは、コンパレータの遅延により、デューティが確保できなくなっていることを意味している。
【０００６】
図８は、従来型の２段増幅型コンパレータの回路図である。
ＰＭＯＳトランジスタ８３とＰＭＯＳトランジスタ８４のゲート入力を比較し、差出力をＮＭＯＳトランジスタ８７のゲート電圧として印加し、ＰＭＯＳトランジスタ８２のソースとＮＭＯＳトランジスタ８７のドレイン間の電圧を分割した出力電圧としてインバータ８８に印加する。
ここで、ＮＭＯＳトランジスタＭ１は、出力スイング幅を制限することにより、高速動作を可能にするためのものである。
【０００７】
図９は、従来型のコンパレータ回路の他の例を示す図である。
この回路構成は、ＣＭＯＳ ＡＮＡＬＯＧ ＣＩＲＣＵＩＴ ＤＥＳＩＧＮ ２ｎｄ ｅｄｉｔｉｏｎ（著者Ｐｈｉｌｌｉｐ Ｅ．Ａｌｌｅｎ他）（非特許文献１参照）を参照したものである。この回路は、前置増幅器と判定回路と出力バッファとから構成される。ＰＭＯＳトランジスタ９２，ＰＭＯＳトランジスタ９５はダイオードを構成しており、ＮＭＯＳトランジスタ１０１，ＮＭＯＳトランジスタ１０３のソースとゲート間で正帰還回路を形成している。
前置増幅器はダイオード接続された負荷を用いることで、利得を抑えて高速化を図るものであり、次段の判定回路は正帰還を用いて出力信号を確定するものであり、その確定された信号を自己バイアス型差動アンプを含む出力バッファ回路に出力する。この回路構成により、高速のコンパレータを実現している。
しかし、判定回路において、信号を確定するための物理的な時間が必要となり、この時間がコンパレータの遅延を生む一つの原因となっていた。
【０００８】
【非特許文献１】
ＣＭＯＳ ＡＮＡＬＯＧ ＣＩＲＣＵＩＴ ＤＥＳＩＧＮ ２ｎｄ ｅｄｉｔｉｏｎ（著者Ｐｈｉｌｌｉｐ Ｅ．Ａｌｌｅｎ他）
【０００９】
【発明が解決しようとする課題】
このように、従来型のＤＣ／ＤＣコンバータの回路構成では、コンパレータが遅延するために必要なデューティが確保できなくなっており、他の回路構成では、出力信号を確保するための物理的な時間が必要となり、その時間がコンパレータの遅延を生む原因となっていた。
【００１０】
そこで、本発明の目的は、コンパレータの遅延による最大デューティ幅や安定性への影響を小さくするため、高速に動作するコンパレータを提供することにある。
また、他の目的は、遅延時間の少ない高速なコンパレータを用いることで、スイッチング周波数の高いＤＣ／ＤＣコンバータにおいても、最大デューティを確保するとともに、安定した動作を行えるＤＣ／ＤＣコンバータを提供することにある。
【００１１】
【課題を解決するための手段】
本発明のコンパレータは、ドレインとゲートを接続したダイオード接続の負荷を備えた差動回路と、該差動回路の出力を入力とする自己バイアス型差動アンプとを有し、かつ回路電源を内部電源回路により上記差動回路と自己バイアス型差動アンプとで共通化したことを特徴としている。
また、本発明のＤＣ／ＤＣコンバータは、スイッチングトランジスタのオン期間とオフ期間の比率を可変にして供給された電圧を調整した後に出力するパルス幅変調制御方式のＤＣ／ＤＣコンバータであって、上記調整後に出力した電圧を分圧して得た検出電圧の基準電圧からの差を増幅して出力するエラーアンプと、該エラーアンプの出力電圧と鋸歯状電圧とを比較する第１コンパレータと、ソフトスタート時間を決める電圧値と鋸歯状電圧とを比較する第２コンパレータと、両コンパレータの出力で前記スイッチングトランジスタをスイッチング制御する回路とを備え、上記第１および第２コンパレータに上記に記載のコンパレータを用いたことを特徴としている。
【００１２】
【発明の実施の形態】
以下、本発明の実施形態を、図面により詳細に説明する。
図１は、本発明の一実施形態を示すコンパレータ回路構成図である。
本実施形態のコンパレータは、入力信号を比較する差動回路１２と、自己バイアス型差動アンプ１３と、出力段回路１４とからなる構成を有し、それぞれの回路電圧を内部電源１１により共通化している。
内部電源１１は、レギュレータ回路になっており、出力電圧をある一定電圧に保つ構成になっている。
【００１３】
図２は、図１における差動回路の詳細回路図である。
ここでは、ダイオード接続、すなわちＮＭＯＳトランジスタＭ２，Ｍ３のそれぞれのドレインとゲートが接続された負荷Ｍ２，Ｍ３を用いることで、利得を抑えて高速化を図っている。このとき、出力の幅としては、ダイオード接続のため、ＮＭＯＳトランジスタＭ２，Ｍ３の閾値Ｖｔｈ付近でスイングする。
【００１４】
図３は、図１における自己バイアス型差動アンプと出力段回路の詳細回路図である。
ＰＭＯＳトランジス３１とＮＭＯＳトランジスタ３６が自己バイアスを形成しており、インバータ３７が出力段を形成している。この自己バイアス型差動アンプは、前段の差動回路の出力がＰＭＯＳトランジスタ３２，３４とＮＭＯＳトランジスタ３３，３５の各ゲートに入力される際に、出力信号を加速させる構成になっている。
【００１５】
図４は、図３における自己バイアス型差動アンプの動作説明図である。
ここでは、初段差動回路の出力レベルがＮＭＯＳトランジスタ４３，４５の閾値Ｖｔｈ付近であることにより、次段差動アンプのスレショルドの変化による影響を受け易い、という問題点が存在する。そこで、本実施形態では、これらの回路を内部電源下に置く構成を採用している。この回路構成を採用することにより、入力電圧が変化したときでさえ、初段差動回路と次段の差動アンプとの動作点を一定に保つことができ、その結果、高速なコンパレータを実現することができる。
また、本実施形態の回路構成を採用することにより、従来型のコンパレータ２における判定回路による遅延時間も省くことができ、より高速化を実現することができる。
【００１６】
図７は、本発明と従来型の各コンパレータ回路による比較実験結果を示す図である。
左図は、従来型、本発明とも３．３Ｖの場合のＤＴＣとデューティの関係図、右図は、従来型、本発明とも５．０Ｖの場合のＤＴＣとデューティの関係図である。破線が本発明、実線が従来型を示している。
ここで実験に用いた回路は、コンパレータ回路のみが異なるものであり、周波数も一定となる条件で測定したものである。また、入力電圧は、３．３Ｖ，５．０Ｖのものであり、内部電源としては３Ｖ固定となる構成である。この実験結果により、本実施形態のコンパレータの遅延時間が従来型に比べて小さくなり、最大デューティが９０％以上までとれ、入力電圧が変化したときでさえ、本発明の回路の動作に問題がないことがわかる。
【００１７】
図５および図６は、本発明のコンパレータ回路でのＤＴＣ電圧とデューティの実験結果を示す図であり、図５は低周波（周波数１．１ＭＥＧの場合）、図６は高周波（周波数２．２ＭＥＧの場合）で、いずれも３．３Ｖ（実線）と５．０Ｖ（破線）の場合を示している。
図５，図６ともに、３．３Ｖと５．０Ｖの場合の曲線が重なっており、電圧が変化しても特性が変わらないことを示している。すなわち、図５では、本発明の回路が全てのＤＴＣ電圧範囲で正常に動作していることを示す結果であり、また図６に示すように、さらに高周波条件での実験においても問題なくデューティが確保され、コンパレータの高速化が図れることがわかる。
【００１８】
【発明の効果】
以上説明したように、本発明によれば、ダイオード接続の負荷を持つ差動回路と自己バイアス型差動アンプを有するコンパレータ回路において、回路電源を内部電源回路により共通化したコンパレータ回路を用いることにより、スイッチング周波数の高いＤＣ／ＤＣコンバータにおいても最大デューティを確保することができ、かつ安定した動作を実現することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態を示すコンパレータ回路のブロック構成図である。
【図２】図１におけるコンパレータ回路内の差動回路の詳細回路図である。
【図３】図１におけるコンパレータ回路内の自己バイアス型差動アンプと出力段の回路構成図である。
【図４】図３における自己バイアス型差動アンプの動作説明図である。
【図５】本発明のコンパレータ回路でのＤＴＣ電圧とデューティの実験結果を示す図である。
【図６】本発明のコンパレータ回路での高周波におけるＤＴＣ電圧とデューティの実験結果を示す図である。
【図７】従来型と本発明のコンパレータ回路による比較実験結果を示す図である。
【図８】従来型コンパレータ回路の詳細回路構成図である。
【図９】従来型コンパレータ回路の他の詳細回路構成図である。
【図１０】昇圧ＤＣ／ＤＣコンバータ回路の要部の詳細回路図である。
【図１１】昇圧ＤＣ／ＤＣコンバータ回路の詳細構成図である。
【図１２】従来型コンパレータ回路を用いたＤＴＣ電圧とデューティの実験結果を示す図である。
【符号の説明】
１１…内部電源、１２…差動回路、１３…自己バイアス型差動アンプ、
１４…出力段、Ｍ２，Ｍ３…ダイオードを形成するＮＭＯＳトランジスタ、
２１…定電流負荷を形成するＰＭＯＳトランジスタ、
３３，３５，３６，４３，４５…ＮＭＯＳトランジスタ、
２２，２３，３２，３４，４２，４４…ＰＭＯＳトランジスタ、、
３１，４１…抑制のためのＰＭＯＳトランジスタ、
３６，４６…加速のためのＮＭＯＳトランジスタ、
２０…放電過電流検出器、３６…負荷を形成するＮＭＯＳトランジスタ、
３７，４７…出力段を形成するインバータ、１２１…入力電圧、
１２２…コイル、１２４，１３４…ＮＭＯＳトランジスタ、
１２５，１３５…コンデンサ、１２３…ダイオード、１３１…基準電圧、
１３２…三角波発生回路、１３３…ＡＮＤ回路、１３９…ＮＡＮＤ回路、
１４１，１４２…コンパレータ１，２，３、１４０…エラーアンプ。
Claims (2)
- ドレインとゲートを接続したダイオード接続の負荷を備えた差動回路と、該差動回路の出力を入力とする自己バイアス型差動アンプとを有するコンパレータ回路において、
レギュレータ回路からなり入力電源を一定電圧の出力電圧に保って上記差動回路と自己バイアス型差動アンプとで共通化した回路電源として出力し、上記入力電源の電圧が変化した場合にも、上記差動回路と自己バイアス型差動アンプとの動作点を一定に保つ内部電源回路を有することを特徴とするコンパレータ回路。 - スイッチングトランジスタのオン期間とオフ期間の比率を可変にして供給された電圧を調整した後に出力するパルス幅変調制御方式のＤＣ／ＤＣコンバータであって、
上記調整後に出力した電圧を分圧して得た検出電圧の基準電圧からの差を増幅して出力するエラーアンプと、該エラーアンプの出力電圧と鋸歯状電圧とを比較する第１コンパレータと、ソフトスタート時間を決める電圧値と鋸歯状電圧とを比較する第２コンパレータと、両コンパレータの出力で前記スイッチングトランジスタをスイッチング制御する回路とを備え、かつ上記第１および第２コンパレータに請求項１に記載のコンパレータを用いたことを特徴とするＤＣ／ＤＣコンバータ。
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