JP6065554B2 - 比較器 - Google Patents

Description

本発明は、ＣＭＯＳ構成の差動増幅型の比較器に係り、特に入力ＭＯＳ-ＦＥＴのゲート酸化膜の保護機能を備えた比較器に関する。

基準電圧Ｖrefと入力電圧Ｖinとを比較し、その大小関係に応じて出力電圧Ｖoutを反転する比較器は、各種適用されている。図８はＣＭＯＳ構成の差動増幅型の従来一般的な比較器の概略構成を示している。この比較器は、概略的には差動増幅型の比較器本体１０と、この比較器本体１０の出力電圧を反転して出力するインバータ回路２０とにより構成される。

前記比較器本体１０は、差動対をなして基準電圧Ｖrefおよび入力電圧Ｖinをそれぞれゲートに入力する一対のpチャネル型の入力ＭＯＳ-ＦＥＴ１１,１２を備える。これらの入力ＭＯＳ-ＦＥＴ１１,１２は、そのソースを定電流源に接続すると共に、各ドレインにｎチャネル型の負荷ＭＯＳ-ＦＥＴ１３,１４をそれぞれ能動負荷として接続して、ＣＭＯＳ構成の差動増幅器を構築する。

ここで前記負荷ＭＯＳ-ＦＥＴ１３,１４は、ソースを接地すると共にゲートを相互に接続し、ドレインを前記一対の入力ＭＯＳ-ＦＥＴ１１,１２の各ドレインにそれぞれ接続したものである。また前記負荷ＭＯＳ-ＦＥＴ１３,１４の内、前記基準電圧Ｖrefが与えられる側の前記負荷ＭＯＳ-ＦＥＴ１３は、そのゲート・ドレイン間を接続することでダイオードとして用いられている。尚、前記定電流源は、ソースを電源Ｖに接続し、ゲートに所定のバイアス電圧Ｖbiasが印加されて前記一対の入力ＭＯＳ-ＦＥＴ１１,１２のソースに一定電流を供給するpチャネル型のＭＯＳ-ＦＥＴ１５により構成される。

一方、前記インバータ回路２０は、カスケード接続されて前記電源Ｖと接地（ＧＮＤ）間に介装されたpチャネル型のＭＯＳ-ＦＥＴ２１およびｎチャネル型のＭＯＳ-ＦＥＴ２２により構成される。これらのＭＯＳ-ＦＥＴ２１,２２からなるＣＭＯＳ構成のインバータ回路２０は、前記比較器本体１０の出力である入力ＭＯＳ-ＦＥＴ１２のドレイン電圧を各ゲートに入力して相補的にオン動作し、その出力電圧（ドレイン電圧）Ｖoutを反転する。

このように構成された比較器は、前記入力電圧Ｖinが前記基準電圧Ｖrefよりも低いとき（Ｖin＜Ｖref）、前記基準電圧Ｖrefが印加される入力ＭＯＳ-ＦＥＴ１１がオフし、前記入力電圧Ｖinが印加される入力ＭＯＳ-ＦＥＴ１２がオンする。すると前記入力ＭＯＳ-ＦＥＴ１１のドレイン電圧が略接地電位（≒０Ｖ）となり、前記負荷ＭＯＳ-ＦＥＴ１３,１４をオフにする。そして前記入力ＭＯＳ-ＦＥＴ１２のドレイン電圧（比較器本体１０の出力）がＨレベルとなる。この結果、前記インバータ回路２０における前記ＭＯＳ-ＦＥＴ２１がオフし、前記ＭＯＳ-ＦＥＴ２２がオンとなって該インバータ回路２０の出力電圧ＶoutはＬレベル（接地電位；０Ｖ）となる。

また前記入力電圧Ｖinが前記基準電圧Ｖrefを超えたときには（Ｖin≧Ｖref）、前記基準電圧Ｖrefが印加される入力ＭＯＳ-ＦＥＴ１１がオンし、前記入力電圧Ｖinが印加される入力ＭＯＳ-ＦＥＴ１２がオフする。すると前記負荷ＭＯＳ-ＦＥＴ１３,１４がオンとなり、前記入力ＭＯＳ-ＦＥＴ１２のドレイン電圧（比較器本体１０の出力）が前記負荷ＭＯＳ-ＦＥＴ１４を介して略接地電位（≒０Ｖ）となる。この結果、前記インバータ回路２０における前記ＭＯＳ-ＦＥＴ２１がオンし、前記ＭＯＳ-ＦＥＴ２２がオフとなって該インバータ回路２０の出力電圧ＶoutがＨレベル（略電源電圧；例えば５Ｖ）に反転する。

このように構成され、入力電圧Ｖinに応じて反転動作する比較器については、例えば特許文献１等に詳しく紹介されている。

特開昭５５−１０４７６６号公報

上述した構成の比較器は、その入力段が入力ＭＯＳ-ＦＥＴ１１,１２により構成されるので、その入力インピーダンスが高いと言う利点を有する。しかしその反面、比較器に入力可能な入力電圧Ｖinの電圧範囲が前記入力ＭＯＳ-ＦＥＴ１１,１２のゲート酸化膜の厚みによって規定されると言う欠点がある。例えばゲート酸化膜の薄いＭＯＳ-ＦＥＴに高いゲート・ソース間電圧Ｖgsが印加されると、その強い電界によってゲート酸化膜に破壊が生じる。

ちなみに一般的なＳiＯ_２からなるゲート酸化膜の場合、その破壊電界強度は略２.０×１０^６Ｖ／cm程度である。従って高い入力電圧Ｖinを直接比較可能な比較器を構築するには、例えばゲート酸化膜の厚いＭＯＳ-ＦＥＴを用いれば良い。しかしゲート酸化膜の厚いＭＯＳ-ＦＥＴを用いると、比較器を集積回路化する上でその微細化が困難となる。しかもＭＯＳ-ＦＥＴの閾値電圧の上昇や、スイッチング速度の低下等の問題が生じることが否めない。

図９は前述した構成の比較器において、電源電圧Ｖ_ＤＤを４２Ｖ、基準電圧ＶrefをＶ_ＤＤ／２（＝２１Ｖ）とし、入力電圧Ｖinを０〜Ｖ_ＤＤに亘って変化させたときの前記入力ＭＯＳ-ＦＥＴ１１,１２のゲート・ソース間電圧Ｖgsの変化を示すシミュレーション結果である。この例の場合、前記入力ＭＯＳ-ＦＥＴ１２のゲート・ソース間には、該入力ＭＯＳ-ＦＥＴ１１,１２のゲート間の電圧差が直接加わるので、最大で±Ｖ_ＤＤ／２（±２１Ｖ）の電圧が加わることになる。

また前記基準電圧Ｖrefを、例えば接地電位（０Ｖ）に近い低電位、または電源電圧Ｖ_ＤＤの近い高電位に設定した場合、入力電圧Ｖinの変化に伴って前記入力ＭＯＳ-ＦＥＴ１２のゲート・ソース間には前述した４２Ｖの電源電圧Ｖ_ＤＤに近い高電圧が印加される可能性がある。すると前記入力ＭＯＳ-ＦＥＴ１１,１２のゲート酸化膜が薄い場合には、前述したように該入力ＭＯＳ-ＦＥＴ１１,１２のゲート酸化膜が破壊する虞が生じる。

このような問題を解消する為に、従来一般的には図８に記すように、直列接続した抵抗Ｒ１,Ｒ２を用いて入力電圧Ｖin'を分圧して入力することが行われている。しかし分圧抵抗Ｒ１,Ｒ２を用いた場合、比較器を集積回路化する上での回路面積の増大のみならず、分圧抵抗比のバラツキに起因する精度の低下、更にはＳＮ比の劣化に伴う誤動作の発生等の新たな問題が生じることが否めない。

本発明はこのような事情を考慮してなされたもので、その目的は、ゲート酸化膜の薄いＭＯＳ-ＦＥＴの破壊を招くことなく、高い入力電圧を直接比較することのできる簡易な構成の比較器を提供することにある。

上述した目的を達成するべく本発明に係る比較器は、差動対をなして基準電圧および入力電圧をゲートにそれぞれ入力する一対の入力ＭＯＳ-ＦＥＴと、ゲートを相互に接続すると共にドレインを前記一対の入力ＭＯＳ-ＦＥＴの各ドレインにそれぞれ接続した一対の負荷ＭＯＳ-ＦＥＴと、前記一対の入力ＭＯＳ-ＦＥＴのソースに一定電流を供給する定電流源とを具備した差動増幅型の比較器本体を備え、
特に前記一対の入力ＭＯＳ-ＦＥＴの各ゲート・ソース間に、該入力ＭＯＳ-ＦＥＴにおけるゲート酸化膜の耐圧以下のブレークダウン電圧特性を有するツェナーダイオードをそれぞれ順方向に並列接続したことを特徴としている（第１の発明）。

また本発明に係る比較器は、前記ツェナーダイオードに加えて、更に前記比較器本体の出力電圧を前記一対の負荷ＭＯＳ-ＦＥＴのゲートに負帰還して該出力電圧の振幅を制限する帰還ＭＯＳ-ＦＥＴを設けたことを特徴としている（第２の発明）。

更に本発明に係る比較器は、前記ツェナーダイオードおよび帰還ＭＯＳ-ＦＥＴに加えて、更に電源電圧以上の逆耐圧特性を有する半導体整流素子を、前記定電流源と前記一対の入力ＭＯＳ-ＦＥＴの各ソースとの間にそれぞれ介装したことを特徴としている（第３の発明）。

好ましくは前記一対の入力ＭＯＳ-ＦＥＴはｐチャネル型のＭＯＳ-ＦＥＴであって、前記一対の負荷ＭＯＳ-ＦＥＴはｎチャネル型のＭＯＳ-ＦＥＴからなり、ＣＭＯＳ構成の差動増幅回路を構築する。また前記帰還ＭＯＳ-ＦＥＴは、そのドレインおよびゲートを前記一対の入力ＭＯＳ-ＦＥＴの一方のドレインに接続すると共に、ソースを前記一対の負荷ＭＯＳ-ＦＥＴのゲートに接続して設けられる。また前記半導体整流素子は、好ましくは整流ダイオードまたはダイオード接続したＭＯＳ-ＦＥＴからなる。

尚、比較器は、出力バッファとして前記比較器本体の出力電圧を反転して外部出力するＣＭＯＳ構成のインバータ回路を備えることが好ましい。またこのインバータ回路については、前記比較器本体とは別の電源電圧で駆動するようにすることも好ましい。

第１の発明に係る比較器によれば、ツェナーダイオードによって差動対をなす入力ＭＯＳ-ＦＥＴの各ゲート・ソース間に加わる電圧をクンランプし、そのゲート・ソース間電圧Ｖgsを抑えることができる。従って前記入力ＭＯＳ-ＦＥＴのゲート酸化膜に高電圧（高電界）が加わることがなくなり、ゲート酸化膜を確実に保護して、その破壊を防ぐことができる。

また第２の発明に係る比較器によれば、更に帰還ＭＯＳ-ＦＥＴを介する負帰還制御によって前記入力ＭＯＳ-ＦＥＴのドレイン電位（出力電位）の変化幅を制限することができる。従って前記入力ＭＯＳ-ＦＥＴのゲート・ソース間に加わる電圧を制限し、そのゲート・ソース間電圧Ｖgsを抑えることができる。故に前述したツェナーダイオードによる作用・効果と相俟って、前記入力ＭＯＳ-ＦＥＴのゲート酸化膜を更に効果的に保護することができる。

そして第３の発明に係る比較器によれば、入力ＭＯＳ-ＦＥＴのソース電位が前記定電流源の電流出力端の電位よりも高くなった際、半導体整流素子によって定電流源からの電流を遮断し、これによって前記入力ＭＯＳ-ＦＥＴのゲート・ソース間に加わる電圧を抑制することができる。従って上述したツェナーダイオードおよび帰還ＭＯＳ-ＦＥＴによる前記入力ＭＯＳ-ＦＥＴのゲート酸化膜の保護作用と相俟って、該入力ＭＯＳ-ＦＥＴのゲート酸化膜に対する保護を更に確実にし、その破壊を効果的に防ぐことが可能となる。

従って上記構成の比較器によれば、ゲート酸化膜の薄いＭＯＳ-ＦＥＴを用いた場合であっても、ＭＯＳ-ＦＥＴのゲート酸化膜の破壊を招来することなしに高い入力電圧Ｖinを直接比較することが可能となる。故に、前述したゲート酸化膜の厚いＭＯＳ-ＦＥＴを用いる場合や、分圧抵抗Ｒ１,Ｒ２を用いた場合のような不具合がない。しかも回路構成自体が簡単なのでその実用的利点が多大である。

本発明の第１の実施形態に係る比較器の概略構成図。 図１に示す比較器における一対の入力ＭＯＳ-ＦＥＴの入力電圧Ｖinに対するゲート・ソース間電圧Ｖgsの変化を示す図。 本発明の第２の実施形態に係る比較器の概略構成図。 図３に示す比較器における一対の入力ＭＯＳ-ＦＥＴの入力電圧Ｖinに対するゲート・ソース間電圧Ｖgsの変化を示す図。 本発明の第３の実施形態に係る比較器の概略構成図。 図５に示す比較器における一対の入力ＭＯＳ-ＦＥＴの入力電圧Ｖinに対するゲート・ソース間電圧Ｖgsの変化を示す図。 本発明の第４の実施形態に係る比較器の概略構成図。 従来の一般的なＣＭＯＳ構成の比較器の概略構成図。 図８に示す比較器における一対の入力ＭＯＳ-ＦＥＴの入力電圧Ｖinに対するゲート・ソース間電圧Ｖgsの変化を示す図。

以下、図面を参照して本発明の実施形態について説明する。
図１は本発明の第１の実施形態（第１の発明）に係る比較器の概略構成図である。この比較器は、基本的には前述した図８に示した従来の比較器と同様に構成されるものであり、同一構成部分には同一符号を付して示してある。尚、この比較器においては、比較器本体１０とインバータ回路２０とをそれぞれ別の電源Ｖ１,Ｖ２にて駆動するように構成してある。

ちなみに前記比較器本体１０に電源電圧Ｖ_ＤＤを供給する電源Ｖ１は、例えば４２Ｖの電圧源である。そして前記比較器本体１０は、０〜４２Ｖの入力電圧Ｖinを、例えばＶ_ＤＤ／２（＝２１Ｖ）として設定された基準電圧Ｖrefと直接比較するように構成される。

また前記インバータ回路２０に電源電圧Ｖ_ＣＣを供給する電源Ｖ２は、例えば電子機器用の５Ｖの電圧源である。そしてＣＭＯＳ構成の前記インバータ回路２０は、ｐチャネル型のＭＯＳ-ＦＥＴ２１と、このＭＯＳ-ＦＥＴ２１を負荷とするｎチャネル型のＭＯＳ-ＦＥＴ２２とからなる。このＭＯＳ-ＦＥＴ２２は、そのゲートに前記比較器本体１０の出力であるＭＯＳ-ＦＥＴ１２のドレイン電圧を受け、該出力を反転した０Ｖ／５Ｖの出力電圧Ｖoutを外部出力する。尚、前記ＭＯＳ-ＦＥＴ２１は、そのゲートにバイアス電圧Ｖbias2を受けて前記ＭＯＳ-ＦＥＴ２２に対する定電流源として動作する。

さてこの比較器が特徴とするところは、差動対をなす前記一対の入力ＭＯＳ-ＦＥＴ１１,１２の各ゲート・ソース間に、それぞれツェナーダイオード３１,３２を順方向に並列接続した点にある。これらのツェナーダイオード３１,３２は、前記各入力ＭＯＳ-ＦＥＴ１１,１２におけるゲート酸化膜の耐圧以下のブレークダウン電圧特性を有する。例えば前記入力ＭＯＳ-ＦＥＴ１１,１２のゲート酸化膜の厚みが２５ｎｍ厚であり、その耐圧が７Ｖである場合には、７Ｖ以下のブレークダウン電圧特性を有するツェナーダイオード３１,３２が用いられる。

このようなツェナーダイオード３１,３２を備えて構成される比較器によれば、前記入力ＭＯＳ-ＦＥＴ１１,１２のゲート・ソース間にその耐圧以上の電圧が掛かりそうになると、前記ツェナーダイオード３１,３２がブレークダウンする。そして前記入力ＭＯＳ-ＦＥＴ１１,１２のゲート・ソース間に加わる電圧（ゲート・ソース間電圧Ｖgs）が前記ツェナーダイオード３１,３２のブレークダウン電圧（降伏電圧）に抑えられる。この結果、前記入力ＭＯＳ-ＦＥＴ１１,１２のゲート・ソース間に前記ツェナーダイオード３１,３２のブレークダウン電圧を超える高電圧、換言すればゲート酸化膜の耐圧を超える高電圧が加わることがなくなり、そのゲート酸化膜の破壊が防止される。

図２は、基準電圧ＶrefをＶ_ＤＤ／２（＝２１Ｖ）とし、入力電圧Ｖinを０〜４２Ｖの範囲で変化させたときの前記入力ＭＯＳ-ＦＥＴ１１,１２のゲート・ソース間電圧Ｖgsの変化を示すシミュレーション結果である。この図２に示されるように前記入力電圧Ｖinが前記基準電圧Ｖrefよりも７Ｖ以上低いとき（Ｖin＜Ｖref−７）、前記入力電圧Ｖinが印加されてオンとなる前記入力ＭＯＳ-ＦＥＴ１２のゲート・ソース間電圧Ｖgsは、前記ツェナーダイオード３２によってクランプされ、略７Ｖに保持される（特性Ｂを参照）。

即ち、前記入力電圧Ｖinが前記基準電圧Ｖrefよりも低いとき（Ｖin＜Ｖref）、前述したように前記基準電圧Ｖrefが印加される入力ＭＯＳ-ＦＥＴ１１がオフし、前記入力電圧Ｖinが印加される入力ＭＯＳ-ＦＥＴ１２がオンする。そして前記入力ＭＯＳ-ＦＥＴ１２のゲート・ソース間には、前記前記入力電圧Ｖinと前記基準電圧Ｖrefとの電圧差に相当する電圧が加わる。

特に前記入力電圧Ｖinが前記基準電圧Ｖrefよりも前記ツェナーダイオード３２のブレークダウン電圧（７Ｖ）以上低いと（Ｖin＜Ｖref−７）、前記入力ＭＯＳ-ＦＥＴ１２のゲート・ソース間に加わる電圧が前記ツェナーダイオード３２のブレークダウン電圧を上回る。すると前記ツェナーダイオード３２がブレークダウンする。そして図２に示すように前記入力ＭＯＳ-ＦＥＴ１２のゲート・ソース間電圧Ｖgsは、前記ツェナーダイオード３２のブレークダウン電圧（降伏電圧；７Ｖ）に抑制される。この結果、前記入力ＭＯＳ-ＦＥＴ１２のゲート酸化膜への高電圧の印加が阻止され、その破壊が防止される。尚、このとき前記入力ＭＯＳ-ＦＥＴ１１はオフしているので、該入力ＭＯＳ-ＦＥＴ１１のゲート・ソース間には前記ツェナーダイオード３１の順方向降下電圧だけが加わる（特性Ａを参照）。

また逆に前記入力電圧Ｖinが前記基準電圧Ｖrefよりも高いときには（Ｖin≧Ｖref）、前述したように前記基準電圧Ｖrefが印加される入力ＭＯＳ-ＦＥＴ１１がオンし、前記入力電圧Ｖinが印加される入力ＭＯＳ-ＦＥＴ１２がオフする。そして前記入力ＭＯＳ-ＦＥＴ１２のゲート・ソース間には、前記ツェナーダイオード３２の順方向降下電圧だけが加わることになる。また前記入力ＭＯＳ-ＦＥＴ１１のゲート・ソース間には、前記基準電圧Ｖrefによりバイアスされて該入力ＭＯＳ-ＦＥＴ１１に流れる電流に相当する電圧だけが印加される。従って前記入力ＭＯＳ-ＦＥＴ１１のゲート・ソース間にも、その耐圧を超える電圧（ゲート・ソース間電圧Ｖgs）が印加されることがなく、該入力ＭＯＳ-ＦＥＴ１１のゲート酸化膜の破壊が防止される。

尚、上述したシミュレーション結果は、前記基準電圧ＶrefをＶ_ＤＤ／２（＝２１Ｖ）としたときの例である。しかし前記基準電圧Ｖrefを、例えば接地電位（０Ｖ）に近い低電位（≒０Ｖ）、または電源電圧Ｖ_ＤＤの近い高電位（≒Ｖ_ＤＤ）に設定した場合、前述したように入力電圧Ｖinの変化に伴って前記入力ＭＯＳ-ＦＥＴ１１,１２のゲート・ソース間に、更に高い電圧が印加される可能性がある。しかしこのような場合であっても、前記ツェナーダイオード３１,３２によって前記入力ＭＯＳ-ＦＥＴ１１,１２のゲート・ソース間に加わる電圧（ゲート・ソース間電圧Ｖgs）が抑制される。従って前記入力ＭＯＳ-ＦＥＴ１１,１２のゲート酸化膜の破壊が防止される。

ところで比較器を図３に示すように構成することもできる（第２の発明）。
この比較器は、前述したツェナーダイオード３１,３２に加えて、更に前記比較器本体１０の出力電圧（入力ＭＯＳ-ＦＥＴ１２のドレイン電圧）を前記一対の負荷ＭＯＳ-ＦＥＴ１３,１４のゲートに負帰還して該出力電圧の振幅を制限する帰還ＭＯＳ-ＦＥＴ３３を設けたことを特徴としている。この帰還ＭＯＳ-ＦＥＴ３３は、ゲートおよびドレインを前記入力ＭＯＳ-ＦＥＴ１２のドレインに接続すると共に、ソースを前記負荷ＭＯＳ-ＦＥＴ１４のゲートに接続したｎチャネル型のものからなる。

このような帰還ＭＯＳ-ＦＥＴ３３を更に備えて構成される比較器によれば、前記入力ＭＯＳ-ＦＥＴ１２のドレイン電圧に応じて前記負荷ＭＯＳ-ＦＥＴ１４に流れる電流が抑制される。そしてこの負帰還による電流抑制により前記入力ＭＯＳ-ＦＥＴ１２のゲート・ソース間に加わる電圧が抑制される。この結果、図４に前記入力ＭＯＳ-ＦＥＴ１１,１２のゲート・ソース間電圧Ｖgsのシミュレーション結果を示すように、該入力ＭＯＳ-ＦＥＴ１１,１２のゲート・ソース間電圧Ｖgsが、その耐圧以下の電圧に制限される。

即ち、前記入力ＭＯＳ-ＦＥＴ１１,１２のゲート・ソース間電圧Ｖgsが前述したツェナーダイオード３１,３２によるクランプ作用の下で、前記帰還ＭＯＳ-ＦＥＴ３３による負帰還制御により更に制限される。従って前述した図１に示した構成の比較器以上に前記入力ＭＯＳ-ＦＥＴ１１,１２のゲート酸化膜の破壊を効果的（確実に）に防止することが可能となる。

また前記帰還ＭＯＳ-ＦＥＴ３３による負帰還制御により前記入力ＭＯＳ-ＦＥＴ１２のドレイン電圧を制限し、以て比較器本体１０の出力電圧の振幅を抑えることができる。この結果、前記インバータ回路２０における前記ＭＯＳ-ＦＥＴ２２のゲートに加わる電圧の振幅が抑制される。従って前記ＭＯＳ-ＦＥＴ２２のゲートに過大な電圧が加わることがなくなり、該ＭＯＳ-ＦＥＴ２２のゲート・ソース間電圧Ｖgsを抑えてそのゲート酸化膜の破壊を防止することも可能となる。

更に比較器を図５に示すように構成することもできる（第３の発明）。
この比較器は、前述したツェナーダイオード３１,３２および帰還ＭＯＳ-ＦＥＴ３３に加えて、更に前記定電流源と前記一対の入力ＭＯＳ-ＦＥＴ１１,１２の各ソースとの間に整流ダイオード（半導体整流素子）３４,３５をそれぞれ介装して構成される。これらの整流ダイオード３４,３５には、前記電源電圧Ｖ_ＤＤ以上の逆耐圧特性を有するものが用いられる。

前記整流ダイオード３４,３５は、前記入力ＭＯＳ-ＦＥＴ１１,１２のゲートに印加される電圧が、図５においてノードＮとして示す前記定電流源の電流出力端の電圧（前記ＭＯＳ-ＦＥＴ１５のドレインの電圧）以上になったとき、該入力ＭＯＳ-ＦＥＴ１１,１２を前記ＭＯＳ-ＦＥＴ１５から切り離す役割を担う。これらの整流ダイオード３４,３５により前記定電流源から前記入力ＭＯＳ-ＦＥＴ１１,１２を切り離すことで、該入力ＭＯＳ-ＦＥＴ１１,１２に流れる電流が遮断され、そのゲート酸化膜が保護される。

例えば前記基準電圧Ｖrefとして電源電圧Ｖ_ＤＤに近い高電圧が設定され、また前記入力電圧Ｖinが接地電位（０Ｖ）に近い低い電圧であるとする。そして前記入力ＭＯＳ-ＦＥＴ１１,１２および前記定電流源をなすＭＯＳ-ＦＥＴ１５のチャネル長Ｌとチャネル幅Ｗの比Ｌ／Ｗが等しいと仮定する。するとこの場合、前記ＭＯＳ-ＦＥＴ１５のゲート・ソース間には、電源電圧Ｖ_ＤＤとバイアス電圧Ｖbiasとの差電圧が印加される。よって前記入力ＭＯＳ-ＦＥＴ１２のゲート・ソース間にも、同様に電源電圧Ｖ_ＤＤとバイアス電圧Ｖbiasとの差電圧が加わる。

このときの前記ＭＯＳ-ＦＥＴ１５のドレイン電圧Ｖdは、前記入力ＭＯＳ-ＦＥＴ１２のゲート・ソース間をＶgsとし、前記整流ダイオード３５の順方向降下電圧をＶfとしたとき
Ｖd ＝ Ｖin＋Ｖgs＋Ｖfとなる。

特に前記入力電圧Ｖinが０Ｖであり、前記入力ＭＯＳ-ＦＥＴ１２のゲート・ソース間に加わる電圧Ｖgsが前記ＭＯＳ-ＦＥＴ１５のゲートに印加されるバイアス電圧Ｖbiasに等しいと仮定する。すると上述したように前記ＭＯＳ-ＦＥＴ１２のゲート・ソース間には、前記入力ＭＯＳ-ＦＥＴ１５のゲート・ソース間電圧である電源電圧Ｖ_ＤＤとバイアス電圧Ｖbiasとの差電圧が印加される。よって前記ドレイン電圧Ｖdは
Ｖd ≒ Ｖ_ＤＤ−Ｖbias＋Ｖf
となる。

ここで前記整流ダイオード３４が存在しない場合には、前記入力ＭＯＳ-ＦＥＴ１１のゲート電圧が前記電源電圧Ｖ_ＤＤに近いので、前記電源電圧Ｖ_ＤＤが高く、また前記バイアス電圧Ｖbiasと前記入力電圧Ｖinとの差が大きいと、前記電源電圧Ｖ_ＤＤに近い前記バイアス電圧Ｖbiasがそのまま前記入力ＭＯＳ-ＦＥＴ１１のゲート・ソース間に加わることになる。すると前記バイアス電圧Ｖbiasによって前記入力ＭＯＳ-ＦＥＴ１１のゲート酸化膜の破壊を招来する虞が生じる。

この点、前記整流ダイオード３４を設けておけば、前記入力ＭＯＳ-ＦＥＴ１１のゲート電圧が前記バイアス電圧Ｖbias以上になったとき、前記整流ダイオード３４により前記入力ＭＯＳ-ＦＥＴ１１が前記定電流源（ＭＯＳ-ＦＥＴ１５）から切り離される。換言すれば前記整流ダイオード３４,３５は、前記入力ＭＯＳ-ＦＥＴ１１,１２のゲート電圧が前記バイアス電圧Ｖbias以上になったとき、ゲート電圧が高くなった側の入力ＭＯＳ-ＦＥＴ１１,１２を、定電流源から切り離す役割を担う。

すると前記定電流源は、オンとなる側の前記入力ＭＯＳ-ＦＥＴ１１,１２にだけ電流を供給するので、前記ノードＮの電位はオンとなる側の前記入力ＭＯＳ-ＦＥＴ１１,１２のゲート電圧（入力電圧Ｖinまたは基準電圧Ｖref）に応じて変化する。この結果、オンとなる側の前記入力ＭＯＳ-ＦＥＴ１１,１２のゲート・ソース間電圧Ｖgsが略一定に保たれる。従って前記入力ＭＯＳ-ＦＥＴ１１,１２のゲート電圧（基準電圧Ｖref，入力電圧Ｖin）が高い場合でも、そのゲート酸化膜の破壊が防止される。

尚、前記ＭＯＳ-ＦＥＴ１１,１２,１５のチャネル長Ｌとチャネル幅Ｗとの比Ｌ／Ｗが異なる場合には、前記バイアス電圧Ｖbiasが前記ノードＮにそのまま発生することはない。しかしこの場合であっても、前記入力ＭＯＳ-ＦＥＴ１１または１２のゲート電圧が前記ノードＮの電圧以上になったとき、前記整流ダイオード３４または３５により前記入力ＭＯＳ-ＦＥＴ１１,１２が前記定電流源から切り離される。従って前述した例と同様に前記入力ＭＯＳ-ＦＥＴ１１,１２のゲート酸化膜の破壊が防止される。

図６は、上述した如く整流ダイオード３４,３５を備えて構成される比較器における、前記入力ＭＯＳ-ＦＥＴ１１,１２のゲート・ソース間電圧Ｖgsのシミュレーション結果を示している。この図６に示されるように、前記整流ダイオード３４,３５を備えて構成される比較器によれば、前記入力ＭＯＳ-ＦＥＴ１１,１２のゲート・ソース間電圧Ｖgsを十分低く抑えることが可能となる。即ち、前記整流ダイオード３４,３５により、前記定電流源（ＭＯＳ-ＦＥＴ１５）からゲート電圧の高い前記入力ＭＯＳ-ＦＥＴ１１,１２を選択的に切り離すので、オンとなる側の前記入力ＭＯＳ-ＦＥＴ１１,１２のゲート・ソース間電圧Ｖgsを、図６に示すように略一定に保つことができる。

上記構成の比較器によれば、前述したツェナーダイオード３１,３２および前記帰還ＭＯＳ-ＦＥＴ３３による前記ゲート・ソース間電圧Ｖgsの制限作用の下で、更に前記整流ダイオード３４,３５を用いて前記入力ＭＯＳ-ＦＥＴ１１,１２への電流供給自体を選択的に遮断する。従って前記入力ＭＯＳ-ＦＥＴ１１,１２のゲート・ソース間電圧Ｖgsを、該入力ＭＯＳ-ＦＥＴ１１,１２の耐圧以下の電圧、例えば４Ｖ以下に抑えることができる。故に図５に示す比較器によれば、前述した図１および図３にそれぞれ示した比較器に比較して、更に確実に前記入力ＭＯＳ-ＦＥＴ１１,１２のゲート酸化膜の破壊を効果的に防止することができる。

尚、前記整流ダイオード３４,３５に代えて、図７に示すようにダイオード接続したＭＯＳ-ＦＥＴ（半導体整流素子）３６,３７を前記定電流源と前記入力ＭＯＳ-ＦＥＴ１１,１２のソースとの間にそれぞれ介装することも可能である。この場合であっても、前記整流ダイオード３４,３５を介装した場合と同様な作用・効果が奏せられて前記入力ＭＯＳ-ＦＥＴ１１,１２のゲート酸化膜が保護されることは説明するまでもない。

以上説明したように本発明に係る比較器によれば、ＣＭＯＳ構成された比較器本体１０が有する基本的な利点を活かしながら、入力電圧Ｖinおよび基準電圧Ｖrefの差動入力部を形成する入力ＭＯＳ-ＦＥＴ１１,１２のゲート・ソース間電圧Ｖgsを、該入力ＭＯＳ-ＦＥＴ１１,１２の耐圧以下に抑えることができる。しかも基本的には前記入力ＭＯＳ-ＦＥＴ１１,１２のゲート・ソース間にツェナーダイオード３１,３２を順方向に並列接続するだけで、該入力ＭＯＳ-ＦＥＴ１１,１２のゲート・ソース間電圧Ｖgsをその耐圧以下に抑制することができる。

更には帰還ＭＯＳ-ＦＥＴ３３を用いて前記入力ＭＯＳ-ＦＥＴ１２のドレイン電圧を負帰還制御し、該ドレイン電圧（出力電圧）の振幅を抑えるので、前述したツェナーダイオード３２と相俟って該入力ＭＯＳ-ＦＥＴ１２のゲート・ソース間電圧Ｖgsを抑制することができる。同時に前記ドレイン電圧の負帰還制御により前記インバータ回路２０におけるＭＯＳ-ＦＥＴ２２のゲート・ソース間電圧Ｖgsについても、その耐圧以下に抑えることができる。また前記整流ダイオード３４,３５またはダイオード接続されたＭＯＳ-ＦＥＴ３６,３７により、高いゲート電圧が加わる前記入力ＭＯＳ-ＦＥＴ１１，１２を定電流源から切り離すので、そのゲート酸化膜を破壊から保護することができる。

従って本発明によれば簡易にして効果的に入力ＭＯＳ-ＦＥＴ１１,１２の破壊を確実に防止することができる。そして前記入力電圧Ｖinが電源電圧Ｖ_ＤＤと同程度の高い場合であっても、或いは前記基準電圧Ｖrefの設定値が接地電位程度に低く設定されるような場合でも、前記入力電圧Ｖinと基準電圧Ｖrefとを直接比較することが可能となる。特にゲート酸化膜の薄いＭＯＳ-ＦＥＴを用いて比較器を構築する場合であっても、前述した従来の不具合を招来することがなく、その実用的利点が多大である。

尚、本発明は上述した各実施形態に限定されるものではない。ここではＭＯＳ-ＦＥＴのゲート酸化膜の厚みが２５ｎｍであり、その耐圧が７Ｖであるとして説明した。しかしゲート酸化膜の厚みが異なる別の仕様のＭＯＳ-ＦＥＴを用いる場合でも本発明を適用可能なことは言うまでもない。この場合、ＭＯＳ-ＦＥＴのゲート酸化膜の厚みによって定まる耐圧に応じて、前記ツェナーダイオード３１,３２のブレークダウン電圧を選定すれば良い。また半導体整流素子（整流ダイオード３４,３５，ダイオード接続したＭＯＳ-ＦＥＴ３６,３７）の逆耐圧特性については、前記電源電圧Ｖ_ＤＤ以上のものを用いれば十分である。

また前記入力ＭＯＳ-ＦＥＴ１１,１２のゲートに印加する入力電圧Ｖinおよび基準電圧Ｖrefを逆にして用いることも勿論可能である。更には前記インバータ回路２０を省略して比較器を構築することも可能であり、各種の制御用集積回路の一部に組み込むことも勿論可能である。その他、本発明はその要旨を逸脱しない範囲で種々変形して実施することができる。

１０ 比較器本体
１１,１２ 入力ＭＯＳ-ＦＥＴ
１３,１４ 負荷ＭＯＳ-ＦＥＴ
１５ ＭＯＳ-ＦＥＴ（定電流源）
２０ インバータ回路
２１,２２ ＭＯＳ-ＦＥＴ（インバータ回路）
３１,３２ ツェナーダイオード
３３ 帰還ＭＯＳ-ＦＥＴ
３４,３５ 整流ダイオード
３６,３７ ＭＯＳ-ＦＥＴ（ダイオード接続）

Claims (5)

1. 差動対をなして基準電圧および入力電圧をゲートにそれぞれ入力する一対の入力ＭＯＳ-ＦＥＴ、ゲートを相互に接続すると共にドレインを前記一対の入力ＭＯＳ-ＦＥＴの各ドレインにそれぞれ接続した一対の負荷ＭＯＳ-ＦＥＴ、および前記一対の入力ＭＯＳ-ＦＥＴのソースに一定電流を供給する定電流源とを具備した差動増幅型の比較器本体と、
   前記入力ＭＯＳ-ＦＥＴにおけるゲート酸化膜の耐圧以下のブレークダウン電圧特性を有し、前記一対の入力ＭＯＳ-ＦＥＴの各ゲート・ソース間にそれぞれ順方向に並列接続されたツェナーダイオードと、
   前記比較器本体の出力電圧を前記一対の負荷ＭＯＳ-ＦＥＴのゲートに負帰還して該出力電圧の出力振幅を制限する帰還ＭＯＳ-ＦＥＴと
   電源電圧以上の逆耐圧特性を有し、前記定電流源と前記一対の入力ＭＯＳ-ＦＥＴの各ソースとの間にそれぞれ介装された半導体整流素子とを具備したことを特徴とする比較器。
2. 前記一対の入力ＭＯＳ-ＦＥＴはｐチャネル型のＭＯＳ-ＦＥＴであって、前記一対の負荷ＭＯＳ-ＦＥＴはｎチャネル型のＭＯＳ-ＦＥＴからなる請求項１に記載の比較器。
3. 前記帰還ＭＯＳ-ＦＥＴは、ドレインおよびゲートを前記一対の入力ＭＯＳ-ＦＥＴの一方のドレインに接続すると共に、ソースを前記一対の負荷ＭＯＳ-ＦＥＴのゲートに接続したものである請求項１に記載の比較器。
4. 前記半導体整流素子は、整流ダイオードまたはダイオード接続したＭＯＳ-ＦＥＴからなる請求項１に記載の比較器。
5. 請求項１に記載の比較器であって、
   更に前記比較器本体の比較出力電圧を反転して外部出力するＣＭＯＳ構造のインバータ回路を備えることを特徴とする比較器。

Images