JP2017005609A - 過電圧検出回路 - Google Patents

Abstract

【課題】回路素子の耐圧を超える電圧を比較して過電圧を検出できる過電圧検出回路を提供する。
【解決手段】外部入力端子１ａと内部入力端子との間に検出用抵抗１３を接続し、クランプ回路３は、内部入力端子の電位を一定電圧にクランプし、外部入力端子１ａに入力された電圧Ｖinがクランプ電圧Ｖclpを超えた際に、検出用抵抗１３に流れる電流が通電される検出電流経路を有する。コンパレータ回路４の一方の電流経路には閾値電流Ｉthが通電され、他方の電流経路には、前記検出電流経路に通電される電流に応じた比較電流Ｉdetが通電される。比較電流の値が閾値電流の値を超えると、コンパレータ回路４は出力端子Ｖoutの電圧レベルを変化させる。
【選択図】図１

Description

本発明は、外部入力端子に印加される電圧が過電圧となったことを検出する回路に関する。

例えば車両に搭載される過電圧検出回路は、例えばセンサより入力される信号の電圧と所定の閾値電圧とをコンパレータによって比較する。この場合、例えばバッテリがショートする等して、コンパレータに供給されている電源電圧を超える大きさの信号電圧が入力されると、コンパレータを構成する回路素子の耐圧を超えてしまう。このため、一般には、コンパレータの前段部に入力電圧をクランプする回路が設けられている。

例えば、ＭＯＳプロセスで製造されるＩＣにおいて回路素子の耐圧を超える入力電圧をクランプするため、寄生のＰＮＰトランジスタを用いる場合がある。しかし、寄生トランジスタの電流増幅率ｈＦＥは非常に小さいので、十分なクランプ作用が得られない。これに対し、特許文献１では、ＰチャネルＭＯＳＦＥＴと、それに直列に接続されるゲートが共通な２つのＮチャネルＭＯＳＦＥＴとでクランプ回路を構成している。そして、２つのＦＥＴで構成されるカレントミラー回路のミラー比を大きく設定し、電流シンク能力が高いクランプ回路を実現している。これにより、比較動作を妨げることなくコンパレータを過大な印加電圧から保護している。

特開２０１０−１１０１２号公報

しかしながら、特許文献１の構成では、コンパレータに設定する閾値電圧は、電源電圧よりも低い電圧に制限されてしまう。
本発明は、上記事項に鑑みてなされたもので、その目的は、回路素子の耐圧を超える電圧を比較して過電圧を検出できる過電圧検出回路を提供することにある。

請求項１記載の過電圧検出回路によれば、外部入力端子と内部入力端子との間に検出用抵抗を接続し、電圧／電流変換部は、内部入力端子の電位を一定電圧にクランプすると共に、外部入力端子に入力された電圧が前記一定電圧を超えた際に、検出用抵抗に流れる電流が通電される検出電流経路を有する。コンパレータ部の一方の電流経路には予め定められた閾値電流が通電され、他方の電流経路には、前記検出電流経路に通電される電流に応じた比較電流が通電される。そして、比較電流の値が閾値電流の値を超えると、出力電圧のレベルを変化させる。

このように構成すれば、電圧／電流変換部の作用により、内部入力端子の電位は一定電圧となるようにクランプされる。また、電圧／電流変換部は、外部入力端子に印加される電圧を電流に変換して検出電流経路に通電し、コンパレータ部は、検出電流経路に通電される電流に応じた比較電流と閾値電流とを比較して過電圧検出を行う。つまり、電圧／電流変換部は、内部入力端子の電位を一定電圧にクランプした状態で、外部入力端子に印加される電圧を電流に変換してコンパレータ部に入力する。したがって、コンパレータ部における閾値電流に対応する閾値電圧を、回路素子の耐圧を超える電圧に設定することができ、より広い電圧範囲について過電圧検出を行うことが可能になる。

請求項２記載の過電圧検出回路によれば、電圧／電流変換部を、グランド側に接続される第１カレントミラー回路と、内部入力端子及び電源端子と第１カレントミラー回路との間に直列に接続され、前記一定電圧を、電源端子に入力される電源電圧に設定する第２カレントミラー回路とで構成する。そして、検出電流経路を、内部入力端子を経路に含む第１カレントミラー回路の基準電流経路とする。

また、コンパレータ部を、電源側に接続される第３カレントミラー回路と、当該回路の基準電流経路とグランドとの間に接続される第１トランジスタと、第３カレントミラー回路のミラー電流経路とグランドとの間に接続される第２トランジスタと、基準電流経路に閾値電流が通電されるよう、第１トランジスタの導通制御端子に制御信号を付与する閾値設定部とで構成する。そして、第２トランジスタの導通制御端子を第１カレントミラー回路の基準電流経路に接続し、第３カレントミラー回路を構成するトランジスタと第２トランジスタとの共通接続点を、コンパレータ部の出力端子とする。

このように構成すれば、内部入力端子の電位は、第２カレントミラー回路の作用により電源電圧にクランプされる。そして、外部入力端子に入力された電圧が電源電圧を超えると、検出用抵抗に流れる電流が第１カレントミラー回路の基準電流経路に流れる。コンパレータ部を構成する第２トランジスタの導通制御端子は、第１カレントミラー回路の基準電流経路に接続されるので、第２トランジスタを介して流れる比較電流は、基準電流経路に流れる電流に対し、所定の電流比を有する。

第３カレントミラー回路の基準電流経路には、閾値設定部及び第１トランジスタを介して閾値電流が通電され、同ミラー電流経路には、第２トランジスタを介して比較電流が流れる。（閾値電流）＞（比較電流）であれば、コンパレータ部の出力端子からは両者の差に応じた電流が出力される状態になる。一方、（閾値電流）＜（比較電流）になると、前記出力端子からは電流が出力されない状態となる。これにより、比較電流と閾値電流との大小関係に応じて、コンパレータ部の出力端子の電圧レベルを変化させることができる。そして、内部入力端子の電位を電源電圧にクランプすることで、閾値電流に対応した閾値電圧を電源電圧よりも高く設定できる。

請求項３記載の過電圧検出回路によれば、電圧／電流変換部を、電源端子に接続される第１カレントミラー回路と、当該回路と、内部入力端子及びグランドとの間に直列に接続され、前記一定電圧をグランド電位に設定する第２カレントミラー回路とで構成する。そして、検出電流経路を、内部入力端子を経路に含む第１カレントミラー回路の基準電流経路とする。

また、コンパレータ部を、グランド側に接続される第３カレントミラー回路と、当該回路の基準電流経路と電源との間に接続される第１トランジスタと、第３カレントミラー回路のミラー電流経路とグランドとの間に接続される第２トランジスタと、前記基準電流経路に閾値電流が通電されるよう、第１トランジスタの導通制御端子に制御信号を付与する閾値設定部とで構成する。そして、第２トランジスタの導通制御端子を、第１カレントミラー回路の基準電流経路に接続し、第３カレントミラー回路を構成するトランジスタと第２トランジスタとの共通接続点を、コンパレータ部の出力端子とする。

このように構成すれば、内部入力端子の電位は、第２カレントミラー回路の作用によりグランド電位にクランプされる。そして、外部入力端子に入力された電圧がグランド電位を下回ると、検出用抵抗に流れる電流が第１カレントミラー回路の基準電流経路に流れる。コンパレータ部を構成する第２トランジスタの導通制御端子は、第１カレントミラー回路の基準電流経路に接続されるので、第２トランジスタを介して流れる比較電流は、基準電流経路に流れる電流に対し、所定の電流比を有する。

第３カレントミラー回路では、請求項２と同様に比較電流と閾値電流との比較が行われるので、両者の大小関係に応じて、コンパレータ部の出力端子の電圧レベルを変化させることができる。そして、内部入力端子の電位をグランド電位にクランプすることで、閾値電流に対応した閾値電圧をグランド電位よりも低く設定できる。

第１実施形態であり、過電圧検出回路の構成を示す回路図 過電圧検出回路の動作を示すタイミングチャート 第２実施形態であり、過電圧検出回路の構成を示す回路図 過電圧検出回路の動作を示すタイミングチャート

（第１実施形態）
図１に示すように、ＩＣ１は、一般的なＣＭＯＳプロセスにより製造されており、例えば車載ＥＣＵ（Electronic Control Unit）の制御基板に搭載されている。ＩＣ１は、車載センサからの信号電圧が入力される外部入力端子１ａ，電源電圧ＶDD（例えば５Ｖ）が供給される電源端子１ｂなど様々な端子を有している。外部入力端子１ａは、入力信号線６を介してＩＣ１に形成されている過電圧検出回路２に接続されている。過電圧検出回路２は、クランプ回路３，コンパレータ回路４及びバイアス回路５を備えている。クランプ回路３は電圧／電流変換部に相当し、コンパレータ回路４及びバイアス回路５は、コンパレータ部に相当する。

入力信号線６の一端は外部入力端子１ａに接続され、他端は検出用抵抗１３を介してＰチャネルＭＯＳＦＥＴ９のソースに接続されている。前記ソースは、内部入力端子に相当する。電源端子１ｂは電源線７を介してＰチャネルＭＯＳＦＥＴ１１のソースに接続されている。一例として、外部入力端子１ａには、ＩＣ１の外部にあるセンサ素子２８の出力端子が接続されている。また、ＦＥＴ９のソースは信号処理回路２９の入力端子に接続されている。尚、ＩＣ１には、この他にも図示しない様々な回路が形成されている。

クランプ回路３は、ＮチャネルＭＯＳＦＥＴ１０及び１２で構成される第１カレントミラー回路３１と、ＦＥＴ９及び１１で構成される第２カレントミラー回路３２とを備えている。ＦＥＴ１０及び１２のソースはグランドに接続され、ＦＥＴ１０のドレインはＦＥＴ９のドレインに接続され、ＦＥＴ１２のドレインはＦＥＴ１１のドレインに接続されている。ソース及びドレインは、導通端子に相当する。ＦＥＴ９及び１１の導通制御端子であるゲートはＦＥＴ１１のドレインに接続され、ＦＥＴ１０及び１２のゲートはＦＥＴ１０のドレインに接続されている。

コンパレータ回路４は、ＰチャネルＭＯＳＦＥＴ１８及び１９で構成される第３カレントミラー回路３３を備えており、ＦＥＴ１８及び１９のソースは、電源のシンボルで示す電源線７に接続されている。ＦＥＴ１８及び１９のゲートは、ＦＥＴ１８のドレインに接続されている。また、ＦＥＴ１８，１９のドレインは、それぞれＮチャネルＭＯＳＦＥＴ１７，１６のドレインに接続されている。ＦＥＴ１７，１６のソースはグランドに接続されている。ＦＥＴ１６のゲートは、検出電圧入力線２１を介してＦＥＴ１０のドレインに接続されており、両者はミラー対を構成している。ＦＥＴ１７，１６は、それぞれ第１，第２トランジスタに相当する。

バイアス回路５は、電源線７とグランドとの間に接続される、抵抗素子１４及びＮチャネルＭＯＳＦＥＴ１５の直列回路で構成され、ＦＥＴ１５のゲートは自身のドレインに接続されている。また、前記ドレインは、閾値電圧入力線２０を介してＦＥＴ１７のゲートに接続されている。バイアス回路５は閾値設定部に相当する。そして、ＦＥＴ１６のドレインが、コンパレータ回路４の出力端子Ｖoutとなっている。出力端子Ｖoutは、例えば上述したＥＣＵを構成するマイクロコンピュータ等の、図示しない制御回路の入力端子に接続されている。

次に、本実施形態の作用について説明する。クランプ回路３では、ＦＥＴ１１のソースに電源電圧ＶDDが与えられている。したがって、検出用抵抗１３とＦＥＴ９との共通接続点である内部入力端子の電圧は、（１）式のようにクランプ電圧Ｖclpに固定される。
Ｖclp＝ＶDD−Ｖthp＋Ｖthp …（１）
尚、ＶthpはＦＥＴ９及び１１の閾値電圧である。つまり、クランプ電圧Ｖclpは電源電圧ＶDDに設定されるので、クランプ電圧Ｖclpが過電圧検出回路２を構成する回路素子の耐圧を超えることはない。

図２に示すように、外部入力端子１ａに印加される電圧Ｖinがクランプ電圧Ｖclpよりも低い場合、検出用抵抗１３に電流ＩRは流れずＦＥＴ９はオフとなる。したがって、クランプ回路３においては、リーク電流による信号入力線６の電圧変化を抑制できる。

電圧Ｖinがクランプ電圧Ｖclp以上になると、ＦＥＴ９〜１２が何れもオンしてクランプ回路３が動作し、ＦＥＴ９のソース電圧はクランプ電圧Ｖclpに固定される。そして、外部入力端子１ａより検出用抵抗１３及びＦＥＴ９を介して、電圧Ｖinとクランプ電圧Ｖclpとの差電圧ΔＶに応じた検出電流Ｉdet（＝ＩR）が流れる。検出用抵抗１３の抵抗値をＲとすると、検出電流Ｉdetは（２）式で示される。
Ｉdet＝ΔＶ／Ｒ＝（Ｖin−Ｖclp）／Ｒ …（２）
また、ＦＥＴ１０，１２及び１６はカレントミラー回路を構成しているので、検出用抵抗１３に流れる検出電流Ｉdetに応じた比較電流がＦＥＴ１６のドレイン電流ＩDとして流れる。例えばこれらのミラー比が「１」であれば、（比較電流）＝（検出電流Ｉdet）となる。これにより等価的に、クランプ電圧Ｖclp以上の電圧Ｖinを、回路素子耐圧以下の電圧に変換してコンパレータ回路４に入力できる。

バイアス回路５において、ＦＥＴ１５のゲート及びドレインの電位は一定に制御されており、且つＦＥＴ１５及び１７はミラー対を構成している。したがって、ＦＥＴ１７には、ＦＥＴ１５に流れるドレイン電流に応じたドレイン電流が、閾値電圧Ｖthに応じた閾値電流Ｉthとして流れる。尚、図２に示すＩ１６，Ｉ１７はそれぞれＦＥＴ１６，１７のドレイン電流であり、Ｖ１６，Ｖ１７はそれぞれＦＥＴ１６，１７のゲート電圧である。

コンパレータ回路４において（閾値電流Ｉth）＞（比較電流Ｉdet）であれば、出力端子Ｖoutからは両者の差に応じた電流が出力される状態、つまりソース電流が流出する状態となり、ＦＥＴ１６のドレイン電位が上昇して出力端子Ｖoutの電圧はハイレベルを示す。一方、（閾値電流Ｉth）＜（比較電流Ｉdet）になると、出力端子Ｖoutからは電流が出力されない状態、つまりシンク電流を引き込む状態となり、ＦＥＴ１６のドレイン電位が低下して出力端子Ｖoutの電圧はローレベルを示す。したがって、図２に示すように、比較電流Ｉdetと閾値電流Ｉthとの大小関係に応じて、出力端子Ｖoutの電圧レベルが変化する。

以上のように本実施形態によれば、外部入力端子１ａと内部入力端子との間に検出用抵抗１３を接続する。クランプ回路３は、内部入力端子の電位を一定電圧にクランプし、外部入力端子１ａに入力された電圧Ｖinがクランプ電圧Ｖclpを超えた際に、検出用抵抗１３に流れる電流が通電される検出電流経路を有する。コンパレータ回路４の一方の電流経路には閾値電流Ｉthが通電され、他方の電流経路には、前記検出電流経路に流れる電流に応じた比較電流Ｉdetが通電される。そして、比較電流の値が閾値電流の値を超えると、コンパレータ回路４は出力端子Ｖoutの電圧レベルを変化させる。

このように構成すれば、クランプ回路３の作用によりＦＥＴ９のソース電位は一定の電源電圧ＶDDにクランプされるので、過電圧検出回路２を構成する回路素子の耐圧を超える電圧が印加されることを防止できる。また、クランプ回路３は、外部入力端子１ａに印加される電圧を電流に変換して検出電流経路に流し、コンパレータ回路４は、前記経路に通電される電流に応じた比較電流Ｉdetと閾値電流Ｉthとを比較して過電圧検出を行う。したがって、コンパレータ回路４における閾値電流Ｉthに対応する閾値電圧Ｖthを、電源電圧ＶDDよりも高い電圧に設定でき、過電圧検出回路２は、より広い電圧範囲について過電圧検出を行うことが可能になる。

具体的には、クランプ回路３を、グランド側に接続される第１カレントミラー回路３１と、この第１カレントミラー回路３１に直列に接続され、クランプ電圧Ｖclpを電源電圧ＶDDに設定する第２カレントミラー回路３２とで構成する。そして、検出電流経路を第１カレントミラー回路３１の基準電流経路とする。

また、コンパレータ回路４を、電源側に接続される第３カレントミラー回路３３と、当該回路３３の基準電流経路，ミラー電流経路とグランドとの間にそれぞれ接続されるＦＥＴ１７，１６とで構成し、コンパレータ部を、コンパレータ回路４と、前記基準電流経路に閾値電流が通電されるよう、ＦＥＴ１７のゲートに制御信号を付与するバイアス回路５とで構成する。そして、ＦＥＴ１６のゲートを第１カレントミラー回路３１の基準電流経路に接続し、ＦＥＴ１６のドレインをコンパレータ回路４の出力端子Ｖoutとした。これにより、比較電流Ｉdetと閾値電流Ｉthとの大小関係に応じて出力端子Ｖoutの電圧レベルを変化させることができる。

加えて、本実施形態の過電圧検出回路２は、例えば外部入力端子１ａに接続されるセンサ素子２８のように、センサ信号の検出精度が低下することを防止するため、検出回路側でリーク電流が極力発生しないことが望ましいものに好適である。

（第２実施形態）
以下、第１実施形態と同一部分には同一符号を付して説明を省略し、異なる部分について説明する。図３に示すように、第２実施形態のＩＣ２２に形成されている過電圧検出回路２４は、クランプ電圧Ｖclpをグランド電位に設定するように構成されている。ＩＣ２２の外部入力端子は２２ａ，電源端子は２２ｂとなっている。そして、ＩＣ２２には、第１実施形態のクランプ回路３，コンパレータ回路４及びバイアス回路５に対応する、クランプ回路２３，コンパレータ回路２５及びバイアス回路３４が形成されている。電源線７に対応するのは電源線２６となっている。過電圧検出回路２４は、入力電圧Ｖinが、グランド電位ＶGNDよりも低い負側の過電圧状態となったことを検出する。

クランプ回路２３は、第１実施形態と同様のＦＥＴ９〜１２を備えているが、ソースが電源線２６に接続されているＦＥＴ９及び１１によって、第２実施形態の第１カレントミラー回路３５が構成されている。また、ソースがそれぞれグランドと検出用抵抗１３の一端とに接続されているＦＥＴ１０及び１２によって、第２カレントミラー回路３６が構成されている。

コンパレータ回路２５は、やはり第１実施形態と同様のＦＥＴ１６〜１９を備えているが、ソースがグランドに接続されているＦＥＴ１６及び１７によって、第３カレントミラー回路３７が構成されている。ＦＥＴ１６及び１７のゲートは、ＦＥＴ１７のドレインに接続されている。ＦＥＴ１８，１９は、第１実施形態と同様に電源線２６とＦＥＴ１７，１６との間に接続されており、これらはそれぞれ第１，第２トランジスタに相当する。ＦＥＴ１９のゲートは、検出電圧入力線２１を介してＦＥＴ１１のドレインに接続されており、両者はミラー対を構成している。

バイアス回路３４は、電源線２６とグランドとの間に接続される、ＰチャネルＭＯＳＦＥＴ３８及び抵抗素子１４の直列回路で構成されている。ＦＥＴ３８のゲートは自身のドレインに接続されていると共に、閾値信号線２０を介してＦＥＴ１８のゲートに接続されている。第１実施形態と同様に、ＦＥＴ１６のドレインがコンパレータ回路２５の出力端子Ｖoutとなっている。

次に、第２実施形態の作用について説明する。クランプ回路２３では、ＦＥＴ１０のソースがグランドに接続されている。したがって、検出用抵抗１３とＦＥＴ１２との共通接続点である内部入力端子の電圧は、（３）式のようにクランプ電圧Ｖclpに固定される。
Ｖclp＝ＶGND＋Ｖthn−Ｖthn …（３）
尚、ＶthｎはＦＥＴ１０及び１２の閾値電圧である。つまり、クランプ電圧Ｖclpはグランド電位ＶGNDに設定されるので、クランプ電圧Ｖclpが過電圧検出回路２４を構成する回路素子の負側の耐圧を超えることはない。

図４に示すように、外部入力端子２２ａに印加される電圧Ｖinがクランプ電圧Ｖclpよりも高い場合、検出用抵抗１３に電流ＩRは流れずＦＥＴ１２はオフとなる。したがって、クランプ回路２３において、リーク電流による信号入力線６の電圧変化を抑制できる。

電圧Ｖinがクランプ電圧Ｖclp以下になると、ＦＥＴ９〜１２が何れもオンしてクランプ回路２３が動作し、ＦＥＴ１２のソース電圧はクランプ電圧Ｖclpに固定される。そして、ＦＥＴ１２及び検出用抵抗１３を介して、外部入力端子２２ａより電圧Ｖinとクランプ電圧Ｖclpとの差電圧ΔＶに応じた検出電流Ｉdetが流れる。検出電流Ｉdetは、第１実施形態と同様に（２）式で示される。

また、ＦＥＴ９，１１及び１９はカレントミラー回路を構成しているので、検出用抵抗１３に流れる検出電流Ｉdetに応じた比較電流がＦＥＴ１９に流れる。これにより等価的に、クランプ電圧Ｖclp以下の電圧Ｖinを、回路素子耐圧以内の電圧に変換してコンパレータ回路２５に入力できる。

バイアス回路３４において、ＦＥＴ３８のゲート及びドレインの電位は一定に制御されており、且つＦＥＴ３８及び１８はミラー対を構成している。したがって、ＦＥＴ１８には、閾値電圧Ｖthに応じた閾値電流Ｉthがドレイン電流ＩDとして流れる。尚、図４に示すＩ１８，Ｉ１９はそれぞれＦＥＴ１８，１９のドレイン電流であり、Ｖ１８，Ｖ１９はそれぞれＦＥＴ１８，１９のゲート電圧である。

コンパレータ回路２５において、ＦＥＴ１９のゲート電圧が高い状態にあり（閾値電流Ｉth）＞（比較電流Ｉdet）であれば、コンパ出力端子Ｖoutからは電流が出力されない状態、つまりシンク電流を引き込む状態となり、ＦＥＴ１６のドレイン電位が低下して出力端子Ｖoutの電圧はローレベルを示す。

ＦＥＴ１９のゲート電圧が低下することでドレイン電流が増加し（閾値電流Ｉth）＜（比較電流Ｉdet）になると、出力端子Ｖoutからは両者の差に応じた電流が出力される状態、つまりソース電流が流出する状態となり、ＦＥＴ１６のドレイン電位が上昇して出力端子Ｖoutの電圧はハイレベルを示す。したがって、図４に示すように、比較電流Ｉdetと閾値電流Ｉthとの大小関係に応じて、出力端子Ｖoutの電圧レベルが変化する。

以上のように第２実施形態によれば、クランプ回路２３を、電源線２６に接続される第１カレントミラー回路３５と、当該回路３５に直列に接続され、一定電圧をグランド電位ＶGNDに設定する第２カレントミラー回路３６とで構成する。そして、検出電流経路を、第１カレントミラー回路３５の基準電流経路とする。

また、コンパレータ回路２５を、グランド側に接続される第３カレントミラー回路３７と、当該回路の基準電流経路，ミラー電流経路と電源との間に接続されるＦＥＴ１８，１９とで構成し、コンパレータ部を、コンパレータ回路２５と、前記基準電流経路に閾値電流Ｉthが通電されるよう、ＦＥＴ１８のゲートに制御信号を付与するバイアス回路３４とで構成する。そして、ＦＥＴ１９のゲートを第１カレントミラー回路３５の基準電流経路に接続し、第３カレントミラー回路３７を構成するＦＥＴ１６のドレインをコンパレータ回路２５の出力端子Ｖoutとする。

したがって、コンパレータ回路２５における閾値電流Ｉthに対応する閾値電圧Ｖthをグランド電位ＶGNDよりも低い電圧に設定でき、過電圧検出回路２４は、負側のより広い電圧範囲について過電圧検出を行うことが可能になる。

（その他の実施形態）
本発明は上記した、又は図面に記載した実施形態に限定されるものではなく、例えば以下のように変形または拡張が可能である。
コンパレータ回路４において、ＦＥＴ１６及び１７のソースを共通に接続し、電源線７との間に定電流源やＮチャネルＭＯＳＦＥＴを追加してもよい。
コンパレータ回路２５において、ＦＥＴ１８及び１９のドレインを共通に接続し、電源線２６との間に定電流源やＰチャネルＭＯＳＦＥＴを追加してもよい。
閾値電圧は、過電圧検出回路を構成する回路素子の耐圧以下に設定すれば良い。
各カレントミラー回路のミラー比については、個別の設計に応じて適宜設定すれば良い。

ＭＯＳＦＥＴに替えて、バイポーラトランジスタを用いて過電圧検出回路を構成しても良い。
過電圧検出回路は、必ずしもＩＣとして構成する必要はない。
外部入力端子に接続されるものはセンサ素子に限ることはない。実施形態の過電圧検出回路は特に、リーク電流の発生を極力抑制することが好ましいものを対象として過電圧検出を行う用途に好適である。

１ａ 外部入力端子、１ｂ 電源端子、２ 過電圧検出回路、３ クランプ回路、４ コンパレータ回路、５ バイアス回路、１３検出用抵抗、１６及び１７ ＮチャネルＭＯＳＦＥＴ、３１ 第１カレントミラー回路、３２ 第２カレントミラー回路、３３ 第３カレントミラー回路。

Claims (5)

1. 外部入力端子（１ａ、２２ａ）と内部入力端子との間に接続される検出用抵抗（１３）と、
   前記内部入力端子の電位を一定電圧にクランプすると共に、前記外部入力端子に入力された電圧が前記一定電圧を超えた際に、前記検出用抵抗に流れる電流が通電される検出電流経路を有する電圧／電流変換部（３，２３）と、
   一方の電流経路に予め定められた閾値電流が通電され、他方の電流経路には、前記検出電流経路に通電される電流に応じた比較電流が通電され、前記比較電流の値が前記閾値電流の値を超えると、出力電圧のレベルを変化させるコンパレータ部（４，２５）とを備えることを特徴とする過電圧検出回路。
2. 前記電圧／電流変換部（３）は、グランド側に接続される第１カレントミラー回路（１０，１２）と、
   前記内部入力端子及び電源端子（１ｂ）と、前記第１カレントミラー回路との間に直列に接続され、前記一定電圧を、前記電源端子に入力される電源電圧に設定する第２カレントミラー回路（９，１１）とで構成され、
   前記検出電流経路は、前記内部入力端子を経路に含む前記第１カレントミラー回路の基準電流経路であり、
   前記コンパレータ部（４）は、電源（７）側に接続される第３カレントミラー回路（１８，１９）と、
   この第３カレントミラー回路の基準電流経路とグランドとの間に接続される第１トランジスタ（１７）と、
   前記第３カレントミラー回路のミラー電流経路とグランドとの間に接続される第２トランジスタ（１６）と、
   前記基準電流経路に前記閾値電流が通電されるように、前記第１トランジスタの導通制御端子に制御信号を付与する閾値設定部（５）とで構成され、
   前記第２トランジスタの導通制御端子は、前記第１カレントミラー回路の基準電流経路に接続され、
   前記第３カレントミラー回路を構成するトランジスタと前記第２トランジスタとの共通接続点が、出力端子となることを特徴とする請求項１記載の過電圧検出回路。
3. 前記電圧／電流変換部（２３）は、前記電源端子に接続される第１カレントミラー回路（９，１１）と、
   前記第１カレントミラー回路と、前記内部入力端子及びグランドとの間に直列に接続され、前記一定電圧を、前記グランド電位に設定する第２カレントミラー回路（１０，１２）とで構成され、
   前記検出電流経路は、前記内部入力端子を経路に含む前記第１カレントミラー回路の基準電流経路であり、
   前記コンパレータ部（２５）は、グランド側に接続される第３カレントミラー回路（１６，１７）と、
   この第３カレントミラー回路の基準電流経路と電源との間に接続される第１トランジスタ（１８）と、
   前記第３カレントミラー回路のミラー電流経路とグランドとの間に接続される第２トランジスタ（１９）と、
   前記基準電流経路に前記閾値電流が通電されるように、前記第１トランジスタの導通制御端子に制御信号を付与する閾値設定部（５）とで構成され、
   前記第２トランジスタの導通制御端子は、前記第１カレントミラー回路の基準電流経路に接続され、
   前記第３カレントミラー回路を構成するトランジスタと、前記第２トランジスタとの共通接続点が出力端子となることを特徴とする請求項１記載の過電圧検出回路。
4. 前記電圧／電流変換部がクランプする一定電圧は、内部回路の耐圧以下に設定されていることを特徴とする請求項１から３の何れか一項に記載の過電圧検出回路。
5. 前記外部入力端子には、センサ素子が接続されることを特徴とする請求項１から４の何れか一項に記載の過電圧検出回路。

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