JP5428259B2

JP5428259B2 - 基準電圧発生回路および電源クランプ回路

Info

Publication number: JP5428259B2
Application number: JP2008233107A
Authority: JP
Inventors: 陽一高野
Original assignee: Mitsumi Electric Co Ltd
Current assignee: Mitsumi Electric Co Ltd
Priority date: 2008-09-11
Filing date: 2008-09-11
Publication date: 2014-02-26
Anticipated expiration: 2028-09-11
Also published as: JP2010067031A

Description

本発明は、基準電圧発生回路および電源クランプ回路に関し、特にデプレッション型ＭＯＳＦＥＴを使用した高耐圧特性を有する基準電圧発生回路および電源クランプ回路に関するものである。

従来より、ゲートとソースを結合したデプレッション型ＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ：以下ＭＯＳトランジスタと称する）と、ゲートとドレインを結合したいわゆるダイオード接続のエンハンスメント型のＭＯＳトランジスタとを、図３のように、電源電圧端子ＶＤＤと接地電位点ＧＮＤとの間に直列に接続した基準電圧発生回路が知られている。この基準電圧発生回路は、デプレッション型ＭＯＳトランジスタが定電流源として動作し、エンハンスメント型ＭＯＳトランジスタのソース・ドレイン間に発生する定電圧を基準電圧Ｖrefとして取り出すものであり、Ｖrefは２つのＭＯＳトランジスタのしきい値電圧Ｖt(d)とＶt(e)の差分Ｖt(e)−Ｖt(d)として表わされる。

上記デプレッション型ＭＯＳトランジスタを使用した基準電圧発生回路は、素子数が少ない上、デプレッション型ＭＯＳトランジスタとエンハンスメント型のＭＯＳトランジスタの温度特性がほぼ同一であるため、温度依存性の小さな基準電圧Ｖrefを発生できるという利点がある。なお、デプレッション型ＭＯＳトランジスタを使用した基準電圧発生回路に関する発明としては、例えば特許文献１や特許文献２に記載されているものがある。
特開２００２−０９１５９０号公報特開２００５−１３４９３９号公報

ＣＣＤ（チャージカップルドデバイス）や液晶パネルの駆動電圧を発生する電源装置は１０Ｖ以上の高電圧を発生するため、かかる電源装置を構成する電源制御用ＩＣ（半導体集積回路）に使用される基準電圧発生回路は、高耐圧である必要がある。そのため、従来の回路構成のまま基準電圧発生回路の耐圧を高めるには、デプレッション型ＭＯＳトランジスタとエンハンスメント型ＭＯＳトランジスタとして高耐圧プロセスで製造したＭＯＳトランジスタを使用しなければならない。

しかしながら、従来の高耐圧プロセスでは、高耐圧のエンハンスメント型ＭＯＳトランジスタと同一の工程で高耐圧のデプレッション型ＭＯＳトランジスタを製造することができないため、従来の回路構成のまま基準電圧発生回路の耐圧を高めることができない。また、デプレッション型ＭＯＳトランジスタも高耐圧とするには別途オプションプロセスが必要であり、コストアップを招くという課題がある。

なお、特許文献１や特許文献２に記載されている発明は、プロセスばらつきや温度変化に対する依存性が低くばらつきの小さな基準電圧Ｖrefを発生できるようにすることを目的としており、本発明とは目的および解決手段が異なっている。

この発明の目的は、高耐圧のデプレッション型ＭＯＳトランジスタを用いることなく、つまりオプションプロセスの追加による大幅なコストアップを招くことなく耐圧を高めることができる基準電圧発生回路および電源クランプ回路を提供することにある。

上記目的を達成するため、この発明は、ダイオード接続されたエンハンスメント型のＭＯＳトランジスタとデプレッション型のＭＯＳトランジスタとを直列形態に接続してなる基準電圧発生回路であって、前記エンハンスメント型ＭＯＳトランジスタとデプレッション型ＭＯＳトランジスタとの間にエンハンスメント型の第３のＭＯＳトランジスタを介在させ、前記デプレッション型ＭＯＳトランジスタとして通常の耐圧の素子を使用し、前記エンハンスメント型ＭＯＳトランジスタおよび前記第３のＭＯＳトランジスタとして前記デプレッション型ＭＯＳトランジスタよりも耐圧の高い素子を使用するようにしたものである。

より具体的には、第１の電源電圧端子と第２の電源電圧端子との間に、エンハンスメント型の第１のＭＯＳトランジスタおよび第２のＭＯＳトランジスタと、デプレッション型のＭＯＳトランジスタとが直列形態に接続され、前記第１のＭＯＳトランジスタはダイオード接続され、前記デプレッション型ＭＯＳトランジスタはゲートとソースが結合されているトランジスタ直列回路と、
第１の電源電圧端子と第２の電源電圧端子との間に、抵抗もしくは定電流源とエンハンスメント型の第３のＭＯＳトランジスタとが直列形態に接続され、前記トランジスタ直列回路と並列に接続されてなるバイアス回路と、を備え、
前記バイアス回路により生成された電圧が前記第２のＭＯＳトランジスタのゲート端子に印加され、前記第１のＭＯＳトランジスタと第２のＭＯＳトランジスタとの接続ノードが出力端子に接続され、前記第１の電源電圧端子の電位を基準とし前記第１のＭＯＳトランジスタのしきい値電圧で決まる電圧を、基準電圧として前記出力端子より出力する基準電圧発生回路であって、
前記デプレッション型ＭＯＳトランジスタは通常の耐圧の素子であり、前記エンハンスメント型の第１のＭＯＳトランジスタおよび第２のＭＯＳトランジスタは前記デプレッション型ＭＯＳトランジスタよりも耐圧の高い素子であるようにした。

上記した構成によれば、ダイオード接続されたエンハンスメント型のＭＯＳトランジスタとデプレッション型のＭＯＳトランジスタとを直列形態に接続してなる基準電圧発生回路において、高耐圧のデプレッション型ＭＯＳトランジスタを用いることなく耐圧を高めることができる。

ここで、望ましくは、前記バイアス回路を構成する前記第３のＭＯＳトランジスタは前記デプレッション型ＭＯＳトランジスタよりも耐圧の高い素子で構成する。

また、望ましくは、前記ＭＯＳトランジスタはすべてＮチャネル型のＭＯＳトランジスタで構成する。これにより、基準電圧発生回路が単独のＩＣとして構成される場合には、プロセスを簡略化してコストアップを回避することができる。

さらに、望ましくは、前記第１の電源電圧端子に印加される電圧は接地電位であり、前記第２の電源電圧端子に印加される電圧は負の電圧とする。これにより、接地電位を基準とした安定した基準電圧を発生させることができる。

本出願の他の発明は、電源電圧端子と接地電位端子との間に、エンハンスメント型の第１のＭＯＳトランジスタおよび第２のＭＯＳトランジスタと、デプレッション型のＭＯＳトランジスタとが直列形態に接続され、前記第１のＭＯＳトランジスタはダイオード接続され、前記デプレッション型ＭＯＳトランジスタはゲートとソースが結合されているトランジスタ直列回路と、
電源電圧端子と接地電位端子との間に、抵抗もしくは定電流源とエンハンスメント型の第３のＭＯＳトランジスタとが直列形態に接続され、前記トランジスタ直列回路と並列に接続されてなるバイアス回路と、
を備え、該バイアス回路により生成された電圧が前記第２のＭＯＳトランジスタのゲート端子に印加され、前記第１のＭＯＳトランジスタと第２のＭＯＳトランジスタとの接続ノードが出力端子に接続され、前記出力端子より出力する電圧を、前記電源電圧端子の電位を基準とし前記第１のＭＯＳトランジスタのしきい値電圧で決まる電圧にクランプする電源クランプ回路であって、
前記デプレッション型ＭＯＳトランジスタは通常の耐圧の素子であり、前記エンハンスメント型の第１のＭＯＳトランジスタ、第２のＭＯＳトランジスタおよび第３のＭＯＳトランジスタは前記デプレッション型ＭＯＳトランジスタよりも耐圧の高い素子で構成されているようにした。

上記構成によれば、ダイオード接続されたエンハンスメント型のＭＯＳトランジスタとデプレッション型のＭＯＳトランジスタとを直列形態に接続してなる電源クランプ回路において、高耐圧のデプレッション型ＭＯＳトランジスタを用いることなく耐圧を高めることができる。

本発明によれば、高耐圧のデプレッション型ＭＯＳトランジスタを用いることなく、つまりオプションプロセスの追加による大幅なコストアップを招くことなく耐圧を高めることができる基準電圧発生回路および電源クランプ回路を実現できるという効果がある。

以下、本発明の好適な実施の形態を図面に基づいて説明する。

図１に、本発明に係る基準電圧発生回路の一実施形態が示されている。

本実施形態の基準電圧発生回路は、電源電圧端子ＶＤＤと接地電位点ＧＮＤとの間に直列に接続されたエンハンスメント型（ノーマリオフ型）ＭＯＳトランジスタＱ１，Ｑ２およびデプレッション型（ノーマリオン型）ＭＯＳトランジスタＱ３と、電源電圧端子ＶＤＤと接地電位点との間に直列に接続された抵抗Ｒ１およびエンハンスメント型ＭＯＳトランジスタＱ４とを備え、抵抗Ｒ１とトランジスタＱ４との接続ノードＮ１にトランジスタＱ２のゲート端子が接続されている。

また、上記ＭＯＳトランジスタＱ１〜Ｑ４のうちＱ１，Ｑ４はそれぞれゲートとドレインが結合されたダイオード接続とされているとともに、トランジスタＱ４と抵抗Ｒ１はトランジスタＱ２のゲートバイアス回路として機能する。特に限定されるものではないが、前記トランジスタＱ１〜Ｑ４のバックゲート（基体）は例えば接地電位点に接続される。

なお、上記ＭＯＳトランジスタＱ１〜Ｑ４はすべてＮチャネル型である。また、上記ＭＯＳトランジスタＱ１〜Ｑ４のうちエンハンスメント型のＭＯＳトランジスタＱ１，Ｑ２，Ｑ４には高耐圧構造のＭＯＳトランジスタが使用され、デプレッション型ＭＯＳトランジスタＱ３には標準耐圧のＭＯＳトランジスタが使用されている。

このように、デプレッション型ＭＯＳトランジスタＱ３として標準耐圧のトランジスタを使用しているため、デプレッション型ＭＯＳトランジスタを高耐圧にするためのオプションプロセスを使用する必要がなく、コストアップを回避することができる。本実施形態の基準電圧発生回路は、電源電圧と接地電位との電位差が１０Ｖ以上ある場合に特に有効である。

この実施形態の基準電圧発生回路は、ノーマリオン素子であるデプレッション型ＭＯＳトランジスタＱ３のゲートとソースが接続されていることにより、Ｑ３は定電流源として動作する。また、抵抗Ｒ１の抵抗値を適切に設定することで、接続ノードＮ１の電位がトランジスタＱ２のしきい値電圧よりも充分に高い電位となってＱ２がオン状態にされるように構成することができ、それによってトランジスタＱ１に定電流源としてのトランジスタＱ３に流れる定電流をそのまま流すことができる。

その結果、ＭＯＳトランジスタＱ１とＱ２との接続ノードＮ２に、Ｑ１のしきい値電圧で決まる、電源電圧基準の基準電圧Ｖｒｅｆを発生させることができる。従って、この基準電圧Ｖｒｅｆは電源電圧ＶＤＤの変化に依存しないとともに、トランジスタＱ３に流れる定電流の温度依存性とＱ１のしきい値電圧の温度依存性が逆であるため相殺し合って温度依存性のない基準電圧Ｖｒｅｆを発生させることができる。

さらに、この実施形態の基準電圧発生回路においては、ＭＯＳトランジスタＱ２とＱ３との接続ノードＮ３の電位Ｖ３は、Ｑ２，Ｑ４のゲート・ソース間電圧をＶGS2，ＶGS4とおくと、Ｖ３＝ＶGS4−ＶGS2で表わされるので、ノードＮ３は電源電圧ＶＤＤよりも充分に低い固定電位となる。そのため、ＭＯＳトランジスタＱ３のドレイン・ソース間には高電圧がかからないので、Ｑ３に標準耐圧のＭＯＳトランジスタを使用しても何ら支障がない。

図２には、上記実施形態の基準電圧発生回路の変形例を示す。この変形例は、図１の回路におけるＮチャネルＭＯＳトランジスタＱ１の代わりに、ＰチャネルＭＯＳトランジスタＱ１’を使用したものである。なお、トランジスタＱ１’は、Ｑ１と同様、高耐圧のエンハンスメント型ＭＯＳトランジスタである。

このような構成の基準電圧発生回路においても、図１の基準電圧発生回路と同様に、電源電圧依存性および温度依存性の低い基準電圧Ｖｒｅｆを発生することができるとともに、デプレッション型ＭＯＳトランジスタＱ３に高電圧がかからないため、高耐圧の素子を使用する必要がない。

この変形例は、基準電圧発生回路が電源制御用ＩＣなど別のＩＣに内蔵される場合であって差動増幅回路など他の回路がＣＭＯＳ回路で構成されるなどの理由から他にＰチャネルＭＯＳトランジスタを有する場合に有効であり、基準電圧発生回路が単独のＩＣとして構成される場合には、すべてのトランジスタＱ１〜Ｑ４がＮチャネルＭＯＳＦＥＴである図１の実施形態の方が、プロセスが簡単になるためコスト上有利である。

なお、図１および図２の基準電圧発生回路は、レギュレータのような電源装置における基準電圧発生回路として使用することができる他、他の回路の電源電圧をクランプする電源クランプ回路としても使用することができる。

以上、本発明を実施形態に基づき具体的に説明したが、本発明は上記実施形態に限定されるものではない。例えば、前記実施例では、電源電圧として正電源を使用した場合を説明したが、図１および図２における電源電圧端子ＶＤＤに接地電位を供給し、接地電位ＧＮＤの代わりに負の電圧ＶＳＳ(−)を供給した負電源用の基準電圧発生回路として構成することもできる。かかる負電源用の基準電圧発生回路は、例えばＣＣＤや液晶パネルの電源電圧に使用される負電圧を発生する電源装置に使用すると良い結果が得られる。

また、前記実施例では、バイアス回路を構成するＭＯＳトランジスタＱ４と直列に接続される素子として抵抗を使用したものを示したが、抵抗Ｒ１の代わりに定電流源を使用するようにしても良い。さらに、図１および図２において、高耐圧のＭＯＳトランジスタＱ２，Ｑ４を、複数の直列形態のＭＯＳトランジスタに置き換えるようにしても良い。

本発明に係る基準電圧発生回路の一実施形態を示す回路図である。図１の実施形態の基準電圧発生回路の変形例を示す回路図である。デプレッション型ＭＯＳトランジスタを用いた従来の基準電圧発生回路の一例を示す回路図である。

符号の説明

Ｑ１，Ｑ２，Ｑ４Ｎチャネル・エンハンスメント型ＭＯＳトランジスタ（高耐圧ＮＭＯＳ）
Ｑ３Ｎチャネル・デプレッション型ＭＯＳトランジスタ（標準耐圧ＮＭＯＳ）
Ｑ１’ Ｐチャネル・エンハンスメント型ＭＯＳトランジスタ（高耐圧ＰＭＯＳ）

Claims

第１の電源電圧端子と第２の電源電圧端子との間に、エンハンスメント型の第１のＭＯＳトランジスタおよび第２のＭＯＳトランジスタと、デプレッション型のＭＯＳトランジスタとが直列形態に接続され、前記第１のＭＯＳトランジスタはダイオード接続され、前記デプレッション型ＭＯＳトランジスタはゲートとソースが結合されているトランジスタ直列回路と、
第１の電源電圧端子と第２の電源電圧端子との間に、抵抗もしくは定電流源とエンハンスメント型の第３のＭＯＳトランジスタとが直列形態に接続され、前記トランジスタ直列回路と並列に接続されてなるバイアス回路と、を備え、
前記バイアス回路により生成された電圧が前記第２のＭＯＳトランジスタのゲート端子に印加され、前記第１のＭＯＳトランジスタと第２のＭＯＳトランジスタとの接続ノードが出力端子に接続され、前記第１の電源電圧端子の電位を基準とし前記第１のＭＯＳトランジスタのしきい値電圧で決まる電圧を、基準電圧として前記出力端子より出力する基準電圧発生回路であって、
前記デプレッション型ＭＯＳトランジスタは通常の耐圧の素子であり、
前記エンハンスメント型の第１のＭＯＳトランジスタおよび第２のＭＯＳトランジスタは、前記デプレッション型ＭＯＳトランジスタよりも耐圧の高い素子であることを特徴とする基準電圧発生回路。
前記第３のＭＯＳトランジスタは前記デプレッション型ＭＯＳトランジスタよりも耐圧の高い素子で構成されていることを特徴とする請求項１に記載の基準電圧発生回路。
前記ＭＯＳトランジスタはすべてＮチャネル型のＭＯＳトランジスタであることを特徴とする請求項２に記載の基準電圧発生回路。
前記第１の電源電圧端子に印加される電圧は接地電位であり、前記第２の電源電圧端子に印加される電圧は負の電圧であることを特徴とする請求項１〜３のいずれかに記載の基準電圧発生回路。
電源電圧端子と接地電位端子との間に、エンハンスメント型の第１のＭＯＳトランジスタおよび第２のＭＯＳトランジスタと、デプレッション型のＭＯＳトランジスタとが直列形態に接続され、前記第１のＭＯＳトランジスタはダイオード接続され、前記デプレッション型ＭＯＳトランジスタはゲートとソースが結合されているトランジスタ直列回路と、
電源電圧端子と接地電位端子との間に、抵抗もしくは定電流源とエンハンスメント型の第３のＭＯＳトランジスタとが直列形態に接続され、前記トランジスタ直列回路と並列に接続されてなるバイアス回路と、
を備え、該バイアス回路により生成された電圧が前記第２のＭＯＳトランジスタのゲート端子に印加され、前記第１のＭＯＳトランジスタと第２のＭＯＳトランジスタとの接続ノードが出力端子に接続され、前記出力端子より出力する電圧を、前記電源電圧端子の電位を基準とし前記第１のＭＯＳトランジスタのしきい値電圧で決まる電圧にクランプする電源クランプ回路であって、
前記デプレッション型ＭＯＳトランジスタは通常の耐圧の素子であり、前記エンハンスメント型の第１のＭＯＳトランジスタ、第２のＭＯＳトランジスタおよび第３のＭＯＳトランジスタは前記デプレッション型ＭＯＳトランジスタよりも耐圧の高い素子で構成されていることを特徴とする電源クランプ回路。