JP2003207527A - 高電圧検出回路 - Google Patents
高電圧検出回路Info
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Abstract
(57)【要約】
【課題】 基準電圧を比較的高電位に設定することによ
り、電圧検出精度の向上を図り、安定した電圧検出精度
を実現した高電圧検出回路を提供する。 【解決手段】 高電圧発生回路（１４）から出力される
高電圧（ＶＰ）の検出を行なう高電圧検出回路（１０）
において、高電圧発生回路の出力を高電圧降下回路（１
３）により電圧降下させて降下電圧（ＶＯ）を出力し、
基準電圧発生回路（１１）は高電圧発生回路（１４）の
出力（ＶＰ）をその電源として使用して基準電圧（Ｖre
f）を出力し、比較回路（１２）は高電圧降下回路（１
３）の出力（ＶＯ）と基準電圧発生回路（１１）の出力
（Ｖref）との比較を行なって高電圧レベルを制御す
る。
り、電圧検出精度の向上を図り、安定した電圧検出精度
を実現した高電圧検出回路を提供する。 【解決手段】 高電圧発生回路（１４）から出力される
高電圧（ＶＰ）の検出を行なう高電圧検出回路（１０）
において、高電圧発生回路の出力を高電圧降下回路（１
３）により電圧降下させて降下電圧（ＶＯ）を出力し、
基準電圧発生回路（１１）は高電圧発生回路（１４）の
出力（ＶＰ）をその電源として使用して基準電圧（Ｖre
f）を出力し、比較回路（１２）は高電圧降下回路（１
３）の出力（ＶＯ）と基準電圧発生回路（１１）の出力
（Ｖref）との比較を行なって高電圧レベルを制御す
る。
Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路にお
ける高電圧検出回路に関し、特に、フラッシュメモリに
おいて使用される高電圧を高精度レベルで設定するため
の高電圧検出回路に関する。
ける高電圧検出回路に関し、特に、フラッシュメモリに
おいて使用される高電圧を高精度レベルで設定するため
の高電圧検出回路に関する。
【０００２】
【従来の技術】一般に、不揮発性フラッシュメモリにお
いては、メモリセルの浮遊ゲートから電荷を引抜き、ま
たは浮遊ゲートに電荷を注入する際に電荷量を正確に制
御するために、電荷の引抜き・注入に必要となる高電圧
の電圧レベルを精度よく設定しなければならない。
いては、メモリセルの浮遊ゲートから電荷を引抜き、ま
たは浮遊ゲートに電荷を注入する際に電荷量を正確に制
御するために、電荷の引抜き・注入に必要となる高電圧
の電圧レベルを精度よく設定しなければならない。
【０００３】従来、フラッシュメモリ等においては、電
源電圧として、例えば、チップ外部から例えば１２Ｖの
高電圧Ｖpと内部発生の高電圧Ｖcc＝５Ｖ等を得る２電
源構成が使用されていた。しかし、近年では、電源電圧
Ｖccの低電圧化とともに、電源構成については単一電源
構成とする技術動向にあり、内部発生の高電圧としてＶ
cc＝５Ｖまたは３Ｖを得る単一の電源構成が主流であ
る。これにともない、高電圧電源として、例えば、チャ
ージポンプ方式の高電圧発生回路が利用されている。高
電圧Ｖccとして例えば３Ｖを用い、閾値電圧Ｖth が０.
６Ｖの場合には、ストライブゾーンは０.６〜２.６Ｖの
範囲となる。
源電圧として、例えば、チップ外部から例えば１２Ｖの
高電圧Ｖpと内部発生の高電圧Ｖcc＝５Ｖ等を得る２電
源構成が使用されていた。しかし、近年では、電源電圧
Ｖccの低電圧化とともに、電源構成については単一電源
構成とする技術動向にあり、内部発生の高電圧としてＶ
cc＝５Ｖまたは３Ｖを得る単一の電源構成が主流であ
る。これにともない、高電圧電源として、例えば、チャ
ージポンプ方式の高電圧発生回路が利用されている。高
電圧Ｖccとして例えば３Ｖを用い、閾値電圧Ｖth が０.
６Ｖの場合には、ストライブゾーンは０.６〜２.６Ｖの
範囲となる。
【０００４】この高電圧は、デバイス内の例えばチャー
ジポンプ回路等の高電圧発生回路で生成される。しか
し、高電圧発生回路で生成される電圧は、回路の動作条
件、例えば、電源電圧レベルや温度等によって変動して
しまうため、高電圧を検出する高電圧検出回路を用いて
高電圧発生回路の動作を制御している。
ジポンプ回路等の高電圧発生回路で生成される。しか
し、高電圧発生回路で生成される電圧は、回路の動作条
件、例えば、電源電圧レベルや温度等によって変動して
しまうため、高電圧を検出する高電圧検出回路を用いて
高電圧発生回路の動作を制御している。
【０００５】図７は、従来の高電圧検出回路の構成を示
す回路図であり、この回路構成及びその動作について
は、例えば、特開２０００−１９２００において従来技
術として開示されている。図７に示すように、高電圧検
出回路は、高電圧発生回路の出力端子７００と接地電位
ＧＮＤラインとの間に直列接続された２つの抵抗素子７
０１（抵抗値Ｒ５），７０２（抵抗値Ｒ６）と、Ｐチャ
ネルＭＯＳトランジスタ７０４，７０５およびＮチャネ
ルＭＯＳトランジスタ７０６，７０７からなる比較回路
７０３と、インバータ７０８とを備える。抵抗素子７０
１，７０２は分圧回路を構成し、高電圧発生回路の出力
端子７００の電位をＶＰとし、抵抗素子７０１，７０２
の抵抗値をそれぞれＲ５，Ｒ６とすると、抵抗素子７０
１と７０２の間のノードＮ１の分圧電位ＶＯは、 ＶＯ
＝ＶＰ・Ｒ６／（Ｒ５＋Ｒ６）となる。
す回路図であり、この回路構成及びその動作について
は、例えば、特開２０００−１９２００において従来技
術として開示されている。図７に示すように、高電圧検
出回路は、高電圧発生回路の出力端子７００と接地電位
ＧＮＤラインとの間に直列接続された２つの抵抗素子７
０１（抵抗値Ｒ５），７０２（抵抗値Ｒ６）と、Ｐチャ
ネルＭＯＳトランジスタ７０４，７０５およびＮチャネ
ルＭＯＳトランジスタ７０６，７０７からなる比較回路
７０３と、インバータ７０８とを備える。抵抗素子７０
１，７０２は分圧回路を構成し、高電圧発生回路の出力
端子７００の電位をＶＰとし、抵抗素子７０１，７０２
の抵抗値をそれぞれＲ５，Ｒ６とすると、抵抗素子７０
１と７０２の間のノードＮ１の分圧電位ＶＯは、 ＶＯ
＝ＶＰ・Ｒ６／（Ｒ５＋Ｒ６）となる。
【０００６】ＭＯＳトランジスタ７０４，７０６とＭＯ
Ｓトランジスタ７０５，７０７は、それぞれ電源電位Ｖ
ｃｃのラインと接地電位ＧＮＤのラインとの間に直列接
続されている。ＭＯＳトランジスタ７０４，７０５のゲ
ートは、ともにＭＯＳトランジスタ７０４のドレインに
接続され、ＭＯＳトランジスタ７０４と７０５はカレン
トミラー回路を構成する。ＭＯＳトランジスタ７０６，
７０７のゲートには、それぞれノードＮ１の電位ＶＯと
基準電位Ｖrefが印加される。ＭＯＳトランジスタ７０
５のドレインが比較回路７０３の出力ノード７０３ａと
なり、比較回路７０３の出力信号はインバータ７０８で
反転されて高電圧検出信号／ＤＥとして出力される。
Ｓトランジスタ７０５，７０７は、それぞれ電源電位Ｖ
ｃｃのラインと接地電位ＧＮＤのラインとの間に直列接
続されている。ＭＯＳトランジスタ７０４，７０５のゲ
ートは、ともにＭＯＳトランジスタ７０４のドレインに
接続され、ＭＯＳトランジスタ７０４と７０５はカレン
トミラー回路を構成する。ＭＯＳトランジスタ７０６，
７０７のゲートには、それぞれノードＮ１の電位ＶＯと
基準電位Ｖrefが印加される。ＭＯＳトランジスタ７０
５のドレインが比較回路７０３の出力ノード７０３ａと
なり、比較回路７０３の出力信号はインバータ７０８で
反転されて高電圧検出信号／ＤＥとして出力される。
【０００７】ＶＰが目標電位よりも低くＶＯが基準電位
Ｖrefよりも低い場合は、ＭＯＳトランジスタ７０６の
導通抵抗値がＭＯＳトランジスタ７０７の導通抵抗値よ
り大きくなって、ノード７０３ａがＬレベルとなり、高
電圧検出信号／ＤＥはＨレベルとなる。ＶＰが目標電位
を超えてＶＯがＶrefよりも高くなると、ＭＯＳトラン
ジスタ７０６の抵抗値がＭＯＳトランジスタ７０７の抵
抗値より小さくなって、ノード７０３ａがＨレベルとな
り、信号／ＤＥはＬレベルとなる。信号／ＤＥがＨレベ
ルとなると高電圧発生回路が活性化され、信号／ＤＥが
Ｌレベルとなると高電圧発生回路が非活性化される。こ
れにより、出力端子７００の電位は目標電位に保持され
る。
Ｖrefよりも低い場合は、ＭＯＳトランジスタ７０６の
導通抵抗値がＭＯＳトランジスタ７０７の導通抵抗値よ
り大きくなって、ノード７０３ａがＬレベルとなり、高
電圧検出信号／ＤＥはＨレベルとなる。ＶＰが目標電位
を超えてＶＯがＶrefよりも高くなると、ＭＯＳトラン
ジスタ７０６の抵抗値がＭＯＳトランジスタ７０７の抵
抗値より小さくなって、ノード７０３ａがＨレベルとな
り、信号／ＤＥはＬレベルとなる。信号／ＤＥがＨレベ
ルとなると高電圧発生回路が活性化され、信号／ＤＥが
Ｌレベルとなると高電圧発生回路が非活性化される。こ
れにより、出力端子７００の電位は目標電位に保持され
る。
【０００８】
【発明が解決しようとする課題】上記従来の高電圧検出
回路では、電圧変換効率ΔＶＯ／ΔＶＰは、ΔＶＯ／Δ
ＶＰ＝Ｒ６／（Ｒ５＋Ｒ６）となる。Ｒ６／（Ｒ５＋Ｒ
６）＜１であるから、電圧変換効率は低くなる。電圧変
換効率の低下は高電圧検出回路の検出精度の低下をもた
らし、ひいては高電圧の電圧レベルの設定精度を低下さ
せることになる。
回路では、電圧変換効率ΔＶＯ／ΔＶＰは、ΔＶＯ／Δ
ＶＰ＝Ｒ６／（Ｒ５＋Ｒ６）となる。Ｒ６／（Ｒ５＋Ｒ
６）＜１であるから、電圧変換効率は低くなる。電圧変
換効率の低下は高電圧検出回路の検出精度の低下をもた
らし、ひいては高電圧の電圧レベルの設定精度を低下さ
せることになる。
【０００９】例えば、ＶＰを９Ｖ、基準電位Ｖrefを１.
５Ｖとすれば、電圧変換効率は、１.５／９＝Ｒ６／
（Ｒ５＋Ｒ６）＝１／６となり、これはＶrefがばらつ
き等により０.１Ｖ変動すると、検出されるＶＰが０.１
×６＝０.６Ｖも大きく変動することになる。
５Ｖとすれば、電圧変換効率は、１.５／９＝Ｒ６／
（Ｒ５＋Ｒ６）＝１／６となり、これはＶrefがばらつ
き等により０.１Ｖ変動すると、検出されるＶＰが０.１
×６＝０.６Ｖも大きく変動することになる。
【００１０】本発明は、上記課題を解決するためになさ
れたもので、基準電圧Ｖref を比較的高電位に設定する
ことにより、電圧検出精度の向上を図り、安定した電圧
検出精度を実現した高電圧検出回路を提供することを目
的とする。
れたもので、基準電圧Ｖref を比較的高電位に設定する
ことにより、電圧検出精度の向上を図り、安定した電圧
検出精度を実現した高電圧検出回路を提供することを目
的とする。
【００１１】
【課題を解決するための手段】上記目的を達成するため
に、本発明による高電圧検出回路は、基準電位Ｖrefを
高い電圧に設定するために、基準電圧発生回路の電源を
高電圧発生回路からの出力を使用する構成とし、電圧検
出精度の高い検出回路を実現したものである。
に、本発明による高電圧検出回路は、基準電位Ｖrefを
高い電圧に設定するために、基準電圧発生回路の電源を
高電圧発生回路からの出力を使用する構成とし、電圧検
出精度の高い検出回路を実現したものである。
【００１２】本発明の第１の態様による高電圧検出回路
は、半導体メモリにおいて、高電圧発生回路から出力さ
れる高電圧の検出を行なう高電圧検出回路であって、前
記高電圧発生回路の出力を電圧降下させて降下電圧を出
力する高電圧降下回路と、前記高電圧発生回路の出力を
入力として基準電圧を出力する基準電圧発生回路と、前
記高電圧降下回路の出力と前記基準電圧発生回路の出力
との比較を行なう比較回路とを具備する。
は、半導体メモリにおいて、高電圧発生回路から出力さ
れる高電圧の検出を行なう高電圧検出回路であって、前
記高電圧発生回路の出力を電圧降下させて降下電圧を出
力する高電圧降下回路と、前記高電圧発生回路の出力を
入力として基準電圧を出力する基準電圧発生回路と、前
記高電圧降下回路の出力と前記基準電圧発生回路の出力
との比較を行なう比較回路とを具備する。
【００１３】上記構成により、高電圧発生回路からの出
力高電位を基準電圧発生回路の電源として用いるので、
基準電圧Ｖref を高い電圧レベルに設定することがで
き、電圧検出精度の向上が図れる。
力高電位を基準電圧発生回路の電源として用いるので、
基準電圧Ｖref を高い電圧レベルに設定することがで
き、電圧検出精度の向上が図れる。
【００１４】前記基準電圧発生回路は、第１の電源と第
１のノードとの間に接続された第１の抵抗素子と、前記
第１のノードと第２の電源との間に接続された第１のト
ランジスタ素子と、前記第２の電源と第２のノードとの
間に接続された第２の抵抗素子と、前記第２のノードと
出力端子との間に接続された第２のトランジスタ素子と
を備え、前記第１のトランジスタ素子の制御端子は前記
第２のノードに接続され、前記第２のトランジスタ素子
の制御端子は前記第１のノードに接続され、前記出力端
子から得られる電流を、前記高電圧を介してカレントミ
ラー回路によりミラー電流生成し、第３のトランジスタ
素子によって該ミラー電流を電流・電圧変換することに
より、基準電圧を発生する構成としてもよい。
１のノードとの間に接続された第１の抵抗素子と、前記
第１のノードと第２の電源との間に接続された第１のト
ランジスタ素子と、前記第２の電源と第２のノードとの
間に接続された第２の抵抗素子と、前記第２のノードと
出力端子との間に接続された第２のトランジスタ素子と
を備え、前記第１のトランジスタ素子の制御端子は前記
第２のノードに接続され、前記第２のトランジスタ素子
の制御端子は前記第１のノードに接続され、前記出力端
子から得られる電流を、前記高電圧を介してカレントミ
ラー回路によりミラー電流生成し、第３のトランジスタ
素子によって該ミラー電流を電流・電圧変換することに
より、基準電圧を発生する構成としてもよい。
【００１５】また、前記基準電圧発生回路の前記第３の
トランジスタ素子は複数の素子からなる構成としてもよ
い。これにより、高電圧発生回路の負担を少なくして、
基準電圧Ｖref を比較的高電位に設定することができ
る。
トランジスタ素子は複数の素子からなる構成としてもよ
い。これにより、高電圧発生回路の負担を少なくして、
基準電圧Ｖref を比較的高電位に設定することができ
る。
【００１６】また、前記基準電圧発生回路の前記カレン
トミラー回路は、カスコード接続構成を有する構成とし
てもよい。このようにカスコード接続構成とすることに
より、カレントミラーのミラー効率が向上し、より安定
した基準電圧発生回路が構成できる。
トミラー回路は、カスコード接続構成を有する構成とし
てもよい。このようにカスコード接続構成とすることに
より、カレントミラーのミラー効率が向上し、より安定
した基準電圧発生回路が構成できる。
【００１７】また、前記比較回路はカレントミラー回路
を備え、その電源として前記高電圧発生回路の出力を使
用してもよい。このように、比較回路の電源として高電
圧発生回路からの高電圧電位を使用することにより、基
準電位Ｖref を比較的容易に高電圧にすることができ
る。
を備え、その電源として前記高電圧発生回路の出力を使
用してもよい。このように、比較回路の電源として高電
圧発生回路からの高電圧電位を使用することにより、基
準電位Ｖref を比較的容易に高電圧にすることができ
る。
【００１８】また、前記比較回路はカスコード接続構成
のカレントミラー回路を備える構成としてもよい。上記
のようにカスコード接続構成とすることにより、カレン
トミラーのミラー効率が向上し、より安定した比較回路
が構成できる。
のカレントミラー回路を備える構成としてもよい。上記
のようにカスコード接続構成とすることにより、カレン
トミラーのミラー効率が向上し、より安定した比較回路
が構成できる。
【００１９】また、前記高電圧降下回路は、複数の抵抗
素子を直列接続して形成される抵抗分割による分圧回路
構成としてもよい。または、前記高電圧降下回路は複数
はダイオード接続されたトランジスタ素子を直列接続し
て形成される分圧回路構成としてもよい。
素子を直列接続して形成される抵抗分割による分圧回路
構成としてもよい。または、前記高電圧降下回路は複数
はダイオード接続されたトランジスタ素子を直列接続し
て形成される分圧回路構成としてもよい。
【００２０】上記のように、高電圧降下回路を複数はダ
イオード接続されたトランジスタ素子により構成するこ
とにより、より少ないレイアウト面積で電圧降下回路を
実現することができる。また、ダイオード特性により、
高電圧発生回路からの電圧が大きくなり過ぎると、より
多くの電流が流れ、電圧上昇を抑制する効果もある。
イオード接続されたトランジスタ素子により構成するこ
とにより、より少ないレイアウト面積で電圧降下回路を
実現することができる。また、ダイオード特性により、
高電圧発生回路からの電圧が大きくなり過ぎると、より
多くの電流が流れ、電圧上昇を抑制する効果もある。
【００２１】
【発明の実施の形態】基準電圧Ｖrefについて、従来例
ではＶrefを比較的低い電位、例えばＶref＝１.５Ｖを
用いていたが、本発明は、例えば、Ｖrefを４.５Ｖに設
定できるようにすれば、電圧変換効率は、 ４.５／９
＝Ｒ６／（Ｒ５＋Ｒ６）＝１／２となり、Ｖrefのばら
つき０.１Ｖに対して、検出されるＶＰは０.１×２＝
０.２Ｖとなって変動が従来例の場合に比べて１／３に
抑制できることに鑑みてなされたものである。
ではＶrefを比較的低い電位、例えばＶref＝１.５Ｖを
用いていたが、本発明は、例えば、Ｖrefを４.５Ｖに設
定できるようにすれば、電圧変換効率は、 ４.５／９
＝Ｒ６／（Ｒ５＋Ｒ６）＝１／２となり、Ｖrefのばら
つき０.１Ｖに対して、検出されるＶＰは０.１×２＝
０.２Ｖとなって変動が従来例の場合に比べて１／３に
抑制できることに鑑みてなされたものである。
【００２２】以下、図１乃至図６を用いて本発明の実施
例について説明する。なお、各図において共通する要素
には同一の符号を付し、重複する説明については省略し
ている。
例について説明する。なお、各図において共通する要素
には同一の符号を付し、重複する説明については省略し
ている。
【００２３】
【実施例１】図１は本発明の第１の実施例に係る高電圧
検出回路の構成を示す回路構成図である。本実施例１の
構成について図１を参照して説明する。図１に示すよう
に、ＩＣ内に備えられ、高電源電圧を検知するための高
電圧検出回路１０は、基準電圧発生回路１１と、比較回
路１２と、高電圧降下回路１３とを備え、高電圧発生回
路１４から発生される高電圧を制御するものである。
検出回路の構成を示す回路構成図である。本実施例１の
構成について図１を参照して説明する。図１に示すよう
に、ＩＣ内に備えられ、高電源電圧を検知するための高
電圧検出回路１０は、基準電圧発生回路１１と、比較回
路１２と、高電圧降下回路１３とを備え、高電圧発生回
路１４から発生される高電圧を制御するものである。
【００２４】基準電圧発生回路１１において、電位Ｖcc
の電源線１１２と接地電位ＧＮＤの接地線１１６間に
ＭＯＳトランジスタＴｒ１とＴｒ４とがノードＮ１を介
して直列に接続されている。ＭＯＳトランジスタＴｒ１
のソースは電源線１１２に接続され、そのドレインはノ
ードＮ１に接続され、ゲートは隣接線のノードＮ２に接
続されている。ＭＯＳトランジスタＴｒ４のドレインは
ノードＮ１に接続され、ソースは接地線１１６に接続さ
れ、ゲートは電源線１１２に接続されている。
の電源線１１２と接地電位ＧＮＤの接地線１１６間に
ＭＯＳトランジスタＴｒ１とＴｒ４とがノードＮ１を介
して直列に接続されている。ＭＯＳトランジスタＴｒ１
のソースは電源線１１２に接続され、そのドレインはノ
ードＮ１に接続され、ゲートは隣接線のノードＮ２に接
続されている。ＭＯＳトランジスタＴｒ４のドレインは
ノードＮ１に接続され、ソースは接地線１１６に接続さ
れ、ゲートは電源線１１２に接続されている。
【００２５】一方、ノードＮ２を含む隣接線では、電源
線１１２と接地１１６間に抵抗１１３とＭＯＳトランジ
スタＴｒ２及びＴｒ５とがノードＮ２を介して直列に接
続されている。ＭＯＳトランジスタＴｒ２のゲートがノ
ードＮ１に接続され、ソースがノードＮ２に接続され、
ドレインがＭＯＳトランジスタＴｒ５のドレイン及びゲ
ートに接続されている。
線１１２と接地１１６間に抵抗１１３とＭＯＳトランジ
スタＴｒ２及びＴｒ５とがノードＮ２を介して直列に接
続されている。ＭＯＳトランジスタＴｒ２のゲートがノ
ードＮ１に接続され、ソースがノードＮ２に接続され、
ドレインがＭＯＳトランジスタＴｒ５のドレイン及びゲ
ートに接続されている。
【００２６】ＭＯＳトランジスタＴｒ５及びＴｒ６はカ
レントミラー回路を構成し、ＭＯＳトランジスタＴｒ５
は、そのゲート及びドレインがノードＮ３に接続され、
ソースは接地線１１６に接続されている。ＭＯＳトラン
ジスタＴｒ６は、そのゲートがノードＮ３に接続され、
ソースが接地線１１６に接続され、ドレインがＭＯＳト
ランジスタＴｒ７を介して高電圧出力端子側に接続され
ている。上記構成において、ＭＯＳトランジスタＴｒ６
のゲート幅とゲート長の比とＭＯＳトランジスタＴｒ５
のゲート長およびゲート幅の比により決定される基準電
流Ｉ１が得られる。
レントミラー回路を構成し、ＭＯＳトランジスタＴｒ５
は、そのゲート及びドレインがノードＮ３に接続され、
ソースは接地線１１６に接続されている。ＭＯＳトラン
ジスタＴｒ６は、そのゲートがノードＮ３に接続され、
ソースが接地線１１６に接続され、ドレインがＭＯＳト
ランジスタＴｒ７を介して高電圧出力端子側に接続され
ている。上記構成において、ＭＯＳトランジスタＴｒ６
のゲート幅とゲート長の比とＭＯＳトランジスタＴｒ５
のゲート長およびゲート幅の比により決定される基準電
流Ｉ１が得られる。
【００２７】ＭＯＳトランジスタＴｒ７及びＴｒ８はカ
レントミラー回路を構成し、抵抗素子として機能するＭ
ＯＳトランジスタＴｒ３を備える。これにより、ＭＯＳ
トランジスタＴｒ８から電流Ｉ２を供給して一定の基準
電圧Ｖrefを出力ノードＮ４に発生している。即ち、Ｍ
ＯＳトランジスタＴｒ３の抵抗値はトリミング可能であ
り、そのゲート幅とゲート長の比Ｗ／Ｌが充分小さくさ
れている。これにより、ＭＯＳトランジスタＴｒ８から
供給される一定の基準電流Ｉ２とＭＯＳトランジスタＴ
ｒ３の抵抗値との比として与えられる基準電圧Ｖref を
ノードＮ４から出力している。
レントミラー回路を構成し、抵抗素子として機能するＭ
ＯＳトランジスタＴｒ３を備える。これにより、ＭＯＳ
トランジスタＴｒ８から電流Ｉ２を供給して一定の基準
電圧Ｖrefを出力ノードＮ４に発生している。即ち、Ｍ
ＯＳトランジスタＴｒ３の抵抗値はトリミング可能であ
り、そのゲート幅とゲート長の比Ｗ／Ｌが充分小さくさ
れている。これにより、ＭＯＳトランジスタＴｒ８から
供給される一定の基準電流Ｉ２とＭＯＳトランジスタＴ
ｒ３の抵抗値との比として与えられる基準電圧Ｖref を
ノードＮ４から出力している。
【００２８】上記構成において、本発明は、上記ＭＯＳ
トランジスタＴｒ７とＴｒ８とのソースが高電圧発生回
路１４からの出力高電位ＶＰ端子側に接続されているこ
とを特徴としている。これにより、基準電圧Ｖref を高
い電圧レベル、例えば４.５Ｖに設定することができ、
電圧検出精度の向上が図れる。
トランジスタＴｒ７とＴｒ８とのソースが高電圧発生回
路１４からの出力高電位ＶＰ端子側に接続されているこ
とを特徴としている。これにより、基準電圧Ｖref を高
い電圧レベル、例えば４.５Ｖに設定することができ、
電圧検出精度の向上が図れる。
【００２９】比較回路１２では、ＭＯＳトランジスタＴ
ｒ９とＴｒ１１、ＭＯＳトランジスタＴｒ１０とＴｒ１
２は、それぞれ高電圧電位ＶＰのラインと接地１１６の
電位ＧＮＤとの間に抵抗素子として機能するＭＯＳトラ
ンジスタＴｒ１３を介して接続されている。即ち、Ｐチ
ャネルＭＯＳトランジスタＴｒ９及びＴｒ１０は、その
ソースが高電圧電位ＶＰのラインと接続され、そのゲー
トは、ともにＰチャネルＭＯＳトランジスタＴｒ１０の
ドレインに接続され、両トランジスタＴｒ９とＴｒ１０
はカレントミラー回路を構成している。ＮチャネルＭＯ
ＳトランジスタＴｒ１１のゲートには、基準電圧発生回
路１１からの基準電位Ｖref が印加され、ＮチャネルＭ
ＯＳトランジスタＴｒ１２のゲートには、後述する高電
圧降下回路１３からの降下電圧電位ＶＯが印加される。
ＭＯＳトランジスタＴｒ１１及びＴｒ１２のソースはＭ
ＯＳトランジスタＴｒ１３を介して接地線１１６に接続
されている。ＭＯＳトランジスタＴｒ９のドレインと接
続されたノードＮ５が比較回路１２の出力ノードとな
り、その出力信号／ＤＥは高電圧発生回路１４に印加さ
れる。
ｒ９とＴｒ１１、ＭＯＳトランジスタＴｒ１０とＴｒ１
２は、それぞれ高電圧電位ＶＰのラインと接地１１６の
電位ＧＮＤとの間に抵抗素子として機能するＭＯＳトラ
ンジスタＴｒ１３を介して接続されている。即ち、Ｐチ
ャネルＭＯＳトランジスタＴｒ９及びＴｒ１０は、その
ソースが高電圧電位ＶＰのラインと接続され、そのゲー
トは、ともにＰチャネルＭＯＳトランジスタＴｒ１０の
ドレインに接続され、両トランジスタＴｒ９とＴｒ１０
はカレントミラー回路を構成している。ＮチャネルＭＯ
ＳトランジスタＴｒ１１のゲートには、基準電圧発生回
路１１からの基準電位Ｖref が印加され、ＮチャネルＭ
ＯＳトランジスタＴｒ１２のゲートには、後述する高電
圧降下回路１３からの降下電圧電位ＶＯが印加される。
ＭＯＳトランジスタＴｒ１１及びＴｒ１２のソースはＭ
ＯＳトランジスタＴｒ１３を介して接地線１１６に接続
されている。ＭＯＳトランジスタＴｒ９のドレインと接
続されたノードＮ５が比較回路１２の出力ノードとな
り、その出力信号／ＤＥは高電圧発生回路１４に印加さ
れる。
【００３０】このように、比較回路１２の電源として高
電圧発生回路１４からの高電圧電位ＶＰを使用すること
により、基準電位Ｖref を比較的容易に高電圧にするこ
とができる。
電圧発生回路１４からの高電圧電位ＶＰを使用すること
により、基準電位Ｖref を比較的容易に高電圧にするこ
とができる。
【００３１】高電圧降下回路１３は、高電圧電位ＶＰの
ラインと接地１１６の電位ＧＮＤとの間に直列接続され
た抵抗素子１３１と１３２を備え、抵抗分割の分圧回路
を構成している。抵抗素子１３１と１３２の抵抗値をそ
れぞれＲ５，Ｒ６とすると、両抵抗素子間のノードＮ６
の電位ＶＯは、ＶＯ＝ＶＰ・Ｒ６／（Ｒ５＋Ｒ６）とな
る。
ラインと接地１１６の電位ＧＮＤとの間に直列接続され
た抵抗素子１３１と１３２を備え、抵抗分割の分圧回路
を構成している。抵抗素子１３１と１３２の抵抗値をそ
れぞれＲ５，Ｒ６とすると、両抵抗素子間のノードＮ６
の電位ＶＯは、ＶＯ＝ＶＰ・Ｒ６／（Ｒ５＋Ｒ６）とな
る。
【００３２】ＶＰが目標電位よりも低くＶＯが基準電位
Ｖrefよりも低い場合は、ＭＯＳトランジスタＴｒ１２
の導通抵抗値がＭＯＳトランジスタＴｒ１１の導通抵抗
値より大きくなって、ノードＮ５がＬレベルとなり、高
電圧検出信号／ＤＥはＨレベルとなる。ＶＰが目標電位
を超えてＶＯがＶrefよりも高くなると、ＭＯＳトラン
ジスタＴｒ１２の抵抗値がＭＯＳトランジスタＴｒ１１
の抵抗値より小さくなって、ノードＮ５がＨレベルとな
り、信号／ＤＥはＬレベルとなる。信号／ＤＥがＨレベ
ルとなると高電圧発生回路が活性化され、信号／ＤＥが
Ｌレベルとなると高電圧発生回路が非活性化される。こ
れにより、高電圧出力電位ＶＰは目標電位に保持され
る。
Ｖrefよりも低い場合は、ＭＯＳトランジスタＴｒ１２
の導通抵抗値がＭＯＳトランジスタＴｒ１１の導通抵抗
値より大きくなって、ノードＮ５がＬレベルとなり、高
電圧検出信号／ＤＥはＨレベルとなる。ＶＰが目標電位
を超えてＶＯがＶrefよりも高くなると、ＭＯＳトラン
ジスタＴｒ１２の抵抗値がＭＯＳトランジスタＴｒ１１
の抵抗値より小さくなって、ノードＮ５がＨレベルとな
り、信号／ＤＥはＬレベルとなる。信号／ＤＥがＨレベ
ルとなると高電圧発生回路が活性化され、信号／ＤＥが
Ｌレベルとなると高電圧発生回路が非活性化される。こ
れにより、高電圧出力電位ＶＰは目標電位に保持され
る。
【００３３】
【実施例２】図２は本発明に係る高電圧検出回路の第２
の実施例の回路構成を示す。本発明の第２の実施例につ
いて図２を参照して説明する。本実施例２は、前述の実
施例１とその基本構成は同様で、実施例１との相違点
は、本実施例２では、基準電圧発生回路１１に設けられ
た抵抗素子として機能するトランジスタとして、ＭＯＳ
トランジスタＴｒ３に直列にダイオード接続したＭＯＳ
トランジスタＴｒ３’を追加搭載したことである。
の実施例の回路構成を示す。本発明の第２の実施例につ
いて図２を参照して説明する。本実施例２は、前述の実
施例１とその基本構成は同様で、実施例１との相違点
は、本実施例２では、基準電圧発生回路１１に設けられ
た抵抗素子として機能するトランジスタとして、ＭＯＳ
トランジスタＴｒ３に直列にダイオード接続したＭＯＳ
トランジスタＴｒ３’を追加搭載したことである。
【００３４】これは、実施例１の場合のように１つのト
ランジスタＴｒ３だけを用いて電流／電圧変換を行なう
と、トランジスタＴｒ３に供給する電流Ｉ２を大きくし
なければならず、これは高電圧発生回路１４にとって負
担増になる。そこで、本実施例２のように新たにトラン
ジスタＴｒ４を追加搭載し、複数のトランジスタ（図２
の例ではＴｒ３とＴｒ３’）により電流／電圧変換を行
なう構成としている。これにより、高電圧発生回路の負
担を少なくして、基準電圧Ｖref を比較的高電位に設定
することができる。
ランジスタＴｒ３だけを用いて電流／電圧変換を行なう
と、トランジスタＴｒ３に供給する電流Ｉ２を大きくし
なければならず、これは高電圧発生回路１４にとって負
担増になる。そこで、本実施例２のように新たにトラン
ジスタＴｒ４を追加搭載し、複数のトランジスタ（図２
の例ではＴｒ３とＴｒ３’）により電流／電圧変換を行
なう構成としている。これにより、高電圧発生回路の負
担を少なくして、基準電圧Ｖref を比較的高電位に設定
することができる。
【００３５】
【実施例３】図３は本発明に係る高電圧検出回路の第３
の実施例の回路構成を示す。本発明の第３の実施例につ
いて図３を参照して説明する。本実施例３は、前述の実
施例１及び実施例２とその基本構成は同様で、相違点
は、実施例１及び実施例２では比較回路１２においてト
ランジスタＴｒ９とＴｒ１０によりカレントミラー回路
を構成しているが、本実施例３では、カレントミラー回
路をカスコード接続の構成としたことである。
の実施例の回路構成を示す。本発明の第３の実施例につ
いて図３を参照して説明する。本実施例３は、前述の実
施例１及び実施例２とその基本構成は同様で、相違点
は、実施例１及び実施例２では比較回路１２においてト
ランジスタＴｒ９とＴｒ１０によりカレントミラー回路
を構成しているが、本実施例３では、カレントミラー回
路をカスコード接続の構成としたことである。
【００３６】即ち、トランジスタＴｒ９とＴｒ１０より
形成されるカレントミラー回路に並列して、新たにトラ
ンジスタＴｒ９’とＴｒ１０’より形成されるカレント
ミラー回路を追加搭載したものである。上記のようにカ
スコード接続構成とすることにより、カレントミラーの
ミラー効率が向上し、より安定した比較回路が構成でき
る。
形成されるカレントミラー回路に並列して、新たにトラ
ンジスタＴｒ９’とＴｒ１０’より形成されるカレント
ミラー回路を追加搭載したものである。上記のようにカ
スコード接続構成とすることにより、カレントミラーの
ミラー効率が向上し、より安定した比較回路が構成でき
る。
【００３７】
【実施例４】図４は本発明に係る高電圧検出回路の第４
の実施例の回路構成を示す。本発明の第４の実施例につ
いて図４を参照して説明する。本実施例４は、前述の実
施例３とその基本構成は同様で、実施例３との相違点
は、本実施例４では、基準電圧発生回路１１に設けられ
たＭＯＳトランジスタＴｒ７及びＴｒ８より形成される
カレントミラー回路をカスコード接続構成としたことで
ある。
の実施例の回路構成を示す。本発明の第４の実施例につ
いて図４を参照して説明する。本実施例４は、前述の実
施例３とその基本構成は同様で、実施例３との相違点
は、本実施例４では、基準電圧発生回路１１に設けられ
たＭＯＳトランジスタＴｒ７及びＴｒ８より形成される
カレントミラー回路をカスコード接続構成としたことで
ある。
【００３８】即ち、トランジスタＴｒ７とＴｒ８より形
成されるカレントミラー回路に並列して、新たにトラン
ジスタＴｒ７’とＴｒ８’より形成されるカレントミラ
ー回路を追加搭載したものである。上記のようにカスコ
ード接続構成とすることにより、カレントミラーのミラ
ー効率が向上し、より安定した基準電圧発生回路が構成
できる。
成されるカレントミラー回路に並列して、新たにトラン
ジスタＴｒ７’とＴｒ８’より形成されるカレントミラ
ー回路を追加搭載したものである。上記のようにカスコ
ード接続構成とすることにより、カレントミラーのミラ
ー効率が向上し、より安定した基準電圧発生回路が構成
できる。
【００３９】
【実施例５】図５は本発明に係る高電圧検出回路の第５
の実施例の回路構成を示す。本発明の第５の実施例につ
いて図５を参照して説明する。本実施例５は、前述の実
施例４とその基本構成は同様で、実施例４との相違点
は、実施例４では高電圧降下回路１３は直列接続された
抵抗素子１３１と１３２を備え、抵抗分割の分圧回路を
構成していたが、本実施例５では、各抵抗素子をダイオ
ード接続した複数個のＭＯＳトランジスタで構成したこ
とである。
の実施例の回路構成を示す。本発明の第５の実施例につ
いて図５を参照して説明する。本実施例５は、前述の実
施例４とその基本構成は同様で、実施例４との相違点
は、実施例４では高電圧降下回路１３は直列接続された
抵抗素子１３１と１３２を備え、抵抗分割の分圧回路を
構成していたが、本実施例５では、各抵抗素子をダイオ
ード接続した複数個のＭＯＳトランジスタで構成したこ
とである。
【００４０】即ち、通常、抵抗素子はトランジスタの拡
散層で形成されるが、この場合好適な抵抗値を得るため
に、この拡散層は多くのレイアウト面積を必要とする。
そこで、本実施例では、抵抗素子１３１の代わりにダイ
オード接続したＭＯＳトランジスタＴｒｄ１〜Ｔｒｄ５
を設け、抵抗素子１３２の代わりにダイオード接続した
ＭＯＳトランジスタＴｒｄ６〜Ｔｒｄ７を設けた構成と
している。
散層で形成されるが、この場合好適な抵抗値を得るため
に、この拡散層は多くのレイアウト面積を必要とする。
そこで、本実施例では、抵抗素子１３１の代わりにダイ
オード接続したＭＯＳトランジスタＴｒｄ１〜Ｔｒｄ５
を設け、抵抗素子１３２の代わりにダイオード接続した
ＭＯＳトランジスタＴｒｄ６〜Ｔｒｄ７を設けた構成と
している。
【００４１】上記構成により、ＭＯＳトランジスタは、
拡散層による抵抗素子の場合に比べて少ない面積で同等
の抵抗値を得られるので、より少ないレイアウト面積で
電圧降下回路を実現することができる。また、ダイオー
ド特性により、高電圧発生回路１４からの電圧ＶＰが大
きくなり過ぎると、より多くの電流が流れ、電圧上昇を
抑制する効果もある。なお、図５ではＰＭＯＳトランジ
スタをダイオード接続した構成を示しているが、ＮＭＯ
Ｓトランジスタで実現してもよい。
拡散層による抵抗素子の場合に比べて少ない面積で同等
の抵抗値を得られるので、より少ないレイアウト面積で
電圧降下回路を実現することができる。また、ダイオー
ド特性により、高電圧発生回路１４からの電圧ＶＰが大
きくなり過ぎると、より多くの電流が流れ、電圧上昇を
抑制する効果もある。なお、図５ではＰＭＯＳトランジ
スタをダイオード接続した構成を示しているが、ＮＭＯ
Ｓトランジスタで実現してもよい。
【００４２】
【実施例６】図６は本発明に係る高電圧検出回路の第６
の実施例の回路構成を示す。本発明の第６の実施例につ
いて図６を参照して説明する。本実施例６は、前述の実
施例５とその基本構成は同様で、実施例５との相違点
は、実施例１〜５では比較回路１２の電源は高電圧発生
回路１４からの出力ＶＰを使用していたが、本実施例６
では比較回路１２の電源として電源電圧Ｖcc を使用し
ている。上記構成により、実施例１〜５の場合と同様の
効果が得られる。
の実施例の回路構成を示す。本発明の第６の実施例につ
いて図６を参照して説明する。本実施例６は、前述の実
施例５とその基本構成は同様で、実施例５との相違点
は、実施例１〜５では比較回路１２の電源は高電圧発生
回路１４からの出力ＶＰを使用していたが、本実施例６
では比較回路１２の電源として電源電圧Ｖcc を使用し
ている。上記構成により、実施例１〜５の場合と同様の
効果が得られる。
【００４３】
【発明の効果】以上のように、本発明によれば、基準電
圧発生回路から得られる基準電圧Ｖref を従来よりも高
電位に設定することができ、電圧検出精度を向上すると
ともに、安定した電圧検出精度を実現した高電圧検出回
路を提供することができる。
圧発生回路から得られる基準電圧Ｖref を従来よりも高
電位に設定することができ、電圧検出精度を向上すると
ともに、安定した電圧検出精度を実現した高電圧検出回
路を提供することができる。
【図１】 本発明の第１の実施例に係る高電圧検出回路
の回路構成図
の回路構成図
【図２】 本発明の第２の実施例に係る高電圧検出回路
の回路構成図
の回路構成図
【図３】 本発明の第３の実施例に係る高電圧検出回路
の回路構成図
の回路構成図
【図４】 本発明の第４の実施例に係る高電圧検出回路
の回路構成図
の回路構成図
【図５】 本発明の第５の実施例に係る高電圧検出回路
の回路構成図
の回路構成図
【図６】 本発明の第６の実施例に係る高電圧検出回路
の回路構成図
の回路構成図
【図７】 従来の高電圧検出回路の構成を示す回路図。
１０ 高電圧検出回路
１１ 基準電圧発生回路
１２ 比較回路
１３ 高電圧降下回路
１４ 高電圧発生回路
１１２ Ｖcc電源
１１３、１３１、１３２ 抵抗素子
１１６ 接地線
Ｔｒ１〜Ｔｒ１３、Ｔｒｄ１〜Ｔｒｄ７ トランジスタ
素子 Ｎ１、Ｎ２ ノード
素子 Ｎ１、Ｎ２ ノード
Claims (10)
- 【請求項１】 半導体メモリにおいて、高電圧発生回路
から出力される高電圧の検出を行なう高電圧検出回路で
あって、 前記高電圧発生回路の出力を電圧降下させて降下電圧を
出力する高電圧降下回路と、 前記高電圧発生回路の出力を入力として基準電圧を出力
する基準電圧発生回路と、 前記高電圧降下回路の出力と前記基準電圧発生回路の出
力との比較を行なう比較回路と、を具備することを特徴
とする高電圧検出回路。 - 【請求項２】 前記基準電圧発生回路は、 第１の電源と第１のノードとの間に接続された第１の抵
抗素子と、 前記第１のノードと第２の電源との間に接続された第１
のトランジスタ素子と、 前記第２の電源と第２のノードとの間に接続された第２
の抵抗素子と、 前記第２のノードと出力端子との間に接続された第２の
トランジスタ素子と、を備え、 前記第１のトランジスタ素子の制御端子は前記第２のノ
ードに接続され、前記第２のトランジスタ素子の制御端
子は前記第１のノードに接続され、前記出力端子から得
られる電流を、前記高電圧を介してカレントミラー回路
によりミラー電流生成し、第３のトランジスタ素子によ
って該ミラー電流を電流・電圧変換することにより、基
準電圧を発生する請求項１に記載の高電圧検出回路。 - 【請求項３】 前記基準電圧発生回路の前記第３のトラ
ンジスタ素子は複数の素子からなる請求項２に記載の高
電圧検出回路。 - 【請求項４】 前記基準電圧発生回路の前記カレントミ
ラー回路は、カスコード接続構成を有する請求項２に記
載の高電圧検出回路。 - 【請求項５】 前記比較回路はカレントミラー回路を備
え、その電源が前記高電圧発生回路の出力である請求項
１に記載の高電圧検出回路。 - 【請求項６】 前記比較回路はカスコード接続構成のカ
レントミラー回路を備える請求項１に記載の高電圧検出
回路。 - 【請求項７】 前記高電圧降下回路は複数の抵抗素子を
直列接続して形成される抵抗分割による分圧回路である
請求項１に記載の高電圧検出回路。 - 【請求項８】 前記高電圧降下回路は複数はダイオード
接続されたトランジスタ素子を直列接続して形成される
分圧回路である請求項１に記載の高電圧検出回路。 - 【請求項９】 前記高電圧発生回路はチャージポンプ回
路である請求項１に記載の高電圧検出回路。 - 【請求項１０】 前記比較回路はその電源として前記第
２の電源電圧 を使用している請求項２に記載の高電圧
検出回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002006282A JP2003207527A (ja) | 2002-01-15 | 2002-01-15 | 高電圧検出回路 |
| US10/176,633 US6643207B2 (en) | 2002-01-15 | 2002-06-24 | High-voltage detection circuit for a semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002006282A JP2003207527A (ja) | 2002-01-15 | 2002-01-15 | 高電圧検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003207527A true JP2003207527A (ja) | 2003-07-25 |
Family
ID=19191210
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002006282A Pending JP2003207527A (ja) | 2002-01-15 | 2002-01-15 | 高電圧検出回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6643207B2 (ja) |
| JP (1) | JP2003207527A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006018214A (ja) * | 2004-06-30 | 2006-01-19 | Samsung Sdi Co Ltd | 電子放出表示装置の駆動方法及び電子放出表示装置 |
| EP2323007A2 (en) | 2009-11-13 | 2011-05-18 | Mitsumi Electric Co., Ltd. | Reference voltage generating circuit and receiver circuit |
| WO2014138673A1 (en) * | 2013-03-08 | 2014-09-12 | Schlumberger Canada Limited | Method and apparatus for regulating high voltage |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7362084B2 (en) * | 2005-03-14 | 2008-04-22 | Silicon Storage Technology, Inc. | Fast voltage regulators for charge pumps |
| US9730956B2 (en) | 2014-03-14 | 2017-08-15 | Nitric Solutions, Inc. | Compositions and methods for treating diseases or disorders using extended release nitric oxide releasing solutions |
| CN114689934B (zh) * | 2022-06-01 | 2022-09-30 | 苏州贝克微电子股份有限公司 | 一种模块化电压检测电路 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2799535B2 (ja) | 1992-10-16 | 1998-09-17 | 三菱電機株式会社 | 基準電流発生回路 |
| JP3536515B2 (ja) * | 1996-03-21 | 2004-06-14 | ソニー株式会社 | 半導体記憶装置 |
| JP2000019200A (ja) | 1998-07-01 | 2000-01-21 | Mitsubishi Electric Corp | 電位検出回路 |
-
2002
- 2002-01-15 JP JP2002006282A patent/JP2003207527A/ja active Pending
- 2002-06-24 US US10/176,633 patent/US6643207B2/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006018214A (ja) * | 2004-06-30 | 2006-01-19 | Samsung Sdi Co Ltd | 電子放出表示装置の駆動方法及び電子放出表示装置 |
| EP2323007A2 (en) | 2009-11-13 | 2011-05-18 | Mitsumi Electric Co., Ltd. | Reference voltage generating circuit and receiver circuit |
| JP2011107800A (ja) * | 2009-11-13 | 2011-06-02 | Mitsumi Electric Co Ltd | 参照電圧発生回路および受信回路 |
| US8314650B2 (en) | 2009-11-13 | 2012-11-20 | Mitsumi Electric Co., Ltd. | Reference voltage generating circuit and receiver circuit |
| WO2014138673A1 (en) * | 2013-03-08 | 2014-09-12 | Schlumberger Canada Limited | Method and apparatus for regulating high voltage |
| US9143026B2 (en) | 2013-03-08 | 2015-09-22 | Schlumberger Technology Corporation | Method and apparatus for regulating high voltage |
Also Published As
| Publication number | Publication date |
|---|---|
| US6643207B2 (en) | 2003-11-04 |
| US20030133349A1 (en) | 2003-07-17 |
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