JP3940485B2 - 基準電圧発生回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、差動増幅器を用いた基準電圧発生回路に係り、特に低電源電圧化、低消費電力化に適した基準電圧発生回路に関する。
【0002】
【従来の技術】
従来の差動増幅器の動作を簡単に説明する。
【0003】
図30は、カレントミラー回路を使用した従来の差動増幅器の一例を示す。この差動増幅器は、nチャネルMOSトランジスタMN1、MN2とpチャネルMOSトランジスタMP1、MP2とにより構成される。トランジスタMN1のゲートには第1の入力電圧VIN1が供給され、トランジスタMN1のソースは接地される。トランジスタMN1のドレインは、トランジスタMP1のドレイン、トランジスタMP1のゲート及びトランジスタMP2のゲートに接続されている。この接続点N1における電位をVN1と呼ぶことにする。トランジスタMP1及びトランジスタMP2のソースには例えば電源電圧が供給される。トランジスタMN2のゲートには第2の入力電圧VIN2が供給され、トランジスタMN2のソースは接地されている。トランジスタMP2のドレインとトランジスタMN2のドレインの接続点は出力端子となり、出力電圧VOUTを出力する。
【0004】
この差動増幅器は、入力電圧VIN1と入力電圧VIN2間の電位差を検知し、それに応じた出力電圧VOUTを出力する。
【0005】
例えば、電圧VIN1が電圧VIN2よりも大きい場合、トランジスタMN1の駆動能力は、トランジスタMN2の駆動能力よりも大きくなる。その結果、電位VN1は出力電圧VOUTよりも小さくなる。このときの出力電圧VOUTをVOUTLと呼ぶことにする。
【0006】
また、電圧VIN1が電圧VIN2よりも小さい場合、電位VN1は出力電圧VOUTより大きくなる。このときの出力電圧VOUTをVOUTHと呼ぶことにする。
【0007】
また、この差動増幅器の増幅度Aは、
A=|VOUTH−VOUTL|/|VIN1−VIN2|
により定義される。
【0008】
【発明が解決しようとする課題】
ここで、nチャネルMOSトランジスタのゲート電圧Vg−ドレイン電流Id特性を考える。図31は、nチャネルMOSトランジスタのVg−Id特性を示す。図31に示すように、トランジスタの動作領域は、ゲート電圧Vgがしきい値電圧VTよりも大きい領域である強反転領域と、ゲート電圧Vgがしきい値電圧VTよりも小さい領域である弱反転領域の2つに分けることができる。強反転領域におけるゲート電圧Vgに対するドレイン電流Idの変化量は、弱反転領域におけるそれよりも小さい。
【0009】
従来の差動増幅器では、トランジスタはもっぱら強反転領域で使用されている。そのため、差動増幅器の増幅度は小さく、入力電圧の振幅が微小である場合に十分に増幅できないという問題がある。
【0010】
また、高速動作を要しない差動増幅回路において、トランジスタを強反転領域で動作させると、消費電力が増加してしまう。
【0011】
このように、強反転領域で動作する差動増幅器は、増幅度が小さく、消費電力が大きいため、特に精度を要求されるような差動増幅器が内部に含まれているような半導体集積回路、例えばバンドギャップレファレンス(Band Gap Reference)回路に用いることは困難であった。
【0012】
本発明は、上記課題に鑑みてなされたもので、低電源電圧で動作し、消費電力が低く、増幅度が大きい差動増幅器を用いた基準電圧発生回路を実現することを目的とする。
【0013】
【課題を解決するための手段】
上記課題を解決するため、本発明の基準電圧発生回路は、ゲートに第1の入力電圧が供給されるイントリンシック型の第1チャネルの第1のMOSトランジスタ、ゲートに第2の入力電圧が供給されるイントリンシック型の第1チャネルの第2のMOSトランジスタ、ソースに第1の電源電圧が供給され、ゲートとドレインが前記第1のMOSトランジスタのドレインに接続された第2チャネルの第3のMOSトランジスタ、ソースに前記第1の電源電圧が供給され、ゲートが前記第1のMOSトランジスタのドレインに接続され、ドレインが前記第2MOSトランジスタのドレインに接続され、このドレインの電圧が出力電圧となる第2チャネルの第4のMOSトランジスタ、及び一端が前記第1のMOSトランジスタのソースと前記第2のMOSトランジスタのソースに接続され、他端に第2の電源電圧が供給され、前記第1、第2、第3、及び第4のMOSトランジスタが弱反転領域で動作する電流を出力する定電流源を備えた差動増幅器と、ソースに前記第1の電源電圧が供給され、ゲートに前記差動増幅器の出力電圧が供給され、ドレインから基準電圧を出力する第2チャネルの第5のMOSトランジスタと、一端が前記第5のMOSトランジスタのドレインに接続された第1の抵抗と、アノードが前記第1の抵抗の他端に接続され、カソードに前記第2の電源電圧が供給され、前記アノードにおける電圧が前記第2の入力電圧として前記第2のMOSトランジスタのゲートに供給される第1のダイオードと、一端が前記第5のMOSトランジスタのドレインに接続された第2の抵抗と、一端が前記第2の抵抗の他端に接続され、この一端における電圧が前記第1の入力電圧として前記第1のMOSトランジスタのゲートに供給される第3の抵抗と、アノードが前記第3の抵抗の他端に接続され、カソードに前記第2の電源電圧が供給される第2のダイオードとを具備している。
【0021】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を説明する。
【0022】
図1は、本発明の第1の実施の形態を示す。以下、同一の構成要素には同一の符号を付し、説明を省略する。
【0023】
図1に示した、カレントミラー回路を使用した差動増幅器は、差動対としての2個のnチャネルMOSトランジスタ2、4、負荷トランジスタ対でありカレントミラー回路を構成する2個のpチャネルMOSトランジスタ1、3、及び定電流源5により構成される。トランジスタ2のゲートには第1の入力電圧VIN1が供給され、トランジスタ2のソースは定電流源5の第1の端子に接続される。定電流源5の第1の端子はトランジスタ4のソースにも接続されている。この接続点をN2と呼ぶ。定電流源5の第2の端子は接地されている。トランジスタ2のドレインは、トランジスタ1のドレイン、トランジスタ1のゲート及びトランジスタ3のゲートに接続されている。この接続点N1における電位をVN1と呼ぶことにする。トランジスタ1のソース及びトランジスタ3のソースには電源電圧Vccが供給される。トランジスタ4のゲートには第2の入力電圧VIN2が供給され、トランジスタ4のドレインはトランジスタ3のドレインに接続される。トランジスタ3のドレインとトランジスタ4のドレインの接続点は出力端子となり、出力電圧VOUTを出力する。
【0024】
この回路では、トランジスタ1ないし4は弱反転領域で動作するように設定されている。この設定の方法を以下に説明する。
【0025】
図2(a)は、nチャネルトランジスタのVg−Id特性の実測値を示す。このトランジスタのドレインに4.0Vが印加され常温で測定されたもので、ゲート幅及びゲート長はそれぞれ20μm、4μmであり、ゲート酸化膜厚は12nmである。
【0026】
一方、図2(b)は、pチャネルトランジスタのVg−Id特性の実測値を示す。このトランジスタのドレインに−4.0Vが印加され常温で測定されたもので、ゲート幅及びゲート長はそれぞれ20μm、4μmであり、ゲート酸化膜厚は12nmである。
【0027】
なお、ここでは本発明で用いられるトランジスタとしてゲート絶縁膜が酸化膜であるMOSトランジスタの場合を示したが、窒化膜や酸窒化膜あるいは酸化膜とこれらの積層膜をゲート絶縁膜としても差し支えなく、本発明におけるMOSトランジスタは、ゲート絶縁膜が酸化膜であるものに何等限定されるものではない。
【0028】
図2に示したグラフでは、nチャネルトランジスタの場合、Vg=0.2V〜0.5Vの範囲が弱反転領域であり、pチャネルトランジスタの場合、Vg=−0.3V〜−0.8Vの範囲が弱反転領域となっている。このトランジスタのS係数は、約100mV/Decadeである。
【0029】
よって、このようなトランジスタを用いる場合は、定電流源5の電流値Iを例えば100nAに設定すれば、トランジスタ1ないし4は弱反転領域で動作することになる。なお、電流源5の電流値Iは、100nAに限られるものではなく、トランジスタ1ないし4が弱反転領域で動作するような値、例えば100pA〜100nAのオーダーであればよい。
【0030】
図30に示したような従来の差動増幅器では、感度を上げるために、nチャネルトランジスタMN1、MN2を5極管動作させ、ゲート電圧Vgに対するドレイン電流Idの変化量を大きくしていた。すなわち、
Id ∝ (Vg−Vs−VT)2 … 1
となる。ここで、Vsはソース電位、VTはしきい値電圧である。
【0031】
これに対し、本実施例ではトランジスタは弱反転領域で動作しているため、
Id ∝ exp(α・Vg/S) … 2
となる。ここで、αは定数、SはS係数である。
【0032】
このように、本実施の形態では、MOSトランジスタのすべてについて、ゲート電圧Vgに対するドレイン電流Idの変化量が大きくなる。その結果、差動増幅器の増幅度を例えば1000程度に大きくすることが可能となる。例えば、1mVの入力電圧差を1V以上に拡大することができる。
【0033】
その結果、増幅段数は1段で済むようになるため、回路構成が簡単になり、回路面積を縮小し、回路の交流動作を高速にし、回路解析を容易にすることが可能となる。
【0034】
また、差動増幅器を構成するMOSトランジスタは弱反転領域で動作するため、消費電力を小さくすることができる。
【0035】
図3は、本発明の第2の実施の形態を示す。
【0036】
図3に示した回路では、図1に示した実施の形態の定電流源5に代えて定電流源11及びトランジスタ12〜15よりなる回路が用いられている。その他の構成要素は図1に示した回路と同様である。
【0037】
定電流源11の一端は接地され、その他端はpチャネルMOSトランジスタ12のゲート及びドレインとpチャネルMOSトランジスタ13のゲートに接続される。トランジスタ12、13のソースには電源電圧Vccが供給される。トランジスタ13のドレインは、nチャネルMOSトランジスタ14のゲート及びドレインと、nチャネルMOSトランジスタ15のゲートに接続される。トランジスタ14のソースは接地される。トランジスタ15のドレインはnチャネルMOSトランジスタ2,4のソースに接続され、トランジスタ15のソースは接地される。トランジスタ15のゲートに供給される電圧をBIASと呼ぶ。
【0038】
この回路において、トランジスタ1乃至4が弱反転領域で動作するように、トランジスタ15のドレイン電流が設定されている。
【0039】
その結果、本実施の形態では、第1の実施の形態と同様の効果を得ることができる。
【0040】
図4は、本発明の第3の実施の形態を示す。
【0041】
図4に示した回路では、図1に示した実施の形態の定電流源5に代えて定電流源16及びトランジスタ17、18よりなる回路が用いられている。その他の構成要素は図1に示した回路と同様である。
【0042】
定電流源16の一端に電源電圧Vccが供給され、その他端はNチャネルMOSトランジスタ17のゲート及びドレインとNチャネルMOSトランジスタ18のゲートに接続される。トランジスタ17のソースは接地される。トランジスタ18のドレインはnチャネルMOSトランジスタ2,4のソースに接続され、トランジスタ18のソースは接地される。トランジスタ18のゲートに供給される電圧をBIASと呼ぶ。
【0043】
この回路において、トランジスタ18のドレイン電流は、トランジスタ1乃至4が弱反転領域で動作するように設定されている。
【0044】
その結果、本実施の形態では、第1の実施の形態と同様の効果を得ることができる。
【0045】
図5は、本発明の第4の実施の形態を示す。
【0046】
図5に示した回路では、図1に示した実施の形態の定電流源5に代えて、定電流を発生するためのウィルソン型カレントミラー回路が用いられている。その他の構成要素は図1に示した回路と同様である。
【0047】
図5に示すように、pチャネルMOSトランジスタ21のソースに電源電圧Vccが供給される。トランジスタ21のゲートは、pチャネルMOSトランジスタ24のゲート及びドレインと、pチャネルMOSトランジスタ27のゲートと、nチャネルMOSトランジスタ25のドレインに接続される。トランジスタ24のソースには電源電圧Vccが供給される。トランジスタ21のドレインは、nチャネルMOSトランジスタ22のドレイン及びゲートと、nチャネルMOSトランジスタ25のゲートに接続される。トランジスタ22のソースはダイオード23のアノードに接続され、ダイオード23のカソードは接地される。ダイオード23のアノード・カソード間の電圧降下をVfとする。トランジスタ25のソースは抵抗26の一端に接続され、抵抗26の他端は接地される。抵抗26の抵抗値をRとする。トランジスタ27のソースには、電源電圧Vccが供給される。トランジスタ27のドレインは、nチャネルMOSトランジスタ28のゲート及びドレインと、nチャネルMOSトランジスタ29のゲートに接続される。トランジスタ28のソースは、接地されている。トランジスタ29のドレインは、nチャネルMOSトランジスタ2、4のソースに接続され、トランジスタ29のソースは接地されている。トランジスタ29のゲートに供給される電圧をBIASと呼ぶ。
【0048】
このウィルソン型カレントミラー回路において、抵抗26を流れる電流値IはVf/Rにより定められる。従って、抵抗Rの値を適切に設定して、トランジスタ29のドレイン電流値をトランジスタ1乃至4が弱反転領域で動作するように設定する。
【0049】
このように、本実施の形態では、第1の実施の形態と同様の効果を得ることができる。また、ウィルソン型カレントミラー回路はCMOSプロセスを用いて簡単に作成できるので、定電流源を半導体集積回路に容易に搭載することができる。また、プロセスばらつきが生じてもダイオードのVfはほとんどばらつかないので、定電流源の出力電流は抵抗のばらつきの影響しか受けない。その結果、定電流源の出力電流のばらつきを小さくできる。
【0050】
図6は、本発明の第5の実施の形態を示す。
【0051】
図6に示した回路は、図5に示した回路からpチャネルMOSトランジスタ27及びnチャネルMOSトランジスタ28を取り除いたものであり、nチャネルMOSトランジスタ29のゲートは、nチャネルMOSトランジスタ25のゲートに接続されている。それ以外は、図5に示した回路と同様である。
【0052】
このウィルソン型カレントミラー回路の抵抗26を流れる電流値はVf/Rにより定められる。よって、抵抗26の抵抗値Rを設定して、トランジスタ29のドレイン電流を適切に調整し、トランジスタ1乃至4が弱反転領域で動作するようにする。
【0053】
その結果、本実施の形態では、第4の実施の形態と同様の効果を得ることができる。
【0054】
図7は、本発明の第6の実施の形態を示す。
【0055】
図7に示すように、定電流源35の一端には電源電圧Vccが供給され、その他端はpチャネルMOSトランジスタ31のソース及びpチャネルMOSトランジスタ33のソースに接続される。トランジスタ31のゲートに第1の入力電圧VIN1が供給され、トランジスタ31のドレインはnチャネルMOSトランジスタ32のドレイン及びゲートと、nチャネルMOSトランジスタ34のゲートに接続される。トランジスタ32のソースは接地される。pチャネルMOSトランジスタ33のソースは定電流源35の他端に接続され、トランジスタ33のゲートには第2の入力電圧VIN2が供給される。トランジスタ33のドレインは、nチャネルMOSトランジスタ34のドレインに接続され、この接続点は出力電圧VOUTを出力する。トランジスタ34のソースは接地されている。
【0056】
すなわち、この図7の実施の形態の差動増幅器は、前記図1のものとpチャネルMOSトランジスタ及びnチャネルMOSトランジスタを入れ替えて構成することにより、pチャネルMOSトランジスタ31、33のゲートに入力電圧を供給するようにしたものである。
【0057】
この回路において、トランジスタ31ないし34が弱反転領域で動作するように、定電流源35の出力電流が設定されている。
【0058】
その結果、本実施の形態では、第1の実施の形態と同様の効果を得ることができる。
【0059】
図8は、本発明の第7の実施の形態を示す。
【0060】
図8に示した回路では、図7に示した実施の形態の定電流源35に代えて定電流源36及びトランジスタ37、38よりなる回路が用いられている。その他の構成要素は図7に示した回路と同様である。
【0061】
定電流源36の一端は接地され、定電流源36の他端はpチャネルMOSトランジスタ37のゲート及びドレインとpチャネルMOSトランジスタ38のゲートに接続される。トランジスタ37、38のソースには電源電圧Vccが供給される。トランジスタ38のゲートに供給される電圧をBIASと呼ぶ。トランジスタ38のドレインは、pチャネルMOSトランジスタ31のソース及びpチャネルMOSトランジスタ33のソースに接続される。
【0062】
この回路において、トランジスタ31乃至34が弱反転領域で動作するように、トランジスタ38のドレイン電流が設定されている。
【0063】
その結果、本実施の形態では、第1の実施の形態と同様の効果を得ることができる。
【0064】
図9は、本発明の第8の実施の形態を示す。
【0065】
図9に示した回路では、図7に示した実施の形態の定電流源35に代えて定電流源41及びトランジスタ42乃至45よりなる回路が用いられている。その他の構成要素は図7に示した回路と同様である。
【0066】
定電流源41の一端には電源電圧Vccが供給される。定電流源41の他端は、nチャネルMOSトランジスタ42のゲート及びドレインと、nチャネルMOSトランジスタ43のゲートに接続される。nチャネルMOSトランジスタ43のソースは接地されている。トランジスタ43のドレインは、pチャネルMOSトランジスタ44のゲート及びドレインと、pチャネルMOSトランジスタ45のゲートに接続される。トランジスタ45のゲートに供給される電圧をBIAS
と呼ぶことにする。トランジスタ44のソースには電源電圧Vccが供給される。トランジスタ45のソースには電源電圧Vccが供給され、そのドレインはpチャネルMOSトランジスタ31のソース及びpチャネルMOSトランジスタ33のソースに接続されている。
【0067】
この回路において、トランジスタ31乃至34が弱反転領域で動作するように、トランジスタ45のドレイン電流が設定されている。
【0068】
その結果、本実施の形態では、第1の実施の形態と同様の効果を得ることができる。
【0069】
図10は、本発明の第9の実施の形態を示す。
【0070】
図10に示した回路では、図7に示した実施の形態の定電流源35に代えてウィルソン型カレントミラー回路が用いられている。その他の構成要素は図7に示した回路と同様である。
【0071】
図7に示すように、pチャネルMOSトランジスタ51のソースに電源電圧Vccが供給される。トランジスタ51のゲートは、pチャネルMOSトランジスタ54のゲート及びドレインと、pチャネルMOSトランジスタ57のゲートと、nチャネルMOSトランジスタ55のドレインに接続される。トランジスタ54のソースには電源電圧Vccが供給される。トランジスタ51のドレインは、nチャネルMOSトランジスタ52のドレイン及びゲートと、nチャネルMOSトランジスタ55のゲートに接続される。トランジスタ52のソースはダイオード53のアノードに接続され、ダイオード53のカソードは接地される。ダイオード53のアノード・カソード間の電圧降下をVfとする。トランジスタ55のソースは抵抗56の一端に接続され、抵抗56の他端は接地される。抵抗56の抵抗値をRとする。トランジスタ57のソースには、電源電圧Vccが供給される。トランジスタ57のドレインは、nチャネルMOSトランジスタ31のソースとnチャネルMOSトランジスタ33のソースに接続されている。トランジスタ57のゲートに供給される電圧をBIASと呼ぶことにする。
【0072】
このウィルソン型カレントミラー回路において、抵抗56を流れる電流値はVf/Rにより定められる。よって、抵抗56の抵抗値を調節して、トランジスタ31乃至34が弱反転領域で動作するようにトランジスタ57のドレイン電流を設定する。
【0073】
その結果、本実施の形態では、第4の実施の形態と同様の効果を得ることができる。
【0074】
図11は、本発明の第10の実施の形態を示す。
【0075】
図11に示した回路は、図5に示した回路におけるダイオード23をnチャネルMOSトランジスタ30に代えたものである。
【0076】
図11に示すように、nチャネルMOSトランジスタ30のドレイン及びゲートは、nチャネルMOSトランジスタ22のソースに接続されている。nチャネルMOSトランジスタ30のソースは接地されている。その他の構成要素は、図5に示した回路と同一である。
【0077】
このnチャネルMOSトランジスタ30のしきい値をVTとすると、抵抗26を流れる電流値はVT/Rとなる。よって、抵抗26の抵抗値を調節して、トランジスタ29のドレイン電流をトランジスタ1乃至4が弱反転領域で動作するように設定する。
【0078】
その結果、本実施の形態では、第5の実施の形態と同様の効果を得ることができる。
【0079】
図12は、本発明の第11の実施の形態を示す。
【0080】
図12に示した回路は、図11に示した回路のトランジスタ21〜25、30及び抵抗26により構成されるカレントミラー回路を、トランジスタ61〜64、抵抗65よりなるカレントミラー回路に代えたものである。その他の構成要素は、図11に示した回路と同一である。
【0081】
pチャネルMOSトランジスタ61のソース及びpチャネルMOSトランジスタ63のソースには電源電圧Vccが供給される。トランジスタ61のゲートは、トランジスタ63のゲート及びドレインと、nチャネルMOSトランジスタ64のドレインに接続され、さらにpチャネルMOSトランジスタ27のゲートに接続される。トランジスタ61のドレインは、トランジスタ64のゲートとnチャネルMOSトランジスタ62のドレインに接続される。トランジスタ62のソースは接地される。トランジスタ62のゲートは、トランジスタ64のソースと抵抗65の一端に接続される。抵抗65の他端は接地される。
【0082】
このnチャネルMOSトランジスタ62のしきい値をVTとし、抵抗65の抵抗値をRとすると、抵抗65を流れる電流値はVT/Rとなる。よって、抵抗65の抵抗値Rを調節して、トランジスタ1乃至4が弱反転領域で動作するようにトランジスタ29のドレイン電流を設定する。
【0083】
このように、本実施の形態では、第5の実施の形態と同様の効果を得ることができる。
【0084】
図13は、本発明の第12の実施の形態を示す。
【0085】
本実施の形態は、上述した実施の形態による差動増幅器を基準電圧発生回路であるバンドギャップレファレンス(Band Gap Reference)回路に応用したものである。特に、図13に示した回路は、図5に示した差動増幅器をバンドギャップレファレンス回路に適用したものである。
【0086】
差動増幅器において、nチャネルMOSトランジスタ2のゲートには入力電圧VBが供給され、nチャネルMOSトランジスタ4のゲートには入力電圧VAが供給されている。また、トランジスタ29のゲートに供給される電圧をBGRBIASと呼ぶ。
【0087】
差動増幅器におけるpチャネルMOSトランジスタ3のドレインとnチャネルMOSトランジスタ4のドレインとの接続点は、出力段としてのpチャネルMOSトランジスタ71のゲートに接続される。トランジスタ71のソースには電源電圧Vccが供給され、トランジスタ71のドレインは、抵抗72の一端及び抵抗74の一端に接続される。抵抗72の他端はダイオード73のアノードに接続され、ダイオード73のカソードは接地される。抵抗74の他端は抵抗75の一端に接続され、抵抗75の他端はダイオード76のアノードに接続され、ダイオード76のカソードは接地される。抵抗72の他端とダイオード73のアノードとの接続点の電圧は入力電圧VAであり、抵抗74の他端の抵抗75の一端との接続点の電圧は入力電圧VBとなる。
【0088】
トランジスタ71のドレインと抵抗72の一端及び抵抗74の一端との接続点には基準電圧VREFの出力端子が設けられている。
【0089】
ところで、図14は基本的なバンドギャップレファレンス回路の回路図を示している。
【0090】
差動増幅器81の非反転入力端子と反転入力端子にはそれぞれ入力電圧VA、入力電圧VBが供給され、差動増幅器81の出力端子は抵抗82、84の一端に接続される。差動増幅器81の出力電圧は基準電圧VREFとして使用される。抵抗82の他端とダイオード83のアノードは接続され、その接続点の電圧は入力電圧VAとなる。ダイオード83のカソードは接地される。抵抗84の他端は抵抗85の一端に接続され、その接続点の電圧は入力電圧VBとなる。抵抗85の他端はダイオード86のアノードに接続され、ダイオード86のカソードは接地される。
【0091】
このようなバンドギャップレファレンス回路において、安定状態になり入力電圧VAと入力電圧VBが等しくなったとする。抵抗85、抵抗84、抵抗82の抵抗値をそれぞれR1、R2、RDとし、抵抗84と抵抗82を流れる電流値をそれぞれI1,I2とし、ダイオード83における電圧降下をVF1とする。
【0092】
この場合、VREF=VF1+R2・IDとなる。この式を絶対温度Tで偏微分すると、
∂VREF/∂T=∂VF1/∂T
+(R2/R1)・(k/q)ln(I1/I2)
… 3
となる。ここで、kはボルツマン定数、qは電荷量である。
【0093】
上記3式の右辺の第1項は、通常、−2mV/degである。バンドギャップレファレンス回路は、抵抗値R1、R2、RDを適切に設定して、このダイオードのVfの温度変化を打ち消し、VREFの温度変化を0にするものである。
【0094】
この差動増幅器を従来回路により構成すると、電圧VA,VBの振幅が1mV程度と微小である場合、差動増幅器はこの1mVの差を検知できない。その結果、基準電圧VREFを例えば1.25V±5%である目標値内に収めることが困難になる。
【0095】
これに対し、図13に示した本実施の形態のように、本発明の差動増幅器を用いてバンドギャップレファレンス回路を構成すると、差動増幅器を構成するトランジスタ1乃至4は弱反転領域で動作するため、消費電力が小さくなるとともに、差動増幅器の増幅度は向上している。その結果、差動増幅器は1mV程度の入力電圧差を検知し、バンドギャップレファレンス回路の出力電圧VREFを高精度に制御することができる。
【0096】
また、図13において、nチャネルMOSトランジスタ2、4、22、25を、p型基板上に形成され、チャネル領域にチャネル形成用のイオン注入がなされていないイントリンシック型のnチャネルMOSトランジスタ(natural 又はnative型のMOSトランジスタ)としてもよい。イントリンシック型ではチャネルイオン注入がなされないため、MOSトランジスタのしきい値のばらつきは、エンハンスメント型MOSトランジスタのしきい値のばらつきよりも小さい。その結果、トランジスタ2のしきい値とトランジスタ4のしきい値がほぼ等しくなり、バンドギャップレファレンス回路の出力電圧VREFのばらつきを低減することができる。
【0097】
なお、図13に示した実施の形態のバンドギャップレファレンス回路では、図5に示した差動増幅器を用いたが、それ以外の上述の差動増幅器を用いても同様の効果を得ることができる。
【0098】
図15は、本発明の第13の実施の形態を示す。
【0099】
本実施の形態は、図13に示した実施の形態において、図5に示した差動増幅器の代わりに図10に示した差動増幅器を用いたバンドギャップレファレンス回路である。
【0100】
トランジスタ71、抵抗72、74、75、ダイオード73、76は図13に示した実施の形態と同様に構成されている。
【0101】
図10に示した差動増幅器におけるpチャネルMOSトランジスタ33のドレインとnチャネルMOSトランジスタ34のドレインとの接続点は、出力段としてのpチャネルMOSトランジスタ71のゲートに接続される。pチャネルMOSトランジスタ33のゲートには入力電圧VAが供給され、pチャネルMOSトランジスタ31のゲートには入力電圧VBが供給される。
【0102】
pチャネルMOSトランジスタ71のドレインと抵抗72、74との接続点には、基準電圧VREFを出力するための出力端子が設けられている。また、トランジスタ57のゲートに供給される電圧をBGRBIASと呼ぶ。
【0103】
本実施の形態では、図13に示したバンドギャップレファレンス回路と同様の効果を得ることができる。
【0104】
図16は、本発明の第14の実施の形態によるバンドギャップレファレンス回路を示す。
【0105】
本実施の形態は、図15に示した実施の形態において、定電流源用のpチャネルMOSトランジスタ57の代わりに定電流源87を設け、さらに差動増幅器内の差動対を構成する前記エンハンスメント型のpチャネルMOSトランジスタ31、33に代えてイントリンシック型のpチャネルMOSトランジスタ31a、33aを設けると共に、差動増幅器におけるpチャネルMOSトランジスタ33aのドレインとnチャネルMOSトランジスタ34のドレインとの接続点を前記pチャネルMOSトランジスタ71のゲートに直接接続する代わりに、定電流源88とnチャネルMOSトランジスタ89からなる反転増幅回路を介して前記MOSトランジスタ71のゲートに接続するようにしている。なお、上記定電流源88とMOSトランジスタ89からなる反転増幅回路を設けたことにより、pチャネルMOSトランジスタ31aのゲートには入力電圧VAが供給され、pチャネルMOSトランジスタ33aのゲートには入力電圧VBが供給されている。
【0106】
本実施の形態では、MOSトランジスタ31a、33aとして、n型基板上に形成され、チャネル領域にチャネル形成用のイオン注入がなされていないイントリンシック型のMOSトランジスタ(natural 又はnative型のMOSトランジスタ)を用いるようにしているので、これら各MOSトランジスタにおけるしきい値のばらつきは、エンハンスメント型MOSトランジスタのしきい値のばらつきよりも小さくなる。その結果、バンドギャップレファレンス回路の出力電圧VREFのばらつきを低減することができる。
【0107】
すなわち、本実施の形態では、MOSトランジスタ31a、33aとしてイントリンシック型のMOSトランジスタを用いるようにしているので、これら各MOSトランジスタにおけるしきい値のばらつきは、エンハンスメント型MOSトランジスタのしきい値のばらつきよりも小さくなり、この結果、出力電圧VREFのばらつきを低減することができる。
【0108】
例えば公知文献「IEEE TRANSACTION ON ELECTRON DEVICES. VOL.41,NO.11 NOVEMBER 1994 pp2216-2221,"Experimental Study of Threshold Voltage Fluctuation Due to Statistical Variation of Channel Dopant Number in MOSFET's" Tomohisa Mizuno et.al.」に記載されているように、pチャネル、nチャネルMOSトランジスタ共に、しきい値ばらつきがゲート幅と実効チャネル長の積の平方根に反比例し、そのばらつきの原因としてpチャネルMOSトランジスタは95%以上、nチャネルMOSトランジスタは85%以上がチャネルインプラの際のドーズ量ばらつきで決まると報告している。すなわち、しきい値ばらつきはチャネルインプラドーズ量ばらつきによってほとんど決まる。従って、MOSトランジスタ31a、33aとして、チャネルインプラを行わないイントリンシック型のMOSトランジスタを用いるようにすれば、しきい値ばらつきは実質上存在しなくなり、基準電圧VREFのばらつきも抑えられる。
【0109】
図17は、本発明の第15の実施の形態によるバンドギャップレファレンス回路を示す。
【0110】
本実施の形態は、図16に示した実施の形態において、入力電圧VA、VBがゲートに供給される前記pチャネルMOSトランジスタ31a、33aにイントリンシック型のMOSトランジスタを用いると共に、両MOSトランジスタ31a、33aの負荷MOSトランジスタ対であり、カレントミラー回路を構成する前記nチャネルMOSトランジスタ32、34及び前記トランジスタ89の代わりに、それぞれイントリンシック型のnチャネルMOSトランジスタ32a、34a、89aを用いるようにしたものである。
【0111】
すなわち、今日の電源電圧Vccの低電圧化により、トランジスタの加工ばらつきによるしきい値ばらつきが無視できなくなっている。カレントミラー回路は対称性がとれ、トランジスタ特性にばらつきがないことを前提に所望の電流比で電流を出力する。しかし、カレントミラー回路を構成するトランジスタのしきい値にばらつきがあると、両ゲート電圧が等しくない状態で動作が安定し、所望の電流比で電流を出力できなくなる。さらに、図17の回路では、反転増幅回路で差動増幅器の出力を増幅するので、基準電圧VREFが偏った状態で安定することになる。
【0112】
いま、図17において、抵抗72、抵抗74、抵抗75の抵抗値をそれぞれRD、R2、R1とし、抵抗72と抵抗75を流れる電流値をそれぞれI1,I2とし、ダイオード73、76における電圧降下をVF1、VF2とし、仮に、図17中の差動増幅器内のカレントミラー回路をエンハンスメント型のMOSトランジスタを用いて構成した場合に、カレントミラー回路を構成する2個のMOSトランジスタにしきい値ばらつきがあり、入力電圧VA、VBにΔVだけ電位差が生じているとすると、次の4、5式が成立する。
【0113】
VF1+ΔV=R1・I2+VF2 … 4
RD・I1=R2・I2+ΔV … 5
この場合、基準電圧VREFの値は次式で与えられる。
【0114】
すなわち、しきい値にばらつきがあると、基準電圧VREFにこのしきい値ばらつきが反映されてしまう。
【0115】
しかし、本実施の形態では、カレントミラー回路を構成するMOSトランジスタ32a、34a及びこのカレントミラー回路の出力でゲート制御されるMOSトランジスタ89aとしてイントリンシック型のMOSトランジスタを用いるようにしているので、これら各MOSトランジスタにおけるしきい値のばらつきは、エンハンスメント型MOSトランジスタのしきい値のばらつきよりも小さくなり、この結果、出力電圧VREFのばらつきのさらなる低減を図ることができる。
【0116】
図18は、本発明の第16の実施の形態によるバンドギャップレファレンス回路を示す。
【0117】
本実施の形態は、図17に示した実施の形態において、定電流源87、88に代えて、前記図10の実施の形態で示したものとほぼ同様の構成のウィルソン型カレントミラー回路が用いられている。その他の構成要素は図17に示した回路と同様である。なお、前記pチャネルMOSトランジスタ51、54、57の代わりにそれぞれイントリンシック型のnチャネルMOSトランジスタ51a、54a、57aが用いられ、前記nチャネルMOSトランジスタ52、55の代わりにそれぞれイントリンシック型のnチャネルMOSトランジスタ52a、55aが用いられている。そして、ウィルソン型カレントミラー回路で発生される電流に比例した電流がイントリンシック型のpチャネルMOSトランジスタ57aを経由して差動増幅器に供給され、同様にウィルソン型カレントミラー回路で発生される電流に比例した電流がイントリンシック型のpチャネルMOSトランジスタ59aを経由して前記反転増幅回路のnチャネルMOSトランジスタ89aに供給される。
【0118】
なお、前記図15ないし図18の実施の形態では差動増幅器として、入力電圧VA、VBをゲートに受けるトランジスタがpチャネルのものである場合について説明したが、これに代わり、例えば前記図1に示すように入力電圧VA、VBをゲートに受けるトランジスタがnチャネルである差動増幅器を使用することもできる。なお、その場合にも入力電圧VA、VBがゲートに供給される2つのMOSトランジスタやカレントミラー回路を構成するトランジスタ対に、イントリンシック型のMOSトランジスタが好適に使用される。
【0119】
図19は、本発明の第17の実施の形態によるバンドギャップレファレンス回路を示す。本実施の形態は前記のような差動増幅器を用いないで基準電圧VREFを発生させる回路例を示すものであり、前記図15に示したMOSトランジスタ51、52、54、55、ダイオード53及び抵抗56からなるウィルソン型カレントミラー回路に対応したMOSトランジスタ51b、52b、54b、55b、ダイオード53b及び抵抗56bからなる第1のウィルソン型カレントミラー回路WCM1と、これらMOSトランジスタ51b、52b、54b、55b、ダイオード53b及び抵抗56bに対応したMOSトランジスタ51c、52c、54c、55c、ダイオード53c及び抵抗56cとこの抵抗56cと接地電位との間に接続されたダイオード151からなる第2のウィルソン型カレントミラー回路WCM2と、上記第1のウィルソン型カレントミラー回路WCM1内のMOSトランジスタ51b、54bの両ゲートとゲートが共通に接続されソースに電源電圧Vccが供給されるpチャネルMOSトランジスタ152と、上記第2のウィルソン型カレントミラー回路WCM2内のMOSトランジスタ51c、54cの両ゲートとゲートが共通に接続されソースに電源電圧Vccが供給され、ドレインが上記pチャネルMOSトランジスタ152のドレインと共通に接続されるpチャネルMOSトランジスタ153と、上記両pチャネルMOSトランジスタ152、153の共通ドレインと接地電位との間に接続された抵抗154とから構成されている。
【0120】
このような構成の回路において、第1のウィルソン型カレントミラー回路WCM1内のダイオード53b及び第2のウィルソン型カレントミラー回路WCM2内のダイオード53cの順方向降下電圧を共にVF1、第2のウィルソン型カレントミラー回路WCM2内のダイオード151の順方向降下電圧をVF2、第1のウィルソン型カレントミラー回路WCM1内の抵抗56b及び第2のウィルソン型カレントミラー回路WCM2内の抵抗56cの値をそれぞれR1、R2とすると、第1のウィルソン型カレントミラー回路WCM1内の抵抗56bに流れる電流I1及び第2のウィルソン型カレントミラー回路WCM2内の抵抗56cに流れる電流I2はそれぞれ次式に示すようになる。
【0121】
I1=VF1/R1 … 7
I2=(VF1−VF2)/R2 … 8
ただし、各カレントミラー回路のgm比は1とした。
【0122】
ここでMOSトランジスタ152は、第1のウィルソン型カレントミラー回路WCM1内のMOSトランジスタ54bと共にカレントミラー回路を構成しており、かつMOSトランジスタ153は、第2のウィルソン型カレントミラー回路WCM1内のMOSトランジスタ54cと共にカレントミラー回路を構成しており、この両カレントミラー回路のgm比も1とすると、MOSトランジスタ152にはI1の電流が流れ、MOSトランジスタ153にはI2の電流が流れる。ここで、抵抗154の値をR1とすると、この抵抗154には(I1+I2)の電流が流れるので、抵抗154の一端からは次式に示されるような基準電圧VREFを発生する。
【0123】
そして、本実施の形態の場合にも、MOSトランジスタ51b、54b、152としてイントリンシック型のMOSトランジスタを用い、かつMOSトランジスタ51c、54c、153としてイントリンシック型のMOSトランジスタを用いるようにしている。このため、これら各MOSトランジスタにおけるしきい値のばらつきは、エンハンスメント型MOSトランジスタのしきい値のばらつきよりも小さくなり、この結果、出力電圧VREFのばらつきを低減することができる。
【0124】
なお、本実施の形態において、さらに、MOSトランジスタ52b、55bとしてイントリンシック型のMOSトランジスタを用い、かつMOSトランジスタ52c、55cとしてイントリンシック型のMOSトランジスタを用いるようにすれば、出力電圧VREFのばらつきをより低減することができる。
【0125】
ところで、図13等に示した本発明のバンドギャップレファレンス回路において、出力電圧VREFが何らかの原因で変動した場合、差動増幅器がその変動を元に戻すのに時間がかかるという問題がある。そこで、電源電圧Vccが変動しても出力電圧VREFが変動しなくなるようにする必要がある。
【0126】
まず、図13等に示したバンドギャップレファレンス回路の電源端子に電源電圧Vccを直接供給せずに、図20に示すようなローパスフィルタを介して電源電圧Vccを供給することが考えられる。
【0127】
図20に示すローパスフィルタでは、抵抗R0の一端に電源電圧Vccが供給され、抵抗R0の他端にキャパシタC0の一端が接続され、キャパシタC0の他端は接地されている。抵抗R0とキャパシタC0の接続点は、バンドギャップレファレンス回路の電源端子に接続される。
【0128】
このローパスフィルタを用いることにより、電源電圧Vccに例えばノイズがのって電源電圧Vccがこのローパスフィルタで決まる時定数CRよりも速く変動する場合に、基準電圧VREFのノイズに対する感度を鈍らせ、変動を小さくすることができる。
【0129】
図21、図22は、半導体基板上に図20に示したローパスフィルタを形成した場合の、抵抗とキャパシタの模式的な断面をそれぞれ示す。
【0130】
図21は抵抗R0を示す。p型基板90の表面にn型ウェル91が形成され、n型ウェル91内にp型ウェル92が形成されて、いわゆるダブルウェル構造が形成されている。p型ウェル92の表面にn型不純物が薄く存在するn- 領域93が形成されている。このn- 領域は例えば素子分離絶縁膜が形成されていない拡散層領域に形成される。n- 領域93内に互いに離れている2個のn+ 領域が形成され、それらn+ 領域はコンタクト開口を介して例えばアルミ配線に接続されている。この2個のn+ 領域間のn- 領域が前記抵抗R0として機能する。
【0131】
また、抵抗となるn- 領域93近傍のp型基板90、n型ウェル91、p型ウェル92は、いずれも接地されている。このように抵抗R0を接地電位にカップリングさせることで、バンドギャップレファレンス回路専用の電源電圧の変動を接地電位に逃がし、接地電位をその電源電圧と同相で変動させ、外部電源電圧のノイズに対する耐性を向上させることができる。
【0132】
図22はキャパシタC0を示す。p型基板90の表面にn型ウェル91が形成され、n型ウェルの表面上に例えばゲート絶縁膜94を介して電極95が設けられている。n型ウェル91は接地されている。キャパシタは、電極95、絶縁膜94及びn型ウェル91により構成される。p型基板90は接地されている。
【0133】
さらに図23は、例えばバンドギャップレファレンス回路における配線パターンの上面図を示す。ここでは、例えば電圧BGRBIASが供給される配線96の上下に接地線97が設けられている。
【0134】
すなわち図24に示すように、例えば電圧BGRBIASが供給される配線96の上下の少なくとも一方に電源線98が設けられていると、配線96と電源線98とがカップリングしているため、電源電圧Vccの変動が、電圧BGRBIASにノイズとして乗ってしまう。その結果、出力電圧VREFが変動してしまう。
【0135】
これに対し、図23に示すように配線96の上下に接地線97を設けると、電圧BGRBIASに電源電圧Vccの変動がノイズとして乗ることがなくなり、出力電圧VREFを高精度に制御することが可能となる。
【0136】
図25は、バンドギャップレファレンス回路における配線パターンの一例を示す。配線101は、1層目のアルミ配線であり、例えば電圧BGRBIASが供給される配線である。配線102は、2層目のアルミ配線であり、電源電圧Vccが印加されている電源線である。電源線102は、広い幅を有し、配線101上に配線101と直交して設けられている。
【0137】
図25に示したような配線パターンでは、図24に示したパターンと同様に、電源電圧Vccの変動により出力電圧VREFに変動が生じてしまう。
【0138】
そのため、本バンドギャップレファレンス回路では、図26及び図27に示すような配線パターンを用いている。図26は、配線のパターン図を示し、図27(a)及び図27(b)は、それぞれ図26のA−A線、B−B線における配線の断面を示す。
【0139】
電圧BGRBIAS等が供給される1層目のアルミ配線よりなる配線101は、2層目のアルミ配線よりなる電源線102の下には設けられていない。電源線102の下にはポリシリコン配線104が設けられ、配線101はコンタクト開口103を介してこのポリシリコン配線104に接続されている。また、ポリシリコン配線104と電源線102の間には、ポリシリコン配線104を覆うように1層目のアルミ配線105が設けられている。この配線105には接地電位GNDが供給されている。図27中の100は半導体基板を表し、106は絶縁膜を表す。
【0140】
この場合、アルミ配線101及びポリシリコン配線104を介して伝達する信号は、接地されているアルミ配線105により電源線102から遮蔽されているため、電源電圧Vccの変動の影響を受けることを回避できる。
【0141】
なお、図24や図26に示したような配線パターンは、バンドギャップレファレンス回路のあらゆる配線に対して実施することができる。例えば、差動増幅器の差動対や負荷トランジスタ対を構成するnチャネルMOSトランジスタやpチャネルMOSトランジスタ、あるいは出力段のpチャネルMOSトランジスタ71のソース、ドレインまたはゲートに接続された配線、抵抗72、74、75の一端または他端に接続された配線、ダイオード73、76のアノードまたはカソードに接続された配線、または定電流源を構成する素子の相互間を接続する配線よりなる配線群の中で、電源電圧が供給されずかつ接地されていない配線に対してなされる。特に、電圧BGRBIASが供給される配線と出力電圧VREFが供給される配線に対して実施すれば、上述の効果は大きくなる。
【0142】
図28は、本発明のバンドギャップレファレンス回路を有する不揮発性半導体記憶装置の構成例を示す。
【0143】
バンドギャップレファレンス回路121は、例えば0.5V程度の電圧BGRBIASと例えば1.25V程度の基準電圧VREFを生成して出力する。
【0144】
電圧BGRBIASは、例えばスタンバイ制御回路122に供給される。基準電圧VREFは、例えば読み出し時ワード線電圧制御回路123、書き込み時セルドレイン電圧制御回路124、消去時セルソース電圧制御回路125、チャージポンプ用リングオシレータ126、書き込み時ワード線電圧制御回路127、消去時ワード線電圧制御回路128、自動シーケンス制御回路用リングオシレータ129に供給される。
【0145】
スタンバイ制御回路122は、内部昇圧された電圧が常に一定に保持できるようにし、低消費電流で動作する回路である。
【0146】
読み出し時ワード線制御回路123は、読み出し時に基準電圧VREFを基準にして、例えば5Vである読み出し用ワード線電圧を生成し、それをローデコーダ133を介してメモリセルアレイ130中の選択されたワード線に供給する。
【0147】
書き込み時セルドレイン電圧制御回路124は、書き込み時に基準電圧VREFを基準にして、例えば8Vである書き込み用セルドレイン電圧を生成し、それを書き込み負荷回路131、カラムデコーダ132を介してメモリセルのドレインに供給する。
【0148】
消去時セルソース電圧制御回路125は、消去時に基準電圧VREFを基準にして、メモリセルのソースに供給する電圧を生成する。
【0149】
チャージポンプ用リングオシレータ126は、図示せぬ昇圧回路に供給するクロック信号を生成する。リングオシレータ126は、基準電圧VREFの定数倍の電位と昇圧回路の出力電圧を比較し、その結果に応じてクロック信号を発生したり、その発生を停止したりする。
【0150】
書き込み時ワード線電圧制御回路127は、基準電圧VREFを基準にして、書き込み時に例えば10Vのワード線電圧を生成し、それをローデコーダ133を介してメモリセルアレイ130中の選択されたワード線に供給する。
【0151】
消去時ワード線電圧制御回路128は、基準電圧VREFを基準にして、消去用に例えば−7.5Vのワード線電圧を生成し、それをソースデコーダ134を介してメモリセルアレイ130中のセルのソースに供給する。
【0152】
自動オートロジック用リングオシレータ126は、JEDEC標準コマンドコントロールを使用する時、チップ内部のプログラムシーケンスが遷移していく基本周期を決める回路である。
【0153】
図29は、本発明の第18の実施の形態を示す。
【0154】
本実施の形態は、上述の実施の形態に示した差動増幅器を昇圧電位検知機能を有する昇圧回路に用いたものである。図29に示した回路では、図4に示した差動増幅器を用いている。
【0155】
図4に示した差動増幅器において、第1の入力電圧VIN1として基準電圧VREFが供給される。この基準電圧VREFは、例えば図13に示したようなバンドギャップレファレンス回路により生成される。差動増幅器の出力電圧VOUTは、pチャネルMOSトランジスタ111のゲートに供給される。また、電圧BIASは、nチャネルMOSトランジスタ112のゲートに供給される。トランジスタ111のソースには電源電圧Vccが供給され、トランジスタ111のドレインはトランジスタ112のドレインとインバータ113の入力端子に接続される。トランジスタ112のソースは接地される。
【0156】
インバータ113の出力端子は、昇圧手段としてのチャージポンプ114の制御端子に接続され、チャージポンプイネーブル信号CPEを出力する。チャージポンプ114は、電源電圧が入力され、その電圧を昇圧した電圧Vcpを出力する。チャージポンプ114は、信号CPEがイネーブルを表すとき昇圧動作を行い、信号CPEがディスイネーブルを表すとき昇圧動作を停止する。
【0157】
昇圧手段の出力電圧Vcpは、抵抗115の一端に供給される。抵抗115の他端は抵抗116の一端に接続され、抵抗116の他端は接地される。抵抗115と抵抗116の接続点の電位VRは、差動増幅器の第2の入力電圧VIN2として用いられる。
【0158】
図29に示した回路は、例えば電源が3.3Vの単一電源であり、スタンバイ状態でもチップ内部で昇圧電圧が必要であるような半導体チップに設けられる。このようなチップでは、スタンバイ状態で消費電力が低いことが求められる。その場合、スタンバイ状態での消費電力値は0に近いほど良い。
【0159】
この回路では、VR>VREFならば信号CPEはローレベルとなり、昇圧手段114は非活性となる。VR<VREFならば信号CPEはハイレベルとなり、チャージポンプ114は活性化する。スタンバイ状態において、チャージポンプ114の出力電圧Vcpが所定の値に達していない場合、チャージポンプ114は動作する。出力電圧Vcpが所定のレベルに達している場合、チャージポンプ114は動作しない。その結果、出力電圧Vcpは所定のレベルに維持される。
【0160】
本実施の形態では、差動増幅器として図4に示した差動増幅器を使用するため、第3の実施例と同様に、差動増幅器の消費電力を少なくすることができる。そのため、スタンバイ状態においてもチップ内部の電圧を維持しなければならないような半導体装置において、スタンバイ電流を低減し、消費電力を少なくすることが可能となる。
【0161】
なお、この昇圧回路において、差動増幅器は図4に示した回路に限られるものではなく、それ以外の上述の実施の形態の差動増幅器を用いることができることは当然である。但し、図8、図9、及び図10に示したような型の差動増幅器を用いる場合は、差動増幅器の出力電圧VOUTはnチャネルMOSトランジスタ112のゲートに供給され、電圧BIASはpチャネルMOSトランジスタ111のゲートに供給される。
【0162】
【発明の効果】
以上説明したように、本発明によれば差動増幅器を構成するトランジスタは弱反転領域で動作するため、差動増幅器の増幅度を大きくし、消費電力を小さくすることが可能となる。
【0163】
また、この差動増幅器をバンドギャップレファレンス回路に用いることで微小な電圧変化を検出きるようになるため、バンドギャップレファレンス回路の出力電圧を高精度に制御することが可能となる。
【図面の簡単な説明】
【図1】本発明の第1の実施例を示す図。
【図2】実測したMOSトランジスタのVg−Id特性を示す図。
【図3】本発明の第2の実施の形態を示す図。
【図4】本発明の第3の実施の形態を示す図。
【図5】本発明の第4の実施の形態を示す図。
【図6】本発明の第5の実施の形態を示す図。
【図7】本発明の第6の実施の形態を示す図。
【図8】本発明の第7の実施の形態を示す図。
【図9】本発明の第8の実施の形態を示す図。
【図10】本発明の第9の実施の形態を示す図。
【図11】本発明の第10の実施の形態を示す図。
【図12】本発明の第11の実施の形態を示す図。
【図13】本発明の第12の実施の形態を示す図。
【図14】バンドギャップレファレンス回路の概略を説明する図。
【図15】本発明の第13の実施の形態を示す図。
【図16】本発明の第14の実施の形態を示す図。
【図17】本発明の第15の実施の形態を示す図。
【図18】本発明の第16の実施の形態を示す図。
【図19】本発明の第17の実施の形態を示す図。
【図20】本発明で用いられるローパスフィルタを示す図。
【図21】図16に示したローパスフィルタに用いられる抵抗の構造を示す図。
【図22】図16に示したローパスフィルタに用いられるキャパシタの構造を示す図。
【図23】本発明の第1の配線パターンを示す図。
【図24】従来の配線パターンを示す図。
【図25】別の従来の配線パターンを示す図。
【図26】本発明の第2の配線パターンを示す図。
【図27】図23に示した配線パターンの断面を示す図。
【図28】本発明のバンドギャップレファレンス回路を有する不揮発性半導体記憶装置を示す図。
【図29】本発明の第18の実施の形態を示す図。
【図30】従来の差動増幅器を示す図。
【図31】MOSトランジスタのVg−Id特性を示す図。
【符号の説明】
1、3…pチャネルMOSトランジスタ、
2、4…nチャネルMOSトランジスタ、
5…定電流源、
31a、33a…イントリンシック型のpチャネルMOSトランジスタ、
32a、34a…イントリンシック型のnチャネルMOSトランジスタ。
Claims (8)
- ゲートに第1の入力電圧が供給されるイントリンシック型の第1チャネルの第1のMOSトランジスタ、ゲートに第2の入力電圧が供給されるイントリンシック型の第1チャネルの第2のMOSトランジスタ、ソースに第1の電源電圧が供給され、ゲートとドレインが前記第1のMOSトランジスタのドレインに接続された第2チャネルの第3のMOSトランジスタ、ソースに前記第1の電源電圧が供給され、ゲートが前記第1のMOSトランジスタのドレインに接続され、ドレインが前記第2MOSトランジスタのドレインに接続され、このドレインの電圧が出力電圧となる第2チャネルの第4のMOSトランジスタ、及び一端が前記第1のMOSトランジスタのソースと前記第2のMOSトランジスタのソースに接続され、他端に第2の電源電圧が供給され、前記第1、第2、第3、及び第4のMOSトランジスタが弱反転領域で動作する電流を出力する定電流源を備えた差動増幅器と、
ソースに前記第1の電源電圧が供給され、ゲートに前記差動増幅器の出力電圧が供給され、ドレインから基準電圧を出力する第2チャネルの第5のMOSトランジスタと、
一端が前記第5のMOSトランジスタのドレインに接続された第1の抵抗と、
アノードが前記第1の抵抗の他端に接続され、カソードに前記第2の電源電圧が供給され、前記アノードにおける電圧が前記第2の入力電圧として前記第2のMOSトランジスタのゲートに供給される第1のダイオードと、
一端が前記第5のMOSトランジスタのドレインに接続された第2の抵抗と、
一端が前記第2の抵抗の他端に接続され、この一端における電圧が前記第1の入力電圧として前記第1のMOSトランジスタのゲートに供給される第3の抵抗と、
アノードが前記第3の抵抗の他端に接続され、カソードに前記第2の電源電圧が供給される第2のダイオードと
を具備したことを特徴とする基準電圧発生回路。 - 前記定電流源は、
ソースに前記第1の電源電圧が供給される第2チャネルの第6のMOSトランジスタと、
ゲートとドレインが前記第6のMOSトランジスタのドレインに接続されたイントリンシック型の第1チャネルの第7のMOSトランジスタと、
アノードが前記第7のMOSトランジスタのソースに接続され、カソードに前記第2の電源電圧が供給される第3のダイオードと、
ソースに第1の電源電圧が供給され、ゲートとドレインが前記第6のMOSトランジスタのゲートに接続された第2チャネルの第8のMOSトランジスタと、
ドレインが前記第8のMOSトランジスタのドレインに接続され、ゲートが前記第7のMOSトランジスタのゲートに接続されたイントリンシック型の第1チャネルの第9のMOSトランジスタと、
一端が前記第9のMOSトランジスタのソースに接続され、他端に前記第2の電源電圧が供給される第4の抵抗と、
ソースに前記第1の電源電圧が供給され、ゲートが前記第8のMOSトランジスタのゲートに接続された第2チャネルの第10のMOSトランジスタと、
ゲートとドレインが前記第10のMOSトランジスタのドレインに接続され、ソースに前記第2の電源電圧が供給される第1チャネルの第11のMOSトランジスタと、
ドレインが前記第1のMOSトランジスタのソースと前記第2のMOSトランジスタのソースに接続され、ゲートが前記第11のMOSトランジスタのゲートに接続され、ソースに前記第2の電源電圧が供給される第1チャネルの第12のMOSトランジスタと
を具備することを特徴とする請求項1記載の基準電圧発生回路。 - 前記第1の電源電圧は、入力端子に電源の出力電圧が供給されるローパスフィルタの出力端子における電圧であることを特徴とする請求項1記載の基準電圧発生回路。
- 前記ローパスフィルタは、一端が前記入力端子に接続され、他端が前 記出力端子に接続された第5の抵抗と、一端が前記出力端子に接続され、他端が前記第2の電源電圧に接続されたキャパシタとを具備することを特徴とする請求項3記載の基準電圧発生回路。
- 前記第5の抵抗は、第1導電型のウェルの表面に形成された第2導電型の領域に設けられ、この第1導電型のウェルは、第1導電型の基板内に形成された第2導電型のウェル内に形成され、前記第1導電型のウェル、前記第2導電型のウェル及び前記第1導電型の基板は前記第2の電源電圧に接続されていることを特徴とする請求項4記載の基準電圧発生回路。
- 前記キャパシタは、前記第2の電源電圧に接続されたウェルと、前記ウェルの表面上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成された電極とにより構成されることを特徴とする請求項4記載の基準電圧発生回路。
- 前記各MOSトランジスタのソース、ドレインまたはゲートに接続された配線、前記各抵抗に接続された配線、前記各ダイオードに接続された配線よりなる配線群の中で、前記第1及び第2の電源電圧が供給されていない配線の少なくとも一部の両側に、前記第2の電源電圧が供給される配線が設けられていることを特徴とする請求項1乃至3のいずれか1項記載の基準電圧発生回路。
- 前記各MOSトランジスタのソース、ドレインまたはゲートに接続された配線、前記各抵抗に接続された配線、前記各ダイオードに接続された配線よりなる配線群の中で、前記第1及び第2の電源電圧が供給されていない配線が、前記第1の電源電圧が供給される電源線と交差する箇所では、前記電源線とこの交差する配線の間に、前記第2の電源電圧が供給される配線が設けられていることを特徴とする請求項1乃至3のいずれか1項記載の基準電圧発生回路。
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