JP3384207B2 - 差動増幅回路 - Google Patents
差動増幅回路Info
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- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 101100112673 Rattus norvegicus Ccnd2 gene Proteins 0.000 description 2
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
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Description
【０００１】
【発明の属する技術分野】本発明は、ＭＯＳトランジス
タを使用した差動増幅回路、特にはリニア増幅集積回路
に好適する差動増幅回路に関する。
タを使用した差動増幅回路、特にはリニア増幅集積回路
に好適する差動増幅回路に関する。
【０００２】
【発明が解決しようとする課題】この種の差動増幅回路
を利用したＣＭＯＳ演算増幅器は、バイポーラ演算増幅
器と比べた場合、低消費電力且つ入力インピーダンスが
高いといった特長を有する反面、ＭＯＳトランジスタ自
体が発生する内部ノイズ、特には低周波数領域における
１／ｆノイズ（周波数に反比例するノイズ成分）が大き
いため、これが特性に悪影響を与えるという問題に直面
している。
を利用したＣＭＯＳ演算増幅器は、バイポーラ演算増幅
器と比べた場合、低消費電力且つ入力インピーダンスが
高いといった特長を有する反面、ＭＯＳトランジスタ自
体が発生する内部ノイズ、特には低周波数領域における
１／ｆノイズ（周波数に反比例するノイズ成分）が大き
いため、これが特性に悪影響を与えるという問題に直面
している。
【０００３】このため、上記のようなＣＭＯＳ演算増幅
器を、センサ出力などの微小信号を増幅する信号増幅回
路に適用する場合のように、高いＳ／Ｎ比が要求される
状況下では、ＭＯＳトランジスタの内部ノイズを低減す
ることが必須の前提となってくる。
器を、センサ出力などの微小信号を増幅する信号増幅回
路に適用する場合のように、高いＳ／Ｎ比が要求される
状況下では、ＭＯＳトランジスタの内部ノイズを低減す
ることが必須の前提となってくる。
【０００４】図４には、良く知られたＣＭＯＳ演算増幅
器の回路構成を示す。この図４において、ＣＭＯＳ演算
増幅器は、差動入力段である差動増幅回路１１と、出力
段（利得段）であるソース接地増幅回路１２と、定電流
回路１３とを組み合わせて構成されている。
器の回路構成を示す。この図４において、ＣＭＯＳ演算
増幅器は、差動入力段である差動増幅回路１１と、出力
段（利得段）であるソース接地増幅回路１２と、定電流
回路１３とを組み合わせて構成されている。
【０００５】差動増幅回路１１において、差動対に電流
を供給するためのカレントミラー回路を構成する負荷ト
ランジスタＭ２１、Ｍ２２は、ＰチャネルＭＯＳトラン
ジスタにより構成され、差動対を構成する差動入力トラ
ンジスタＭ２３、Ｍ２４、並びに定電流吸い込みトラン
ジスタＭ２５は、ＮチャネルＭＯＳトランジスタにより
構成されている。
を供給するためのカレントミラー回路を構成する負荷ト
ランジスタＭ２１、Ｍ２２は、ＰチャネルＭＯＳトラン
ジスタにより構成され、差動対を構成する差動入力トラ
ンジスタＭ２３、Ｍ２４、並びに定電流吸い込みトラン
ジスタＭ２５は、ＮチャネルＭＯＳトランジスタにより
構成されている。
【０００６】ソース接地増幅回路１２は、ＮチャネルＭ
ＯＳトランジスタＭ２６及びＰチャネルＭＯＳトランジ
スタＭ２７及び位相補償キャパシタＣを組み合わせて構
成され、定電流回路１３は、ＮチャネルＭＯＳトランジ
スタＭ２８及び抵抗Ｒを組み合わせて構成されている。
また、Ｖin１、Ｖin２は入力端子、Ｖout は出力端子、
Ｖddは電源電圧端子である。
ＯＳトランジスタＭ２６及びＰチャネルＭＯＳトランジ
スタＭ２７及び位相補償キャパシタＣを組み合わせて構
成され、定電流回路１３は、ＮチャネルＭＯＳトランジ
スタＭ２８及び抵抗Ｒを組み合わせて構成されている。
また、Ｖin１、Ｖin２は入力端子、Ｖout は出力端子、
Ｖddは電源電圧端子である。
【０００７】図４のように構成されたＣＭＯＳ演算増幅
器のノイズには、差動増幅回路１１を構成する差動入力
トランジスタＭ２３、Ｍ２４及び負荷トランジスタＭ２
１、Ｍ２２の内部ノイズが最も大きく影響する。ここ
で、ＣＭＯＳ演算増幅器の入力換算ノイズ電圧ＶnT２
は、次式（１）のように表現できる。
器のノイズには、差動増幅回路１１を構成する差動入力
トランジスタＭ２３、Ｍ２４及び負荷トランジスタＭ２
１、Ｍ２２の内部ノイズが最も大きく影響する。ここ
で、ＣＭＯＳ演算増幅器の入力換算ノイズ電圧ＶnT２
は、次式（１）のように表現できる。
【０００８】
【数３】
【０００９】但し、上式（１）において、Ｖeq21２ 、
Ｖeq22２ は、それぞれ負荷トランジスタＭ２１、Ｍ２
２の内部ノイズ、Ｖeq23２ 、Ｖeq24２ は、差動入力
トランジスタＭ２３、Ｍ２４の内部ノイズ、ｇｍ21及び
ｇｍ23は、負荷トランジスタＭ２１及び差動入力トラン
ジスタＭ２３の伝達コンダクタンスであり、他の負荷ト
ランジスタＭ２２及び差動入力トランジスタＭ２４の伝
達コンダクタンスｇｍ22及びｇｍ24は、それぞれｇｍ22
＝ｇｍ21、ｇｍ23＝ｇｍ24の関係にあることを前提とし
ている。
Ｖeq22２ は、それぞれ負荷トランジスタＭ２１、Ｍ２
２の内部ノイズ、Ｖeq23２ 、Ｖeq24２ は、差動入力
トランジスタＭ２３、Ｍ２４の内部ノイズ、ｇｍ21及び
ｇｍ23は、負荷トランジスタＭ２１及び差動入力トラン
ジスタＭ２３の伝達コンダクタンスであり、他の負荷ト
ランジスタＭ２２及び差動入力トランジスタＭ２４の伝
達コンダクタンスｇｍ22及びｇｍ24は、それぞれｇｍ22
＝ｇｍ21、ｇｍ23＝ｇｍ24の関係にあることを前提とし
ている。
【００１０】また、一般的なＭＯＳトランジスタの内部
ノイズをＶeq２ とした場合、その内部ノイズＶeq２
は、次式（２）のようにゲート面積（ゲート長×ゲート
幅）に反比例することが知られている。
ノイズをＶeq２ とした場合、その内部ノイズＶeq２
は、次式（２）のようにゲート面積（ゲート長×ゲート
幅）に反比例することが知られている。
【００１１】
【数４】
【００１２】但し、上式（２）において、Ｌはゲート長
（チャネル長）、Ｗはゲート幅（チャネル幅）、Ｃoxは
ゲート容量、Ｋはフリッカ係数、ｆは周波数である。
（チャネル長）、Ｗはゲート幅（チャネル幅）、Ｃoxは
ゲート容量、Ｋはフリッカ係数、ｆは周波数である。
【００１３】従って、ＭＯＳトランジスタのゲート面積
を大きく設定すれば、そのＭＯＳトランジスタの内部ノ
イズを小さくできて、ＣＭＯＳ演算増幅器のノイズを低
減できることになる。
を大きく設定すれば、そのＭＯＳトランジスタの内部ノ
イズを小さくできて、ＣＭＯＳ演算増幅器のノイズを低
減できることになる。
【００１４】しかしながら、このような手段では、ＭＯ
Ｓトランジスタの１／ｆノイズを低減するためにゲート
面積を必要以上に大きくしなければならず、これに起因
してコストの高騰を来たすという問題点があった。
Ｓトランジスタの１／ｆノイズを低減するためにゲート
面積を必要以上に大きくしなければならず、これに起因
してコストの高騰を来たすという問題点があった。
【００１５】また、従来では、特開平４−３６０３０７
号公報に見られるように、差動入力トランジスタの伝達
コンダクタンスを、負荷トランジスタの伝達コンダクタ
ンスより３倍以上大きくすることによって、負荷トラン
ジスタのノイズの影響を抑制して全体のノイズレベルを
小さくする構成としたＣＭＯＳ演算増幅器が提案されて
いる。しかし、このように差動入力トランジスタの伝達
コンダクタンスを負荷トランジスタのそれよりも大きく
するために、差動入力トランジスタのゲート長を小さく
すると、短チャネル化が極端となってＣＭＯＳ演算増幅
器のノイズがかえって大きくなるという新たな問題点が
出てくる。
号公報に見られるように、差動入力トランジスタの伝達
コンダクタンスを、負荷トランジスタの伝達コンダクタ
ンスより３倍以上大きくすることによって、負荷トラン
ジスタのノイズの影響を抑制して全体のノイズレベルを
小さくする構成としたＣＭＯＳ演算増幅器が提案されて
いる。しかし、このように差動入力トランジスタの伝達
コンダクタンスを負荷トランジスタのそれよりも大きく
するために、差動入力トランジスタのゲート長を小さく
すると、短チャネル化が極端となってＣＭＯＳ演算増幅
器のノイズがかえって大きくなるという新たな問題点が
出てくる。
【００１６】そこで、本発明は、差動入力トランジスタ
のゲート長と負荷トランジスタのゲート長との比に関し
て、ＣＭＯＳ演算増幅器のノイズを極小とする比が唯一
存在することに着目し、その比またはその近傍の比を差
動入力トランジスタ及び負荷トランジスタの各ゲート長
の関係に当てはめることによって、上記のような問題点
を解決することを目的としたものである。
のゲート長と負荷トランジスタのゲート長との比に関し
て、ＣＭＯＳ演算増幅器のノイズを極小とする比が唯一
存在することに着目し、その比またはその近傍の比を差
動入力トランジスタ及び負荷トランジスタの各ゲート長
の関係に当てはめることによって、上記のような問題点
を解決することを目的としたものである。
【００１７】
【課題を解決するための手段】本発明は上記目的を達成
するために、差動対を構成する差動入力トランジスタ及
びこの差動対に電流を供給するためのカレントミラー回
路を構成する負荷トランジスタをそれぞれＭＯＳトラン
ジスタにより構成して成る差動増幅回路において、前記
負荷トランジスタのゲート長と前記差動入力トランジス
タのゲート長との比が、負荷トランジスタのフリッカ係
数と移動度を乗じた値と、差動入力トランジスタのフリ
ッカ係数と移動度を乗じた値との比についての平方根若
しくはその近傍の値となるように設定する構成とし、こ
れにより、ＣＭＯＳ演算増幅器に利用した場合における
ノイズ低減を実現したものである（請求項１）。
するために、差動対を構成する差動入力トランジスタ及
びこの差動対に電流を供給するためのカレントミラー回
路を構成する負荷トランジスタをそれぞれＭＯＳトラン
ジスタにより構成して成る差動増幅回路において、前記
負荷トランジスタのゲート長と前記差動入力トランジス
タのゲート長との比が、負荷トランジスタのフリッカ係
数と移動度を乗じた値と、差動入力トランジスタのフリ
ッカ係数と移動度を乗じた値との比についての平方根若
しくはその近傍の値となるように設定する構成とし、こ
れにより、ＣＭＯＳ演算増幅器に利用した場合における
ノイズ低減を実現したものである（請求項１）。
【００１８】この場合、前記差動入力トランジスタをＮ
チャネルＭＯＳトランジスタにより構成すると共に、前
記負荷トランジスタをＰチャネルＭＯＳトランジスタに
より構成した上で、前記差動入力トランジスタのゲート
長をＬｉ、そのフリッカ係数及び移動度をそれぞれＫn
及びμn とし、前記負荷トランジスタのゲート長をＬ
ｊ、そのフリッカ係数及び移動度をそれぞれＫp 及びμ
p とした場合、次式が成立するように構成することもで
きる（請求項２）。
チャネルＭＯＳトランジスタにより構成すると共に、前
記負荷トランジスタをＰチャネルＭＯＳトランジスタに
より構成した上で、前記差動入力トランジスタのゲート
長をＬｉ、そのフリッカ係数及び移動度をそれぞれＫn
及びμn とし、前記負荷トランジスタのゲート長をＬ
ｊ、そのフリッカ係数及び移動度をそれぞれＫp 及びμ
p とした場合、次式が成立するように構成することもで
きる（請求項２）。
【００１９】
【数５】
【００２０】また、前記差動入力トランジスタをＰチャ
ネルＭＯＳトランジスタにより構成すると共に、前記負
荷トランジスタをＮチャネルＭＯＳトランジスタにより
構成した上で、前記差動入力トランジスタのゲート長を
Ｌｉ、そのフリッカ係数及び移動度をそれぞれＫp 及び
μp とし、前記負荷トランジスタのゲート長をＬｊ、そ
のフリッカ係数及び移動度をそれぞれＫn 及びμn とし
た場合、次式が成立するように構成することもできる
（請求項３）。
ネルＭＯＳトランジスタにより構成すると共に、前記負
荷トランジスタをＮチャネルＭＯＳトランジスタにより
構成した上で、前記差動入力トランジスタのゲート長を
Ｌｉ、そのフリッカ係数及び移動度をそれぞれＫp 及び
μp とし、前記負荷トランジスタのゲート長をＬｊ、そ
のフリッカ係数及び移動度をそれぞれＫn 及びμn とし
た場合、次式が成立するように構成することもできる
（請求項３）。
【００２１】
【数６】
【００２２】
【発明の実施の形態】図１及び図２には本発明の第１実
施例が示されている。即ち、回路構成を示す図１におい
て、差動増幅回路１は、一般的なＣＭＯＳ演算増幅器
（図４参照）の差動入力段を構成するもので、差動対に
電流を供給するためのカレントミラー回路を構成する負
荷トランジスタＭ１及びＭ２と、差動対を構成する差動
入力トランジスタＭ３及びＭ４と、定電流吸い込みトラ
ンジスタＭ５とを周知のように接続して構成されてい
る。
施例が示されている。即ち、回路構成を示す図１におい
て、差動増幅回路１は、一般的なＣＭＯＳ演算増幅器
（図４参照）の差動入力段を構成するもので、差動対に
電流を供給するためのカレントミラー回路を構成する負
荷トランジスタＭ１及びＭ２と、差動対を構成する差動
入力トランジスタＭ３及びＭ４と、定電流吸い込みトラ
ンジスタＭ５とを周知のように接続して構成されてい
る。
【００２３】この場合、負荷トランジスタＭ１及びＭ２
は、ＰチャネルＭＯＳトランジスタにより構成され、差
動入力トランジスタＭ３及びＭ４、定電流吸い込みトラ
ンジスタＭ５は、ＮチャネルＭＯＳトランジスタにより
構成されている。
は、ＰチャネルＭＯＳトランジスタにより構成され、差
動入力トランジスタＭ３及びＭ４、定電流吸い込みトラ
ンジスタＭ５は、ＮチャネルＭＯＳトランジスタにより
構成されている。
【００２４】尚、Ｖin１、Ｖin２は差動入力トランジス
タＭ３、Ｍ４のゲートに接続された入力端子、Ｖout は
一方の差動入力トランジスタＭ４のドレインに接続され
た出力端子、Ｖddは電源電圧端子、Ｖbiasは電流吸い込
みトランジスタＭ５のゲートに接続されたバイアス電圧
入力端子である。
タＭ３、Ｍ４のゲートに接続された入力端子、Ｖout は
一方の差動入力トランジスタＭ４のドレインに接続され
た出力端子、Ｖddは電源電圧端子、Ｖbiasは電流吸い込
みトランジスタＭ５のゲートに接続されたバイアス電圧
入力端子である。
【００２５】ここで、各差動入力トランジスタＭ３及び
Ｍ４について、ゲート幅Ｗ3 及びＷ4 、ゲート長Ｌ3 及
びＬ4 がそれぞれ同一で、尚且つ各負荷トランジスタＭ
１及びＭ２についても、ゲート幅Ｗ1 及びＷ2 、ゲート
長Ｌ1 及びＬ2 がそれぞれ同一であるとすると、各トラ
ンジスタＭ１、Ｍ２、Ｍ３、Ｍ４の伝達コンダクタンス
ｇｍ1 、ｇｍ2 、ｇｍ3 、ｇｍ4 は、次式（３）、
（４）で表現される。
Ｍ４について、ゲート幅Ｗ3 及びＷ4 、ゲート長Ｌ3 及
びＬ4 がそれぞれ同一で、尚且つ各負荷トランジスタＭ
１及びＭ２についても、ゲート幅Ｗ1 及びＷ2 、ゲート
長Ｌ1 及びＬ2 がそれぞれ同一であるとすると、各トラ
ンジスタＭ１、Ｍ２、Ｍ３、Ｍ４の伝達コンダクタンス
ｇｍ1 、ｇｍ2 、ｇｍ3 、ｇｍ4 は、次式（３）、
（４）で表現される。
【００２６】
【数７】
【００２７】但し、上式（３）、（４）において、μp
は、ＰチャネルＭＯＳトランジスタ（負荷トランジスタ
Ｍ１及びＭ２）の移動度、μn は、ＮチャネルＭＯＳト
ランジスタ（差動入力トランジスタＭ３及びＭ４）の移
動度、Ｃoxは各トランジスタＭ１〜Ｍ４のゲート容量、
Ｉｄは各トランジスタＭ１〜Ｍ４のドレイン電流であ
る。
は、ＰチャネルＭＯＳトランジスタ（負荷トランジスタ
Ｍ１及びＭ２）の移動度、μn は、ＮチャネルＭＯＳト
ランジスタ（差動入力トランジスタＭ３及びＭ４）の移
動度、Ｃoxは各トランジスタＭ１〜Ｍ４のゲート容量、
Ｉｄは各トランジスタＭ１〜Ｍ４のドレイン電流であ
る。
【００２８】しかして、前記式（１）に対して、上述し
た式（３）、（４）及び前記式（２）を代入すると共
に、その代入後の式を変形すると、ＣＭＯＳ演算増幅器
の入力換算ノイズ電圧ＶnT２ は、次式（５）で得られ
る。
た式（３）、（４）及び前記式（２）を代入すると共
に、その代入後の式を変形すると、ＣＭＯＳ演算増幅器
の入力換算ノイズ電圧ＶnT２ は、次式（５）で得られ
る。
【００２９】
【数８】
【００３０】但し、上式（５）において、Ｋp はＰチャ
ネルＭＯＳトランジスタ（負荷トランジスタＭ１及びＭ
２）のフリッカ係数、Ｋn はＮチャネルＭＯＳトランジ
スタ（差動入力トランジスタＭ３及びＭ４）のフリッカ
係数である。この場合、差動入力トランジスタＭ３のゲ
ート長Ｌ3 と負荷トランジスタＭ１のゲート長Ｌ1 との
比を、
ネルＭＯＳトランジスタ（負荷トランジスタＭ１及びＭ
２）のフリッカ係数、Ｋn はＮチャネルＭＯＳトランジ
スタ（差動入力トランジスタＭ３及びＭ４）のフリッカ
係数である。この場合、差動入力トランジスタＭ３のゲ
ート長Ｌ3 と負荷トランジスタＭ１のゲート長Ｌ1 との
比を、
【数９】Ｘ＝Ｌ3 ／Ｌ1 ……（６）
とすると、前記式（５）は、次式（７）のようになる。
【００３１】
【数１０】
この式（７）をＸで微分して、右辺が零となるＸを求め
ると、次式（８）のようになる。
ると、次式（８）のようになる。
【００３２】
【数１１】
【００３３】この式（８）は、差動入力トランジスタＭ
３、Ｍ４及び負荷トランジスタＭ１、Ｍ２を含む差動増
幅回路１により構成された演算増幅器の入力換算ノイズ
電圧ＶnT２ が極小となる条件を示している。従って、
差動入力トランジスタＭ３、Ｍ４のゲート長Ｌ3 、Ｌ4
（Ｌ3 ＝Ｌ4 ）と、負荷トランジスタＭ１、Ｍ２のゲー
ト長Ｌ1 、Ｌ2 （Ｌ1 ＝Ｌ2 ）とを、上記式（８）を満
足する関係とすることによって、演算増幅器の入力換算
ノイズ電圧ＶnT２を極小とすることができる。
３、Ｍ４及び負荷トランジスタＭ１、Ｍ２を含む差動増
幅回路１により構成された演算増幅器の入力換算ノイズ
電圧ＶnT２ が極小となる条件を示している。従って、
差動入力トランジスタＭ３、Ｍ４のゲート長Ｌ3 、Ｌ4
（Ｌ3 ＝Ｌ4 ）と、負荷トランジスタＭ１、Ｍ２のゲー
ト長Ｌ1 、Ｌ2 （Ｌ1 ＝Ｌ2 ）とを、上記式（８）を満
足する関係とすることによって、演算増幅器の入力換算
ノイズ電圧ＶnT２を極小とすることができる。
【００３４】具体的には、負荷トランジスタＭ１、Ｍ２
のゲート長Ｌ1 、Ｌ2 （Ｌ1 ＝Ｌ2）を一定とした状態
においては、差動入力トランジスタＭ３、Ｍ４のゲート
長Ｌ3 、Ｌ4 （Ｌ3 ＝Ｌ4 ）と、ＣＭＯＳ演算増幅器の
入力換算ノイズ電圧ＶnT２との関係は図２のようにな
る。この図２から明らかとなるように、ＣＭＯＳ演算増
幅器の入力換算ノイズ電圧ＶnT２ は、差動入力トラン
ジスタＭ３、Ｍ４と負荷トランジスタＭ１、Ｍ２の各ゲ
ート長の比が式（８）を満足するときに極小となる。
のゲート長Ｌ1 、Ｌ2 （Ｌ1 ＝Ｌ2）を一定とした状態
においては、差動入力トランジスタＭ３、Ｍ４のゲート
長Ｌ3 、Ｌ4 （Ｌ3 ＝Ｌ4 ）と、ＣＭＯＳ演算増幅器の
入力換算ノイズ電圧ＶnT２との関係は図２のようにな
る。この図２から明らかとなるように、ＣＭＯＳ演算増
幅器の入力換算ノイズ電圧ＶnT２ は、差動入力トラン
ジスタＭ３、Ｍ４と負荷トランジスタＭ１、Ｍ２の各ゲ
ート長の比が式（８）を満足するときに極小となる。
【００３５】本実施例による差動増幅回路１は、差動入
力トランジスタＭ３、Ｍ４と負荷トランジスタＭ１、Ｍ
２の各ゲート長の比を、式（８）を満足する状態若しく
はこれに近い値に設定しており、これにより、当該差動
増幅回路１を使用したＣＭＯＳ演算増幅器のノイズ低減
を実現するようにしている。この場合、各トランジスタ
Ｍ１〜Ｍ４のゲート長の比を上記のような状態に変更す
るだけ良いから、従来構成のように各トランジスタＭ１
〜Ｍ４のゲート面積を必要以上に大きくする必要がなく
なって、コストの高騰を来たす虞がなくなると共に、差
動入力トランジスタＭ３、Ｍ４のゲート長を小さくする
ことに起因した弊害、つまり、その短チャネル化が極端
になることに伴うＣＭＯＳ演算増幅器のノイズ増大とい
う弊害を来たす虞がなくなって、良好なノイズ特性を得
ることができる。
力トランジスタＭ３、Ｍ４と負荷トランジスタＭ１、Ｍ
２の各ゲート長の比を、式（８）を満足する状態若しく
はこれに近い値に設定しており、これにより、当該差動
増幅回路１を使用したＣＭＯＳ演算増幅器のノイズ低減
を実現するようにしている。この場合、各トランジスタ
Ｍ１〜Ｍ４のゲート長の比を上記のような状態に変更す
るだけ良いから、従来構成のように各トランジスタＭ１
〜Ｍ４のゲート面積を必要以上に大きくする必要がなく
なって、コストの高騰を来たす虞がなくなると共に、差
動入力トランジスタＭ３、Ｍ４のゲート長を小さくする
ことに起因した弊害、つまり、その短チャネル化が極端
になることに伴うＣＭＯＳ演算増幅器のノイズ増大とい
う弊害を来たす虞がなくなって、良好なノイズ特性を得
ることができる。
【００３６】図３には本発明の第２実施例が示されてお
り、以下、これについて前記第１実施例と異なる部分の
み説明する。即ち、第１実施例では、差動入力トランジ
スタにＮチャネルＭＯＳトランジスタを用いる例を述べ
たが、この第２実施例では差動入力トランジスタにＰチ
ャネルＭＯＳトランジスタを用いたことに特徴を有す
る。
り、以下、これについて前記第１実施例と異なる部分の
み説明する。即ち、第１実施例では、差動入力トランジ
スタにＮチャネルＭＯＳトランジスタを用いる例を述べ
たが、この第２実施例では差動入力トランジスタにＰチ
ャネルＭＯＳトランジスタを用いたことに特徴を有す
る。
【００３７】図３において、ＣＭＯＳ演算増幅器の差動
入力段を構成する差動増幅回路２は、差動対に電流を供
給するためのカレントミラー回路を構成する負荷トラン
ジスタＭ１１及びＭ１２がＮチャネルＭＯＳトランジス
タにより構成され、差動対を構成する差動入力トランジ
スタＭ１３及びＭ１４、並びに定電流流し込みトランジ
スタＭ１５がＰチャネルＭＯＳトランジスタにより構成
されている。
入力段を構成する差動増幅回路２は、差動対に電流を供
給するためのカレントミラー回路を構成する負荷トラン
ジスタＭ１１及びＭ１２がＮチャネルＭＯＳトランジス
タにより構成され、差動対を構成する差動入力トランジ
スタＭ１３及びＭ１４、並びに定電流流し込みトランジ
スタＭ１５がＰチャネルＭＯＳトランジスタにより構成
されている。
【００３８】この構成の場合、各差動入力トランジスタ
Ｍ１３及びＭ１４について、ゲート幅Ｗ13及びＷ14、ゲ
ート長Ｌ13及びＬ14がそれぞれ同一で、尚且つ各負荷ト
ランジスタＭ１１及びＭ１２についても、ゲート幅Ｗ11
及びＷ12、ゲート長Ｌ11及びＬ12がそれぞれ同一である
とすると、前記式（１）〜（８）において、Ｐチャネル
ＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタ
に係る各パラメータの添字について“ｐ”と“ｎ”とを
入れ替えて考えれば良く、式（８）に対応したノイズ極
小条件は次式（９）で得られる。
Ｍ１３及びＭ１４について、ゲート幅Ｗ13及びＷ14、ゲ
ート長Ｌ13及びＬ14がそれぞれ同一で、尚且つ各負荷ト
ランジスタＭ１１及びＭ１２についても、ゲート幅Ｗ11
及びＷ12、ゲート長Ｌ11及びＬ12がそれぞれ同一である
とすると、前記式（１）〜（８）において、Ｐチャネル
ＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタ
に係る各パラメータの添字について“ｐ”と“ｎ”とを
入れ替えて考えれば良く、式（８）に対応したノイズ極
小条件は次式（９）で得られる。
【００３９】
【数１２】
【００４０】従って、本実施例において、差動増幅回路
２を構成する差動入力トランジスタＭ３、Ｍ４と負荷ト
ランジスタＭ１、Ｍ２の各ゲート長の比を、式（９）を
満足する状態若しくはこれに近い値に設定すれば、第１
実施例と同様の効果を奏することができる。
２を構成する差動入力トランジスタＭ３、Ｍ４と負荷ト
ランジスタＭ１、Ｍ２の各ゲート長の比を、式（９）を
満足する状態若しくはこれに近い値に設定すれば、第１
実施例と同様の効果を奏することができる。
【００４１】
【発明の効果】本発明によれば以上の説明によって明ら
かなように、差動対に電流を供給するための負荷トラン
ジスタのゲート長と差動対を構成する差動入力トランジ
スタのゲート長との比を、上記負荷トランジスタのフリ
ッカ係数と移動度を乗じた値と、上記差動入力トランジ
スタのフリッカ係数と移動度を乗じた値との比について
の平方根若しくはこれに近い値となるように設定する構
成としたから、ＣＭＯＳ演算増幅器に使用した場合にお
いて、コストの高騰を伴うことなくノイズ低減を実現で
きるという有益な効果を奏するものである。
かなように、差動対に電流を供給するための負荷トラン
ジスタのゲート長と差動対を構成する差動入力トランジ
スタのゲート長との比を、上記負荷トランジスタのフリ
ッカ係数と移動度を乗じた値と、上記差動入力トランジ
スタのフリッカ係数と移動度を乗じた値との比について
の平方根若しくはこれに近い値となるように設定する構
成としたから、ＣＭＯＳ演算増幅器に使用した場合にお
いて、コストの高騰を伴うことなくノイズ低減を実現で
きるという有益な効果を奏するものである。
【図１】本発明の第１実施例を説明するための回路構成
図
図
【図２】差動入力トランジスタのゲート長とＣＭＯＳ演
算増幅器の入力換算ノイズ電圧との関係を示す特性図
算増幅器の入力換算ノイズ電圧との関係を示す特性図
【図３】本発明の第２実施例を説明するための回路構成
図
図
【図４】従来例を説明するための回路構成図
図面中、１、２は差動増幅回路、Ｍ１、Ｍ２、Ｍ１１、
Ｍ１２は負荷トランジスタ、Ｍ３、Ｍ４、Ｍ１３、Ｍ１
４は差動入力トランジスタを示す。
Ｍ１２は負荷トランジスタ、Ｍ３、Ｍ４、Ｍ１３、Ｍ１
４は差動入力トランジスタを示す。
フロントページの続き
(56)参考文献 特開 平４−360307（ＪＰ，Ａ)
特開 平３−117106（ＪＰ，Ａ)
特開 平６−216385（ＪＰ，Ａ)
特開 昭64−77208（ＪＰ，Ａ)
特開 昭60−236190（ＪＰ，Ａ)
特開 平１−232809（ＪＰ，Ａ)
特開 平２−117208（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03F 3/45
H03F 1/26
Claims (3)
- 【請求項１】 差動対を構成する差動入力トランジスタ
及びこの差動対に電流を供給するためのカレントミラー
回路を構成する負荷トランジスタをそれぞれＭＯＳトラ
ンジスタにより構成して成る差動増幅回路において、 前記負荷トランジスタのゲート長と前記差動入力トラン
ジスタのゲート長との比が、負荷トランジスタのフリッ
カ係数と移動度を乗じた値と、差動入力トランジスタの
フリッカ係数と移動度を乗じた値との比についての平方
根若しくはその近傍の値となるように設定したことを特
徴とする差動増幅回路。 - 【請求項２】 前記差動入力トランジスタをＮチャネル
ＭＯＳトランジスタにより構成すると共に、前記負荷ト
ランジスタをＰチャネルＭＯＳトランジスタにより構成
した上で、 前記差動入力トランジスタのゲート長をＬｉ、そのフリ
ッカ係数及び移動度をそれぞれＫn 及びμn とし、前記
負荷トランジスタのゲート長をＬｊ、そのフリッカ係数
及び移動度をそれぞれＫp 及びμp とした場合、次式が
成立するように構成したことを特徴とする請求項１記載
の差動増幅回路。 【数１】 - 【請求項３】 前記差動入力トランジスタをＰチャネル
ＭＯＳトランジスタにより構成すると共に、前記負荷ト
ランジスタをＮチャネルＭＯＳトランジスタにより構成
した上で、 前記差動入力トランジスタのゲート長をＬｉ、そのフリ
ッカ係数及び移動度をそれぞれＫp 及びμp とし、前記
負荷トランジスタのゲート長をＬｊ、そのフリッカ係数
及び移動度をそれぞれＫn 及びμn とした場合、次式が
成立するように構成したことを特徴とする請求項１記載
の差動増幅回路。 【数２】
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24417595A JP3384207B2 (ja) | 1995-09-22 | 1995-09-22 | 差動増幅回路 |
| US08/715,610 US5812022A (en) | 1995-09-22 | 1996-09-18 | Differential amplifier circuit having low noise input transistors |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24417595A JP3384207B2 (ja) | 1995-09-22 | 1995-09-22 | 差動増幅回路 |
Publications (2)
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|---|---|
| JPH0993051A JPH0993051A (ja) | 1997-04-04 |
| JP3384207B2 true JP3384207B2 (ja) | 2003-03-10 |
Family
ID=17114887
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24417595A Expired - Fee Related JP3384207B2 (ja) | 1995-09-22 | 1995-09-22 | 差動増幅回路 |
Country Status (2)
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|---|---|
| US (1) | US5812022A (ja) |
| JP (1) | JP3384207B2 (ja) |
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| JPS60236190A (ja) * | 1984-05-10 | 1985-11-22 | Nec Corp | センス・アンプ |
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-
1995
- 1995-09-22 JP JP24417595A patent/JP3384207B2/ja not_active Expired - Fee Related
-
1996
- 1996-09-18 US US08/715,610 patent/US5812022A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0993051A (ja) | 1997-04-04 |
| US5812022A (en) | 1998-09-22 |
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