JP2636554B2 - 差動増幅器 - Google Patents
差動増幅器Info
- Publication number
- JP2636554B2 JP2636554B2 JP3134538A JP13453891A JP2636554B2 JP 2636554 B2 JP2636554 B2 JP 2636554B2 JP 3134538 A JP3134538 A JP 3134538A JP 13453891 A JP13453891 A JP 13453891A JP 2636554 B2 JP2636554 B2 JP 2636554B2
- Authority
- JP
- Japan
- Prior art keywords
- differential
- noise
- transistors
- load
- channel
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Amplifiers (AREA)
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、差動増幅器に関し、特
に演算増幅器等の差動入力段を構成する差動増幅器のノ
イズ特性の低減に関する。
に演算増幅器等の差動入力段を構成する差動増幅器のノ
イズ特性の低減に関する。
【０００２】
【従来の技術】アナログ回路を有するＬＳＩにおいて
は、Ｓ／Ｎ比等を含めたノイズ特性が重要な要素とな
る。このノイズの発生源は種々存在するが、近年ＭＯＳ
トランジスタ自体が発生するノイズが、特性に影響を与
える場合がでてきた。ＭＯＳトランジスタにおいては、
１／ｆノイズと呼ばれる周波数に反比例するノイズ成分
が存在する。
は、Ｓ／Ｎ比等を含めたノイズ特性が重要な要素とな
る。このノイズの発生源は種々存在するが、近年ＭＯＳ
トランジスタ自体が発生するノイズが、特性に影響を与
える場合がでてきた。ＭＯＳトランジスタにおいては、
１／ｆノイズと呼ばれる周波数に反比例するノイズ成分
が存在する。
【０００３】音声帯域を取り扱うＬＳＩにおいては、こ
の１／ｆノイズの影響を大きく受け、特に交換機の加入
者回路用のＣＯＤＥＣとフィルターとを含むＬＳＩ等に
おいては、通話信号の入力されないいわゆる無通話時の
雑音を低く抑える必要がある。この１／ｆノイズレベル
は、ＬＳＩに用いられる演算増幅器を構成するＭＯＳト
ランジスタのゲート面積に大きく依存することが知られ
ている。
の１／ｆノイズの影響を大きく受け、特に交換機の加入
者回路用のＣＯＤＥＣとフィルターとを含むＬＳＩ等に
おいては、通話信号の入力されないいわゆる無通話時の
雑音を低く抑える必要がある。この１／ｆノイズレベル
は、ＬＳＩに用いられる演算増幅器を構成するＭＯＳト
ランジスタのゲート面積に大きく依存することが知られ
ている。
【０００４】すなわち、ＭＯＳトランジスタの入力換算
ノイズレベルとゲート面積（チャネル長Ｌ×チャンネル
幅Ｗ）の関係は、
ノイズレベルとゲート面積（チャネル長Ｌ×チャンネル
幅Ｗ）の関係は、
【０００５】
【０００６】ｖng：ゲートノイズ電圧，Ｌ：チャネル
長，Ｃox：ゲート面積あたりの単位容量，ｆ：周波数と
なり、ゲート面積に反比例することが知られている。
長，Ｃox：ゲート面積あたりの単位容量，ｆ：周波数と
なり、ゲート面積に反比例することが知られている。
【０００７】図２に入力段の一般的な演算増幅器の回路
図を示す。ＰチャンネルＭＯＳトランジスタＭ11はゲー
トが接地されて定電流をＮチャンネルＭＯＳトランジス
タＭ12に供給し、そのゲート電圧で定電流源として作用
するＮチャンネルＭＯＳトランジスタＭ10，Ｍ14のゲー
トをバイアスしている。ＮチャンネルＭＯＳトランジス
タＭ10のドレインにＮチャンネルの差動ＭＯＳトランジ
スタＭ8 ，Ｍ9 のソースを接続し、それらのドレインに
Ｐチャンネルの負荷ＭＯＳトランジスタＭ6 ，Ｍ7 を接
続してカレントミラー構成の能動負荷としている。Ｎチ
ャンネルＭＯＳトランジスタＭ9 のドレインから出力が
Ｐチャンネルの出力ＭＯＳトランジスタＭ13のゲートに
接続され、そのドレインは定電流負荷としてのＮチャン
ネルＭＯＳトランジスタＭ14に接続されて出力が取り出
されている。出力ＭＯＳトランジスタＭ13のゲート・ド
レイン間には抵抗とコンデンサの位相調整回路が接続さ
れている。
図を示す。ＰチャンネルＭＯＳトランジスタＭ11はゲー
トが接地されて定電流をＮチャンネルＭＯＳトランジス
タＭ12に供給し、そのゲート電圧で定電流源として作用
するＮチャンネルＭＯＳトランジスタＭ10，Ｍ14のゲー
トをバイアスしている。ＮチャンネルＭＯＳトランジス
タＭ10のドレインにＮチャンネルの差動ＭＯＳトランジ
スタＭ8 ，Ｍ9 のソースを接続し、それらのドレインに
Ｐチャンネルの負荷ＭＯＳトランジスタＭ6 ，Ｍ7 を接
続してカレントミラー構成の能動負荷としている。Ｎチ
ャンネルＭＯＳトランジスタＭ9 のドレインから出力が
Ｐチャンネルの出力ＭＯＳトランジスタＭ13のゲートに
接続され、そのドレインは定電流負荷としてのＮチャン
ネルＭＯＳトランジスタＭ14に接続されて出力が取り出
されている。出力ＭＯＳトランジスタＭ13のゲート・ド
レイン間には抵抗とコンデンサの位相調整回路が接続さ
れている。
【０００８】かかる従来の演算増幅器では１／ｆノイズ
のレベル低減対策として、差動ＭＯＳトランジスタ
Ｍ8 ，Ｍ9 および負荷トランジスタＭ6 ，Ｍ7 のゲート
面積（チャンネルの長さＬと幅Ｗの積Ｌ×Ｗ）を大きく
するのみであった。
のレベル低減対策として、差動ＭＯＳトランジスタ
Ｍ8 ，Ｍ9 および負荷トランジスタＭ6 ，Ｍ7 のゲート
面積（チャンネルの長さＬと幅Ｗの積Ｌ×Ｗ）を大きく
するのみであった。
【０００９】
【発明が解決しようとする課題】かかる従来の演算増幅
器は、ゲート面積を大きくしているが、差動トランジス
タＭ8 ，Ｍ9 と負荷トランジスタＭ6 ，Ｍ7 の相互コン
ダクタンスの比を演算増幅器の電気的特性のみを考えて
設計しているため、負荷トランジスタＭ6 ，Ｍ7 の１／
ｆノイズの影響で、演算増幅器のノイズレベルが低くで
きなかった。
器は、ゲート面積を大きくしているが、差動トランジス
タＭ8 ，Ｍ9 と負荷トランジスタＭ6 ，Ｍ7 の相互コン
ダクタンスの比を演算増幅器の電気的特性のみを考えて
設計しているため、負荷トランジスタＭ6 ，Ｍ7 の１／
ｆノイズの影響で、演算増幅器のノイズレベルが低くで
きなかった。
【００１０】
【課題を解決するための手段】本発明によればＭＯＳト
ランジスタで構成される差動増幅器、特に入力差動増幅
段において差動トランジスタの相互コンダクタンスをそ
の負荷となる負荷トランジスタの相互インダクタンスの
３倍以上にした差動増幅器を得る。
ランジスタで構成される差動増幅器、特に入力差動増幅
段において差動トランジスタの相互コンダクタンスをそ
の負荷となる負荷トランジスタの相互インダクタンスの
３倍以上にした差動増幅器を得る。
【００１１】
【実施例】次に、本発明の実施例を説明する。
【００１２】図１は、ＮチャネルＭＯＳトランジスタＭ
3 ，Ｍ4を差動トランジスタとし、ミラー接続したＰチ
ャネルＭＯＳトランジスタＭ1 ，Ｍ2 を負荷トランジス
タとした一般的なＣＭＯＳ演算増幅器の差動入力段であ
る。
3 ，Ｍ4を差動トランジスタとし、ミラー接続したＰチ
ャネルＭＯＳトランジスタＭ1 ，Ｍ2 を負荷トランジス
タとした一般的なＣＭＯＳ演算増幅器の差動入力段であ
る。
【００１３】差動入力段のｎチャネルの差動トランジス
タＭ3 ，Ｍ4 と、Ｐチャネルの負荷トランジスタＭ1 ．
Ｍ2 の単体ノイズが演算増幅器に大きな影響を及ぼす。
ここで、この単体ノイズの演算増幅器の入力換算ノイズ
電圧を考える。差動トランジスタＭ3 ，Ｍ4 は同じ大き
さなので、ノイズ電圧及び相互コンダクタンスｇmは同
一と考え、これをｖngi ，ｇmiと置く、又負荷トランジ
スタＭ1 ，Ｍ2 も同様にＶngl ，ｇmlと置くと、差動段
でのトータル入力換算ノイズＶngt は
タＭ3 ，Ｍ4 と、Ｐチャネルの負荷トランジスタＭ1 ．
Ｍ2 の単体ノイズが演算増幅器に大きな影響を及ぼす。
ここで、この単体ノイズの演算増幅器の入力換算ノイズ
電圧を考える。差動トランジスタＭ3 ，Ｍ4 は同じ大き
さなので、ノイズ電圧及び相互コンダクタンスｇmは同
一と考え、これをｖngi ，ｇmiと置く、又負荷トランジ
スタＭ1 ，Ｍ2 も同様にＶngl ，ｇmlと置くと、差動段
でのトータル入力換算ノイズＶngt は
【００１４】
【００１５】となる。（２）式から明らかなように負荷
トランジスタＭ1 ，Ｍ2 で発生するノイズは、負荷トラ
ンジスタＭ1 ，Ｍ2 のｇmlと差動トランジスタＭ3 ，Ｍ
4のｇmiの比の２乗、すなはち（ｇml／ｇmi）2 に比例
して影響を及ぼすわけである。従ってｇmlとｇmiの比の
設定によっては、負荷トランジスタＭ1 ，Ｍ2 のノイズ
が大きく影響する。
トランジスタＭ1 ，Ｍ2 で発生するノイズは、負荷トラ
ンジスタＭ1 ，Ｍ2 のｇmlと差動トランジスタＭ3 ，Ｍ
4のｇmiの比の２乗、すなはち（ｇml／ｇmi）2 に比例
して影響を及ぼすわけである。従ってｇmlとｇmiの比の
設定によっては、負荷トランジスタＭ1 ，Ｍ2 のノイズ
が大きく影響する。
【００１６】本発明では、ｇmlとｇmiの比を３倍以上に
設計するため負荷トランジスタのノイズの影響は、１／
９以下となりほとんど問題がなくなるわけである。
設計するため負荷トランジスタのノイズの影響は、１／
９以下となりほとんど問題がなくなるわけである。
【００１７】尚、本実施例は、ｎチャネル入力トランジ
スタを有する差動増幅器に対して説明したがＰチャネル
入力トランジスタを有する差動増幅器に対しても全く同
様の効果を有することは、言うまでもない。
スタを有する差動増幅器に対して説明したがＰチャネル
入力トランジスタを有する差動増幅器に対しても全く同
様の効果を有することは、言うまでもない。
【００１８】
【発明の効果】以上、説明したごとく本発明によれば差
動演算増幅器の発生するノイズに関し、差動増幅器、特
に差動入力段における差動トランジスタのｇm を負荷ト
ランジスタｇm の３倍以上に設定することにより負荷ト
ランジスタのノイズの影響を無視できるようにしたので
演算増幅器のノイズレベルを低減できるという効果を有
する。
動演算増幅器の発生するノイズに関し、差動増幅器、特
に差動入力段における差動トランジスタのｇm を負荷ト
ランジスタｇm の３倍以上に設定することにより負荷ト
ランジスタのノイズの影響を無視できるようにしたので
演算増幅器のノイズレベルを低減できるという効果を有
する。
【図１】本発明の一実施例を示す回路図
【図２】従来例を示す回路図
Ｍ1 ，Ｍ2 ，Ｍ6 ，Ｍ7 ，Ｍ11，Ｍ13 ＰチャネルＭ
ＯＳトランジスタ Ｍ3 ，Ｍ4 ，Ｍ5 ，Ｍ8 ，Ｍ9 ，Ｍ10，Ｍ12，Ｍ14
ＮチャネルＭＯＳトランジスタ
ＯＳトランジスタ Ｍ3 ，Ｍ4 ，Ｍ5 ，Ｍ8 ，Ｍ9 ，Ｍ10，Ｍ12，Ｍ14
ＮチャネルＭＯＳトランジスタ
Claims (1)
- 【請求項１】 差動ＭＯＳトランジスタで構成される差
動増幅器において、差動トランジスタの相互コンダクタ
ンスを、負荷トランジスタの相互コンダクタンスの３倍
以上にしたことを特徴とする差動増幅器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3134538A JP2636554B2 (ja) | 1991-06-06 | 1991-06-06 | 差動増幅器 |
| KR1019920009766A KR0134951B1 (ko) | 1991-06-06 | 1992-06-05 | 반도체 디바이스 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3134538A JP2636554B2 (ja) | 1991-06-06 | 1991-06-06 | 差動増幅器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04360307A JPH04360307A (ja) | 1992-12-14 |
| JP2636554B2 true JP2636554B2 (ja) | 1997-07-30 |
Family
ID=15130661
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3134538A Expired - Lifetime JP2636554B2 (ja) | 1991-06-06 | 1991-06-06 | 差動増幅器 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP2636554B2 (ja) |
| KR (1) | KR0134951B1 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3384207B2 (ja) * | 1995-09-22 | 2003-03-10 | 株式会社デンソー | 差動増幅回路 |
| JP2008099337A (ja) * | 2001-02-22 | 2008-04-24 | Niigata Seimitsu Kk | Ｆｅｔ帯域増幅器 |
| JP5018028B2 (ja) * | 2006-11-10 | 2012-09-05 | セイコーエプソン株式会社 | 基準電圧供給回路、アナログ回路及び電子機器 |
| JP5200927B2 (ja) * | 2008-12-29 | 2013-06-05 | セイコーエプソン株式会社 | アナログ回路及び電子機器 |
-
1991
- 1991-06-06 JP JP3134538A patent/JP2636554B2/ja not_active Expired - Lifetime
-
1992
- 1992-06-05 KR KR1019920009766A patent/KR0134951B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR0134951B1 (ko) | 1998-04-20 |
| JPH04360307A (ja) | 1992-12-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5124663A (en) | Offset compensation CMOS operational amplifier | |
| JP3234293B2 (ja) | デジタル利得設定を備えたモノリシック集積差動増幅器 | |
| US6549074B2 (en) | Transconductance amplifier, filter using the transconductance amplifier and tuning circuitry for transconductance amplifier in the filter | |
| JPH0113766B2 (ja) | ||
| JP2502057B2 (ja) | Ｃｍｏｓ増幅器 | |
| JP3534375B2 (ja) | 差動回路を含む電子回路 | |
| US5113147A (en) | Wide-band differential amplifier using gm-cancellation | |
| JP3384207B2 (ja) | 差動増幅回路 | |
| JPH0559605B2 (ja) | ||
| US20120320482A1 (en) | Semiconductor integrated circuit | |
| JP2636554B2 (ja) | 差動増幅器 | |
| JPH0235485B2 (ja) | ||
| KR20010006778A (ko) | 액티브 필터 회로 | |
| JPH0257722B2 (ja) | ||
| JP2560542B2 (ja) | 電圧電流変換回路 | |
| US20020005757A1 (en) | Fully differential operational amplifier of the folded cascode type | |
| JP2503926B2 (ja) | 増幅回路 | |
| US5982234A (en) | Low noise arrangement or an amplifier | |
| JP3784382B2 (ja) | 半導体集積回路 | |
| JP2723664B2 (ja) | スイッチドキャパシタフィルタ | |
| JP3113420B2 (ja) | Ｇｍ−Ｃフィルタ | |
| JPH0483405A (ja) | 半導体集積回路装置 | |
| JPH01175410A (ja) | 半導体アナログ・スイッチ | |
| JPH06204762A (ja) | 演算増幅器及びその駆動方法 | |
| JP3057840B2 (ja) | 演算増幅器 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970311 |