KR0134951B1 - 반도체 디바이스 제조 방법 - Google Patents
반도체 디바이스 제조 방법Info
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Abstract
본 발명에 따른 반도체 디바이스 제조 방법에 있어서, 탄탈 산화물 층이 반도체 기판 위에 형성되고, 티타늄 이온이 탄탈 산화물 층내로 주입되고 탄탈 산화물 층이 정련되기 위해 가열된다.
Description
제1a도 내지1e도는 반도체 디바이스 제조의 종래 방법을 도시하는 개략적인 단면도.
제2a도 내지2e도는 본 발명에 따른 양호한 제 1 실시예의 반도체 디바이스 제조 방법을 도시하는 개략적인 단면도.
제3도는 양호한 제1실시예의 동작을 도시하는 그래프.
제4a도 내지4g도는 본 발명에 따른 양호한 제 2 실시예의 반도체 디바이스의 제조 방법을 도시하는 개략적인 단면도.
제5도는 본 발명에 따른 양호한 제 3 실시예에 사용된 가열(heating) 장치를 도시하는 개략도.
* 도면의 주요부분에 대한 부호의 설명
10, 30, 50 : n형 반도체 기판 12, 32, 52 : 디바이스 분리 영역
34, 34, 54 : 디바이스 형성 영역 16, 36, 56 : 하부 전극
18, 38, 58 : 탄탈 산화물 층 20, 40, 60 : 상부 전극
68 : 가열 장치 70 : 석영실
72 : 가열 램프
본 발명은 반도체 디바이스의 제조 방법에 관한 것이며, 특히 DRAM(다이나믹 랜덤 억세스 메모리(dynamic random access memory))과 같은 VSI(초대규모 집적 회로(very large scale integrated circuit))에 사용되는 전기 용량 셀(Capacitive Cell)의 제조 방법에 관한 것이다.
최근 탄탈(tantalum) 산화물 층을 사용하는 64M DRAM과 같은 VLSI(초대규모 집적 회로)에서 사용되는 전기 용량 셀이 단위 면적당 전기 용량값을 증가시키기 위해 제안되고 있다.
종래의 전기 용량 셀의 제조 방법에 있어서는, 탄탈 산화물 층이 디바이스 분리 영역 및 디바이스 형성 영역이 제공되는 반도체 기판 위의 하부전극 위에 형성된다. 그 다음에 탄탈 산화물 층이 열 처리에 의해 산소 대기속에서 정교하게 처리된다. 그 뒤에, 상부 전극이 탄탈 산화물 층 위에 형성되고 전기 용량 셀이 제조된다.
그러나, 반도체 디바이스의 종래의 제조 방법에 따르면, 누설 전류를 억압하기 위해 소정의 저항을 갖는 전기 용량 층이 얻어지지 않아서 이렇게 제조된 반도체 디바이스의 신뢰도가 낮아지는 단점이 있다. 즉 두께가 30A인 SiO2막과 같은 두께를 갖는 탄탈 산화물 층이 전기 용량 층으로서 형성될 때, 10-3A/cm2의 누설 전류에 대한 전압이 0.6V정도로 낮다. 상기 전압을 이후에서는 누설 방지 전압(leak-proof-voltage)으로 정의한다. 결과적으로 이러한 전기 용량 셀을 갖는 반도체 디바이스는 실제적으로 사용하기가 어렵다.
따라서 본 발명의 목적은 전기 용량 층으로 이루어진 탄탈 산화물 층이 큰 누설 방지 전압을 갖는 반도체 디바이스의 제조 방법을 제공하는 것이다.
본 발명의 특징에 따르면, 반도체 디바이스의 제조 방법은 반도체 디바이스를 위한 층 및 영역으로 형성된 반도체 기판을 제공하는 단계와 반도체 기판 위에 전기 용량 층으로서 탄탈 산화물 층을 형성하는 단계와, 소정의 주입 에너지를 갖는 탄탈 산화물 층으로 소정의 양의 탄탈 이온을 주입하는 단계와, 탄탈 산화물 층을 가열하여 정련시키는 단계를 포함한다.
본 발명은 첨부된 도면에 관련하여 보다 상세히 설명된다.
본 발명의 반도체 디바이스 제조 방법으로 기술하기 전에, 상술된 종래의 기술이 제 1a 도 내지 제 1e 도에 관련하여 설명된다.
첫째, 디바이스 분리 영역(12) 및 디바이스 형성 영역(14)이 제 1a 도에 도시된 바와 같이 반도체 기판 위에 형성된다.
둘째, 폴리실리콘이 화학적인 증착법에 의해 반도체 기판 위에 누적되고, 리소그래피/에칭 기술로 패턴화되여, 인(phosphorus)이 열 확산에 의해 그 내부로 도핑되어 폴리실리콘의 하부 전극(16)이 제 1b 도에 도시된 바와 같이 디바이스 형성 영역(14) 위에 형성된다.
셋째, 주로 에톡시 탄탈륨(ethoxytantalum)으로 만들어진 탄탈 산화물 층(18)이 제 1c 도에 도시된 바와 같이 감소된 압력하에서 화학적인 증착법에 의해 기판(10)의 전체의 처리 표면 위에 형성된다.
넷째, 탄탈 산화물 층(18)이 제 1d 도에 도시된 바와 같이 열 처리에 의해 산소 대기내에서 정교하게 처리된다.
끝으로, 상부 전극(20)이 탄탈 산화물 층(18) 위에 형성되어 전기 용량 셀이 제 1e 도에 도시된 바와 같이 제조된다.
그러나 반도체 디바이스의 종래의 제조 방법에 따르면, 탄탈 산화물 층이 누설 전류 10-3A/cm2에 대해 0.6V의 작은 누설 방지 전압을 가지므로, 반도체 디바이스의 신뢰도가 낮아지는 단점이 있다. 그 결과 상기 반도체 디바이스는 실제적으로 사용하기가 어렵다.
다음에, 본 발명에 따른 양호한 제 1 실시예의 반도체 디바이스 제조 방법이 제 2a 도 내지 제 2e 도에 관련하여 설명된다.
첫째, LOCOS(국부 산화 분리)의 디바이스 분리 영역(32) 및 디바이스 형성 영역(34)이 제 2a 도에 도시된 바와 같이 단결정 실리콘으로 만들어진 n형 반도체 기판(30) 위에 형성된다.
둘째, 주로 에톡시 탄탈륨으로 만들어진 탄탈 산화물 층(38)이 제 2b 도에 도시된 바와 같이 디바이스 형성 영역(34) 위의 자연 산화 층을 제거한 수 곧바로 감소된 압력하에서 수직 LPCVD 장치를 사용하는 화학적인 증착법에 의해 기판(30)의 전체의 처리 표면 위에 형성된다. 좀 더 상세하게 말하면, 액체 상태의 에톡시 탄탈륨이 실내 온도에서 N2버블링(babbling) 방법에 의해 기화되고, 탄탈 산화물 층(38)이 에톡시 탄탈륨 가스의 플럭스(flux)가 10sccm, 산화물 가스의 플럭스가 10sccm, 반응 가스의 압력이 0.5Torr 및 증착 온도가 섭씨 450도인 조건에서 성장된다. 이렇게 50-200 옹스트롬의 두께를 갖는 탄탈륨 산화 층이 5A/min의 형성 속도로 얻어진다. 상기 과정에서, 탄탈 산화물 층(38)은 다른 조건에서 형성될 수 있음에 주의해야 한다.
셋째, 1015cm2의 양을 갖는 티타늄 이온이 제 2c 도에 도시된 바와 같이 10keV의 주입 에너지로 탄탈 산화물 층(38)에 주입된다. 상기 과정에서, 1012cm2내지 1016cm2의 양을 갖는 티타늄 이온이 사용될 수 있고, 주입 에너지는 수 keV 내지 수백 keV의 범위를 가질 수 있다.
넷째, 탄탈 산화물 층(38)이 제 1d 도에 도시된 바와 같이, 수직 반응기 코어를 사용하여 30분 동안 온도가 섭씨 600도인 조건에서 열 처리에 의해 산소 대기중에서 정교하게 처리된다.
상기 과정에서, 열 처리 온도는 본 발명의 충분한 효과를 얻기 위해서 섭씨 600 내지 1000 도의 범위를 설정될 수 있다.
끝으로, 티타늄 질화물(TiN) 또는 텅스텐(W)이 탄탈 산화물 층위에 상부 전극(40)으로서 스퍼터링(sputtering)에 의해 형성되고 탄탈 산화물 층(38) 및 상부 전극(40)의 두 개의 층 (TiN/Ta2O5또는 W/Ta2O5)이 동시에 리소그래피/ 에칭에 의해 패턴화되어 제2e도에 도시된 바와 같이 전기 용량 셀이 제조된다.
제3도는 탄탈 산화물 층의 전기 전류 특성으로 도시한다.
상기 그래프에서, 직선은 양호한 제 1 실시예의 탄탈 산화물 층(38)의 특성에 대한 것이고 점선은 종래의 것에 대한 것이다. 그래프에 따르면, 양호한 제 1 실시예의 탄탈 산화물 층(38)이 높은 누설 방지 전압을 갖는다는 것이 확인된다. 이 효과는 다음의 이유, 즉, 탄탈 산화물 층(38)내의 현수 결합(daugling bond)이 Ti-O 결합에 의해 강화됨으로써 얻어지고 열처리에 의해 탄탈 산화물 층(38)의 결정화 발생을 피하는 것으로 여겨진다.
상술된 바와 같이, 양호한 제 1 실시예에 따르면, 탄탈 산화물 층(38)이 높은 누설 방지 전압 특성을 가지기 때문에 전기 용량 셀이 64M DRAM 뿐만 아니라 256M-1G DRAM과 같은 VLSI(초 대규모 집적 회로)에 대해 사용될 수 있다.
다음에, 탄탈 산화물 층이 본 발명에 따라 양호한 제 2 실시예에 있어서의 폴리실리콘 전극 위에 형성되는 반도체 디바이스의 제조 방법이 제 4a 도 내지 제 4g 도에 관련하여 설명된다.
첫째, LOCOS(국부 산화 분리)의 디바이스 분리 영역(52) 및 디바이스 형성 영역(54)이 제4a도에 도시된 바와 같이 단결정 실리콘으로 된 n형 반도체 기판(50) 위에 형성된다.
둘째, 폴리실리콘이 화학적인 증착법에 의해 n형 반도체 기판(50) 위에 누적되고, 리소그래피/ 에칭에 의해 패턴화되며 : 인이 열 확산에 의해 그 내부에 도핑되어 폴리실리콘의 하부 전극이 제4b도에 도시한 바와 같이 디바이스 형성 영역(54) 위에 형성된다.
셋째, 하부 전극(56)의 표면이 제4c도에 도시한 바와 같이 하부 전극(56) 위의 자연 산화 층을 제거하고 곧바로 암모니아 가스(NH3)를 사용하여 질화된다. 상기 과정은 로드-록(load-lock) 메카니즘을 갖는 열 처리 장치를 사용하여 배압(back pressure)이 진공도로 10-3이고, 암모니아 가스 농도가 99.999퍼센트, 처리 온도가 섭씨 800도 및 처리 시간이 30분인 조건에서 행해진다.
넷째, 탄탈 산화물 층(58)이 제4d도에 도시된 바와 같이 양호한 제 1 실시예와 같은 방식으로 감소된 압력하에서 화학적인 증착법에 의해 기판의 전체의 처리 표면 위에 형성된다.
다섯째, 1015cm2의 양을 갖는 티타늄 이온이 제4e도에 도시한 바와 같이 10keV의 주입 에너지로 탄탈 산화물 층(58)내로 주입된다.
여섯째, 탄탈 산화물 층(58)이 제 4f 도에 도시된 바와 같이 산소 대기중에서 양호한 제 1 실시예와 같은 방식으로 정교하게 처리된다.
끝으로 티타늄 질화물(TiN) 또는 텅스텐(W)이 스퍼터링에 의해서 상부 전극(60)으로서 탄탈 산화물 층(58) 위에 형성되고, 탄탈 산화물 층(58) 및 상부 전극(60)의 두 개의 층(TiN/Ta2O5또는 W/Ta2O5)이 동시에 리소그래피/ 에칭에 의해 패턴화되어, 전기 용량 셀이 제 4g 도에 도시한 바와 같이 제조된다.
양호한 제 1 실시예와 같은 방식으로, 탄탈 산화물 층(58)이 높은 누설 방지 전압을 갖는다.
제5도는 폴리실리콘 전극을 질화하기 위하여 양호한 제 3 실시예에서 사용된 가열 장치(68)를 도시한다.
가열 장치(68)는 석영실(70), 석영실(70) 주변에 있는 가열 램프(72) 및 석영실(72) 내의 기판(50)을 지지하는 장착부(76)를 포함한다. 가열 장치(68)에 의한 열처리 NH3가스 농도가 99.999퍼센트, 처리 온도 섭씨 90도 및 처리 시간이 30분인 조건에서 수행된다. 상기 처리에서 처리 온도는 섭씨 600도 이상일 것이 필요하다. 양호한 제 3 실시예에 따르면, 질화 과정은 가열 장치(68)를 사용하기 때문에 짧은 시간내에 수행될 수 있다.
비록 본 발명이 완전하고 명료한 기재를 위해 특정 실시예에 관해서 서술되었지만, 첨부된 청구항은 그에 국한되지 않으며, 또 다른 구성은 여기 제시된 기본 지침을 벗어남이 없이 본 기술의 전문가에 의해 제안될 수 있다.
Claims (9)
- 반도체 디바이스에 대해 층 및 영역으로 형성된 반도체 기판을 제공하는 단계와, 상기 반도체 기판 위에 전기 용량 층을 위한 탄탈 산화물 층을 형성하는 단계와, 소정의 주입 에너지를 가지고 상기 탄탈 산화물 층내로 소정의 양을 갖는 티타늄 이온을 주입하는 단계와 상기 탄탈 산화물 층을 가열하여 정련하는 단계를 포함하는 반도체 디바이스 제조 방법.
- 제1항에 있어서, 탄탈 산화물 층을 형성하는 상기 단계가 유기 탄탈을 주된 물질로서 사용하여 화학적인 증착법에 의해 수행되는 것을 특징으로 하는 디바이스 제조 방법.
- 제1항에 있어서, 티타늄 이온 주입의 상기 단계가 1012에서 1016cm2의 양을 갖는 티타늄 이온을 사용함으로써 수행되는 것을 특징으로 하는 반도체 디바이스 제조 방법.
- 제1항에 있어서, 탄탈 산화물 층을 가열하는 상기 단계가 산소 대기중에서 수행되는 것을 특징으로 하는 반도체 디바이스 제조 방법.
- 제1항에 있어서, 탄탈 산화물 층을 가열하는 상기 단계가 섭씨 600에서 1000도의 온도에서 수행되는 것을 특징으로 하는 반도체 디바이스 제조 방법.
- 상기 반도체 디바이스에 대해 층 및 영역으로 형성된 반도체 기판을 제공하는 단계와, 상기 반도체 기판 위에 폴리실리콘의 하부 전극을 제공하는 단계와, 상기 하부 전극의 표면을 질화하는 단계와, 상기 질화된 하부 전극 위에 전기 용량 층으로서 탄탈 산화물 층을 형성하는 단계와, 상기 탄탈 산화물 층내로 티타늄 이온을 주입하는 단계와, 상기 탄탈 산화물 층을 가열하여 정련하는 단계와, 상기 탄탈 산화물 층 위에 상부 전극을 제공하는 단계를 포함하는 것을 특징으로 하는 반도체 디바이스 제조 방법.
- 제6항에 있어서, 상기 질화 단계 전에 상기 하부 전극내에 인을 도핑하는 단계를 포함하는 것을 특징으로 하는 반도체 디바이스 제조 방법.
- 제6항에 있어서, 하부 전극을 질화하는 상기 단계는 램프 히터를 사용하여 수행되는 것을 특징으로 하는 반도체 디바이스 제조 방법.
- 제6항에 있어서, 상부 전극을 제공하는 상기 단계는 티타늄 질화물, 텅스텐 또는 몰리브덴의 단일 층, 또는 티타늄 질화물 및 텅스텐 또는 티타늄 질화물 및 몰리브덴의 합성 층을 사용하여 스퍼터링 또는 화학적인 증착법에 의해 수행되는 것을 특징으로 하는 반도체 디바이스 제조 방법.
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