JPH0559605B2 - - Google Patents
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- JPH0559605B2 JPH0559605B2 JP62250520A JP25052087A JPH0559605B2 JP H0559605 B2 JPH0559605 B2 JP H0559605B2 JP 62250520 A JP62250520 A JP 62250520A JP 25052087 A JP25052087 A JP 25052087A JP H0559605 B2 JPH0559605 B2 JP H0559605B2
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- JP
- Japan
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- transistor
- drain
- power supply
- series
- gate
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- 239000003990 capacitor Substances 0.000 claims description 9
- 238000010586 diagram Methods 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/32—Modifications of amplifiers to reduce non-linear distortion
- H03F1/3211—Modifications of amplifiers to reduce non-linear distortion in differential amplifiers
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- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は演算増幅器に関し、特に入力差動トラ
ンジスタ対を有する差動入力段と出力段とを備え
る演算増幅器に関する。
ンジスタ対を有する差動入力段と出力段とを備え
る演算増幅器に関する。
従来、この種の演算増幅器は、第２図に示すよ
うに、対をなす入力差動トランジスタM1，M2と
第１及び第２の負荷トランジスタM3，M4と第１
の定電流用トランジスタM5とを有する差動入力
段１と、駆動用トランジスタM6と第２の定電流
用トランジスタM7とを有する出力段２と、抵抗
R1とコンデンサC1とが直列接続され差動入力段
１と出力段２との間に設けられる位相補償回路３
と、定電流源I1とゲート及びドレインが接続され
た第１及び第２の定電流用トランジスタM5，M7
とカレントミラーを構成するカレントミラー用ト
ランジスタM8とを有するバイアス回路４とから
構成されていた。
うに、対をなす入力差動トランジスタM1，M2と
第１及び第２の負荷トランジスタM3，M4と第１
の定電流用トランジスタM5とを有する差動入力
段１と、駆動用トランジスタM6と第２の定電流
用トランジスタM7とを有する出力段２と、抵抗
R1とコンデンサC1とが直列接続され差動入力段
１と出力段２との間に設けられる位相補償回路３
と、定電流源I1とゲート及びドレインが接続され
た第１及び第２の定電流用トランジスタM5，M7
とカレントミラーを構成するカレントミラー用ト
ランジスタM8とを有するバイアス回路４とから
構成されていた。
上述した従来の演算増幅器は、第１の電源端子
に印加される電源電圧VDDに雑音が重畳して電圧
変動があつた場合、負荷トランジスタM4のゲー
ト、ドレインに印加される電圧も同様に変動する
ため、駆動用トランジスタM6のゲート・ソース
間に印加される電圧は変化しない。しかしなが
ら、高周波領域において、位相補償回路３のコン
デンサC1のインピーダンスが低下することによ
り、負荷トランジスタM4に流れる電流が変化す
るので、駆動用トランジスタM6のゲート・ソー
ス間電圧が変化し、従つて、出力段電流が変化し
て出力が変動するという欠点がある。
に印加される電源電圧VDDに雑音が重畳して電圧
変動があつた場合、負荷トランジスタM4のゲー
ト、ドレインに印加される電圧も同様に変動する
ため、駆動用トランジスタM6のゲート・ソース
間に印加される電圧は変化しない。しかしなが
ら、高周波領域において、位相補償回路３のコン
デンサC1のインピーダンスが低下することによ
り、負荷トランジスタM4に流れる電流が変化す
るので、駆動用トランジスタM6のゲート・ソー
ス間電圧が変化し、従つて、出力段電流が変化し
て出力が変動するという欠点がある。
本発明の演算増幅器は、ソースが共通接続され
た入力差動トランジスタ対と該入力差動トランジ
スタ対の一方のトランジスタのドレインと第１の
電源端子間に直列接続されたゲートとドレインが
接続された第１の負荷トランジスタと前記入力差
動トランジスタ対の他方のトランジスタのドレイ
ンと前記第１の電源端子間に直列接続された第２
の負荷トランジスタと前記入力差動トランジスタ
対の共通接続されたソースと第２の電源端子間に
直列接続された第１の定電流用トランジスタとか
ら成る差動入力段と、前記第２の負荷トランジス
タと接続された前記入力差動トランジスタ対のド
レインにゲートが接続され前記第１の電源端子に
ソースが接続された駆動用トランジスタと該駆動
用トランジスタのドレインと前記第２の電源端子
間に直列接続された第２の定電流用トランジスタ
とから成る出力段と、前記第１及び第２の定電流
用トランジスタの各ゲートにゲート及びドレイン
が接続され前記第２の電源端子にソースが接続さ
れてカレントミラーを構成するカレントミラー用
トランジスタと該カレントミラー用トランジスタ
のドレインと前記第１の電源端子間に直列接続さ
れた定電流源とから成るバイアス回路と、前記駆
動用トランジスタのゲートとドレイン間に直列接
続された位相補償回路とを備える演算増幅器にお
いて、前記第１の負荷トランジスタと接続された
前記入力差動トランジスタ対のドレインに一端が
接続され前記カレントミラー用トランジスタのド
レインに他端が接続されたバイパス回路を有して
いる。
た入力差動トランジスタ対と該入力差動トランジ
スタ対の一方のトランジスタのドレインと第１の
電源端子間に直列接続されたゲートとドレインが
接続された第１の負荷トランジスタと前記入力差
動トランジスタ対の他方のトランジスタのドレイ
ンと前記第１の電源端子間に直列接続された第２
の負荷トランジスタと前記入力差動トランジスタ
対の共通接続されたソースと第２の電源端子間に
直列接続された第１の定電流用トランジスタとか
ら成る差動入力段と、前記第２の負荷トランジス
タと接続された前記入力差動トランジスタ対のド
レインにゲートが接続され前記第１の電源端子に
ソースが接続された駆動用トランジスタと該駆動
用トランジスタのドレインと前記第２の電源端子
間に直列接続された第２の定電流用トランジスタ
とから成る出力段と、前記第１及び第２の定電流
用トランジスタの各ゲートにゲート及びドレイン
が接続され前記第２の電源端子にソースが接続さ
れてカレントミラーを構成するカレントミラー用
トランジスタと該カレントミラー用トランジスタ
のドレインと前記第１の電源端子間に直列接続さ
れた定電流源とから成るバイアス回路と、前記駆
動用トランジスタのゲートとドレイン間に直列接
続された位相補償回路とを備える演算増幅器にお
いて、前記第１の負荷トランジスタと接続された
前記入力差動トランジスタ対のドレインに一端が
接続され前記カレントミラー用トランジスタのド
レインに他端が接続されたバイパス回路を有して
いる。
次に、本発明について図面を参照して説明す
る。
る。
第１図は本発明の一実施例の回路図である。
第１図に示すように、差動入力段１はＮチヤネ
ル型MOSトランジスタの対をなす入力差動トラ
ンジスタM1，M2と、入力差動トランジスタM1，
M2のそれぞれのドレインと電源電圧VDDの第１の
電源端子間に直列接続されゲートとドレインが接
続されたＰチヤネル型MOSトランジスタの第１
の負荷トランジスタM3と負荷トランジスタM3の
ゲートにゲートが接続されたＰチヤネル型MOS
トランジスタの第２の負荷トランジスタM4と、
入力差動トランジスタM1，M2の共通ソースと電
源電圧VSSの第２の電源端子との間に直列接続さ
れたＮチヤネル型MOSトランジスタの第１の定
電流用トランジスタM5とから構成される。
ル型MOSトランジスタの対をなす入力差動トラ
ンジスタM1，M2と、入力差動トランジスタM1，
M2のそれぞれのドレインと電源電圧VDDの第１の
電源端子間に直列接続されゲートとドレインが接
続されたＰチヤネル型MOSトランジスタの第１
の負荷トランジスタM3と負荷トランジスタM3の
ゲートにゲートが接続されたＰチヤネル型MOS
トランジスタの第２の負荷トランジスタM4と、
入力差動トランジスタM1，M2の共通ソースと電
源電圧VSSの第２の電源端子との間に直列接続さ
れたＮチヤネル型MOSトランジスタの第１の定
電流用トランジスタM5とから構成される。
出力段２はゲートが入力差動トランジスタM2
と負荷トランジスタM4との共通接続された接続
節点、すなわち差動入力段１の出力節点に接続さ
れソースが第１の電源端子に接続されたＰチヤネ
ル型MOSトランジスタの駆動用トランジスタM6
と、ドレインが駆動用トランジスタM6のドレイ
ン及び出力端子OUTに接続されソースが第２の
電源端子に接続されたＮチヤネル型MOSトラン
ジスタの第２の定電流用トランジスタM7とから
構成される。
と負荷トランジスタM4との共通接続された接続
節点、すなわち差動入力段１の出力節点に接続さ
れソースが第１の電源端子に接続されたＰチヤネ
ル型MOSトランジスタの駆動用トランジスタM6
と、ドレインが駆動用トランジスタM6のドレイ
ン及び出力端子OUTに接続されソースが第２の
電源端子に接続されたＮチヤネル型MOSトラン
ジスタの第２の定電流用トランジスタM7とから
構成される。
位相補償回路３は上記した差動入力段１の出力
節点と出力段２の出力端子OUTとの間に直列接
続された抵抗R1とコンデンサC1とから構成され
る。
節点と出力段２の出力端子OUTとの間に直列接
続された抵抗R1とコンデンサC1とから構成され
る。
バイアス回路４はソースが第２の電源端子に接
続されゲートがドレインと定電流用トランジスタ
M5，M8のゲートに接続されてカレントミラー回
路を構成するＮチヤネル型MOSトランジスタの
カレントミラー用トランジスタM8と、第１の電
源端子とカレントミラー用トランジスタM8のド
レインとの間に直列接続された定電流源I1とから
構成される。
続されゲートがドレインと定電流用トランジスタ
M5，M8のゲートに接続されてカレントミラー回
路を構成するＮチヤネル型MOSトランジスタの
カレントミラー用トランジスタM8と、第１の電
源端子とカレントミラー用トランジスタM8のド
レインとの間に直列接続された定電流源I1とから
構成される。
バイパス回路５は入力差動トランジスタM1の
ドレインと負荷トランジスタＭ３のゲートとの接
続節点とカレントミラー用トランジスタM8のド
レインと定電流源I1との接続節点との間に直列接
続された抵抗R2とコンデンサC2とから構成され
る。
ドレインと負荷トランジスタＭ３のゲートとの接
続節点とカレントミラー用トランジスタM8のド
レインと定電流源I1との接続節点との間に直列接
続された抵抗R2とコンデンサC2とから構成され
る。
以上のように構成して、入力差動トランジスタ
M1のゲートを反転入力端子に接続し、入力差
動トランジスタM2のゲートを非反転入力端子IN
に接続して、反転入力端子を接地電位とし非
反転入力端子INに信号を加えれば、差動入力段
１の出力節点（入力差動トランジスタM2のドレ
インと負荷トランジスタM4のドレインとの接続
節点）には信号と逆相の電圧が現われ、出力段２
の出力端子OUTには信号と同相の電圧が現われ
る。
M1のゲートを反転入力端子に接続し、入力差
動トランジスタM2のゲートを非反転入力端子IN
に接続して、反転入力端子を接地電位とし非
反転入力端子INに信号を加えれば、差動入力段
１の出力節点（入力差動トランジスタM2のドレ
インと負荷トランジスタM4のドレインとの接続
節点）には信号と逆相の電圧が現われ、出力段２
の出力端子OUTには信号と同相の電圧が現われ
る。
次に、非反転入力端子INを接地電位とし反転
入力端子を出力端子OUTに接続して、第１の
電源端子に印加される電源電圧VDDに雑音が重畳
した場合に出力端子OUTに伝達される率、いわ
ゆる、電源電圧変動除去比について説明する。
入力端子を出力端子OUTに接続して、第１の
電源端子に印加される電源電圧VDDに雑音が重畳
した場合に出力端子OUTに伝達される率、いわ
ゆる、電源電圧変動除去比について説明する。
一般に、電源電圧VDDに雑音が重畳して電圧が
変動した場合、負荷トランジスタM4のゲート、
ドレインの電圧も同様に変動し、従つて、駆動用
トランジスタM6のゲート・ソース間電圧の変化
はない。ここで、高周波領域においては、コンデ
ンサC1のインピーダンスが低下することにより、
負荷トランジスタM4に流れる電流が変化するが、
同様に、バイパス回路５のコンデンサC2を介し
て負荷トランジスタM3に流れる電流が変化し負
荷トランジスタM3，M4の接続されたゲートの電
圧が変化して、電流変化に伴う負荷トランジスタ
M4のドレイン電圧の変化を抑圧する働きをする。
変動した場合、負荷トランジスタM4のゲート、
ドレインの電圧も同様に変動し、従つて、駆動用
トランジスタM6のゲート・ソース間電圧の変化
はない。ここで、高周波領域においては、コンデ
ンサC1のインピーダンスが低下することにより、
負荷トランジスタM4に流れる電流が変化するが、
同様に、バイパス回路５のコンデンサC2を介し
て負荷トランジスタM3に流れる電流が変化し負
荷トランジスタM3，M4の接続されたゲートの電
圧が変化して、電流変化に伴う負荷トランジスタ
M4のドレイン電圧の変化を抑圧する働きをする。
従つて、駆動用トランジスタM6のゲート・ソ
ス間電圧の変化が抑えられる。更に、コンデンサ
C2を介してバイアス回路４に電流が流れカレン
トミラー回路により定電流トランジスタM5，M7
を介して差動入力段１及び出力段２に注入されて
出力端子OUTの電圧変動が抑えられる。
ス間電圧の変化が抑えられる。更に、コンデンサ
C2を介してバイアス回路４に電流が流れカレン
トミラー回路により定電流トランジスタM5，M7
を介して差動入力段１及び出力段２に注入されて
出力端子OUTの電圧変動が抑えられる。
なお、実施例の説明では入力差動トランジスタ
対がＮチヤネル型MOSトランジスタ、駆動用ト
ランジスタがＰチヤネル型MOSトランジスタの
場合を示したが、入力差動トランジスタ対がＰチ
ヤネル型MOSトランジスタで駆動用トランジス
タがＮチヤネル型MOSトランジスタの場合も本
発明を適用できる。
対がＮチヤネル型MOSトランジスタ、駆動用ト
ランジスタがＰチヤネル型MOSトランジスタの
場合を示したが、入力差動トランジスタ対がＰチ
ヤネル型MOSトランジスタで駆動用トランジス
タがＮチヤネル型MOSトランジスタの場合も本
発明を適用できる。
以上説明したように本発明の演算増幅器は、電
源電圧の変動に応じて入力差動トランジスタの出
力節点となる第２の負荷トランジスタドレイン電
圧が追随せず、駆動用トランジスタのゲート・ソ
ース間電圧が変化することを、第１の負荷トラン
ジスタのドレインからバイパス回路を介してバイ
アス回路に電流を流出及び流入することにより抑
圧し、更に、カレントミラー回路を介して差動入
力段及び出力段に電流を流入することにより、電
源電圧変動除去比を大きくできるので、従来に比
べて約25dBの電圧変動改善ができる効果がある。
源電圧の変動に応じて入力差動トランジスタの出
力節点となる第２の負荷トランジスタドレイン電
圧が追随せず、駆動用トランジスタのゲート・ソ
ース間電圧が変化することを、第１の負荷トラン
ジスタのドレインからバイパス回路を介してバイ
アス回路に電流を流出及び流入することにより抑
圧し、更に、カレントミラー回路を介して差動入
力段及び出力段に電流を流入することにより、電
源電圧変動除去比を大きくできるので、従来に比
べて約25dBの電圧変動改善ができる効果がある。
第１図は本発明の一実施例の回路図、第２図は
従来の演算増幅器の一例の回路図である。 １……差動入力段、２……出力段、３……位相
補償回路、４……バイアス回路、５……バイパス
回路、I1……定電流源、IN……非反転入力端子、
IN……反転入力端子、M1，M2……入力差動ト
ランジスタ、M3，M4……負荷トランジスタ、
M5，M7……定電流用トランジスタ、M6……駆
動用トランジスタ、M8……カレントミラー用ト
ランジスタ、OUT……出力端子。
従来の演算増幅器の一例の回路図である。 １……差動入力段、２……出力段、３……位相
補償回路、４……バイアス回路、５……バイパス
回路、I1……定電流源、IN……非反転入力端子、
IN……反転入力端子、M1，M2……入力差動ト
ランジスタ、M3，M4……負荷トランジスタ、
M5，M7……定電流用トランジスタ、M6……駆
動用トランジスタ、M8……カレントミラー用ト
ランジスタ、OUT……出力端子。
Claims (1)
- 【特許請求の範囲】 １ ソースが共通接続された入力差動トランジス
タ対と該入力差動トランジスタ対の一方のトラン
ジスタのドレインと第１の電源端子間に直列接続
されたゲートとドレインが接続された第１の負荷
トランジスタと前記入力差動トランジスタ対の他
方のトランジスタのドレインと前記第１の電源端
子間に直列接続された第２の負荷トランジスタと
前記入力差動トランジスタ対の共通接続されたソ
ースと第２の電源端子間に直列接続された第１の
定電流用トランジスタとから成る差動入力段と、
前記第２の負荷トランジスタと接続された前記入
力差動トランジスタ対のドレインにゲートが接続
され前記第１の電源端子にソースが接続された駆
動用トランジスタと該駆動用トランジスタのドレ
インと前記第２の電源端子間に直列接続された第
２の定電流用トランジスタとから成る出力段と、
前記第１及び第２の定電流用トランジスタの各ゲ
ートにゲート及びドレインが接続され前記第２の
電源端子にソースが接続されてカレントミラーを
構成するカレントミラー用トランジスタと該カレ
ントミラー用トランジスタのドレインと前記第１
の電源端子間に直列接続された定電流源とから成
るバイアス回路と、前記駆動用トランジスタのゲ
ートとドレイン間に直列接続された位相補償回路
とを備える演算増幅器において、前記第１の負荷
トランジスタと接続された前記入力差動トランジ
スタ対のドレインに一端が接続され前記カレント
ミラー用トランジスタのドレインに他端が接続さ
れたバイパス回路を有することを特徴とする演算
増幅器。 ２ バイパス回路はコンデンサである特許請求の
範囲第１項記載の演算増幅器。 ３ バイパス回路はコンデンサと抵抗の直列回路
である特許請求の範囲第１項記載の演算増幅器。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62250520A JPH0193207A (ja) | 1987-10-02 | 1987-10-02 | 演算増幅器 |
| US07/252,396 US4893092A (en) | 1987-10-02 | 1988-09-30 | Operational amplifier circuit |
| DE8888116311T DE3879600T2 (de) | 1987-10-02 | 1988-10-03 | Operationsverstaerker. |
| EP88116311A EP0310135B1 (en) | 1987-10-02 | 1988-10-03 | Operational amplifier circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62250520A JPH0193207A (ja) | 1987-10-02 | 1987-10-02 | 演算増幅器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0193207A JPH0193207A (ja) | 1989-04-12 |
| JPH0559605B2 true JPH0559605B2 (ja) | 1993-08-31 |
Family
ID=17209113
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62250520A Granted JPH0193207A (ja) | 1987-10-02 | 1987-10-02 | 演算増幅器 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4893092A (ja) |
| EP (1) | EP0310135B1 (ja) |
| JP (1) | JPH0193207A (ja) |
| DE (1) | DE3879600T2 (ja) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04218884A (ja) * | 1990-12-19 | 1992-08-10 | Toyota Autom Loom Works Ltd | 演算増幅回路 |
| JPH0562481A (ja) * | 1991-08-30 | 1993-03-12 | Nec Corp | 半導体記憶装置 |
| KR100284628B1 (ko) * | 1992-11-17 | 2001-03-15 | 요트.게.아. 롤페즈 | 모스 기술 증폭기 회로 |
| JP3384045B2 (ja) * | 1993-07-27 | 2003-03-10 | ソニー株式会社 | シンクチップクランプ／同期分離回路 |
| JP3940485B2 (ja) * | 1997-02-27 | 2007-07-04 | 東芝マイクロエレクトロニクス株式会社 | 基準電圧発生回路 |
| US6069532A (en) * | 1998-07-20 | 2000-05-30 | Lucent Technologies Inc. | Technique for designing a bias circuit for an amplifier in an integrated circuit device |
| JP3343218B2 (ja) * | 1998-09-09 | 2002-11-11 | 株式会社 沖マイクロデザイン | 演算増幅器 |
| JP3841195B2 (ja) * | 1998-12-02 | 2006-11-01 | 富士通株式会社 | 差動増幅器 |
| US6304109B1 (en) * | 2000-12-05 | 2001-10-16 | Analog Devices, Inc. | High gain CMOS amplifier |
| DE10161347C1 (de) * | 2001-12-13 | 2003-04-17 | Texas Instruments Deutschland | Schaltungsanordnung zum Umsetzen eines differentiellen Eingangs-Taktsignalpaars in ein unsymmetrisches Ausgangstaktsignal |
| KR100482312B1 (ko) * | 2003-01-20 | 2005-04-14 | 엘지전자 주식회사 | 연산증폭기 |
| US7176720B1 (en) * | 2003-03-14 | 2007-02-13 | Cypress Semiconductor Corp. | Low duty cycle distortion differential to CMOS translator |
| CN100383691C (zh) * | 2003-10-17 | 2008-04-23 | 清华大学 | 低温度系数和低电源电压系数的参考电流源 |
| KR20050056125A (ko) * | 2003-12-09 | 2005-06-14 | 마쯔시다덴기산교 가부시키가이샤 | 인버터 제어 장치 및 인버터 제어 방법 |
| JP4838760B2 (ja) * | 2007-06-08 | 2011-12-14 | 旭化成エレクトロニクス株式会社 | 演算増幅器 |
| JP5864086B2 (ja) * | 2010-07-28 | 2016-02-17 | ラピスセミコンダクタ株式会社 | 差動増幅回路 |
| US11977402B2 (en) * | 2021-11-29 | 2024-05-07 | Texas Instruments Incorporated | Transconductors with improved slew performance and low quiescent current |
| US20240275348A1 (en) * | 2023-02-15 | 2024-08-15 | Qualcomm Incorporated | Two-Stage Circuit With Power Supply Rejection Filter |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4371843A (en) * | 1980-07-07 | 1983-02-01 | Bell Telephone Laboratories, Incorporated | Semiconductor differential amplifier circuit with feedback bias control |
| US4410857A (en) * | 1981-04-28 | 1983-10-18 | Rca Corporation | Operational amplifier with feed-forward compensation circuit |
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