JP3343218B2 - 演算増幅器 - Google Patents
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- H03F3/3001—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor with field-effect transistors
- H03F3/3022—CMOS common source output SEPP amplifiers
- H03F3/3023—CMOS common source output SEPP amplifiers with asymmetrical driving of the end stage
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Description
【０００１】
【発明の属する技術分野】本発明は、例えば、ＭＯＳ型
の電界効果トランジスタ（以下、「ＦＥＴ」という）等
の半導体集積回路で構成され、Ｐチャネル型ＭＯＳＦＥ
Ｔ（以下、「ＰＭＯＳ」という）及びＮチャネル型ＭＯ
ＳＦＥＴ（以下、「ＮＭＯＳ」という）からなる相補型
ＭＯＳＦＥＴ（以下、「ＣＭＯＳ」という）のプッシュ
プル型出力段等を持つ演算増幅器に関するものである。
の電界効果トランジスタ（以下、「ＦＥＴ」という）等
の半導体集積回路で構成され、Ｐチャネル型ＭＯＳＦＥ
Ｔ（以下、「ＰＭＯＳ」という）及びＮチャネル型ＭＯ
ＳＦＥＴ（以下、「ＮＭＯＳ」という）からなる相補型
ＭＯＳＦＥＴ（以下、「ＣＭＯＳ」という）のプッシュ
プル型出力段等を持つ演算増幅器に関するものである。
【０００２】
【従来の技術】図２は、従来のプッシュプル型出力段を
持つ演算増幅器の一構成例を示す回路図である。この演
算増幅器は、逆相入力電圧ＶＩａと正相入力電圧ＶＩｂ
との差を増幅して差動出力電圧ＶＡを出力する差動段１
と、所定のレベルシフト電圧で該差動出力電圧ＶＡのレ
ベルをシフトしてレベルシフト出力電圧ＶＢを出力する
レベルシフト段２と、該差動出力電圧ＶＡ及びレベルシ
フト出力電圧ＶＢによってオン、オフ動作して出力電圧
ＶＯを出力するプッシュプル型出力段３とを備えてい
る。差動段１は、逆相入力電圧ＶＩａを入力する逆相入
力端子１ａと、正相入力電圧ＶＩｂを入力する正相入力
端子１ｂとを有し、これらの入力端子１ａ及び１ｂがそ
れぞれＮＭＯＳ１ｃ及び１ｄのゲートに接続されてい
る。ＮＭＯＳ１ｃ及び１ｄのソースは、定電流源用のＮ
ＭＯＳ１ｅのドレインに共通接続されている。ＮＭＯＳ
１ｅのソースはグランド（以下、「ＧＮＤ」という）ノ
ードに接続され、ゲートにバイアス電圧ＶＢ１が印加さ
れる。ＮＭＯＳ１ｃのドレインは、ＰＭＯＳ１ｆのドレ
イン及びゲートに接続され、該ＰＭＯＳ１ｆのソースが
電源電位（以下、「ＶＤＤ」という）ノードに接続され
ている。ＮＭＯＳ１ｄのドレインは、ＰＭＯＳ１ｇのド
レインに接続され、このドレインから差動出力電圧ＶＡ
が出力されるようになっている。ＰＭＯＳ１ｇのゲート
はＰＭＯＳ１ｆのゲートに接続され、該ＰＭＯＳ１ｇの
ソースがＶＤＤノードに接続されている。
持つ演算増幅器の一構成例を示す回路図である。この演
算増幅器は、逆相入力電圧ＶＩａと正相入力電圧ＶＩｂ
との差を増幅して差動出力電圧ＶＡを出力する差動段１
と、所定のレベルシフト電圧で該差動出力電圧ＶＡのレ
ベルをシフトしてレベルシフト出力電圧ＶＢを出力する
レベルシフト段２と、該差動出力電圧ＶＡ及びレベルシ
フト出力電圧ＶＢによってオン、オフ動作して出力電圧
ＶＯを出力するプッシュプル型出力段３とを備えてい
る。差動段１は、逆相入力電圧ＶＩａを入力する逆相入
力端子１ａと、正相入力電圧ＶＩｂを入力する正相入力
端子１ｂとを有し、これらの入力端子１ａ及び１ｂがそ
れぞれＮＭＯＳ１ｃ及び１ｄのゲートに接続されてい
る。ＮＭＯＳ１ｃ及び１ｄのソースは、定電流源用のＮ
ＭＯＳ１ｅのドレインに共通接続されている。ＮＭＯＳ
１ｅのソースはグランド（以下、「ＧＮＤ」という）ノ
ードに接続され、ゲートにバイアス電圧ＶＢ１が印加さ
れる。ＮＭＯＳ１ｃのドレインは、ＰＭＯＳ１ｆのドレ
イン及びゲートに接続され、該ＰＭＯＳ１ｆのソースが
電源電位（以下、「ＶＤＤ」という）ノードに接続され
ている。ＮＭＯＳ１ｄのドレインは、ＰＭＯＳ１ｇのド
レインに接続され、このドレインから差動出力電圧ＶＡ
が出力されるようになっている。ＰＭＯＳ１ｇのゲート
はＰＭＯＳ１ｆのゲートに接続され、該ＰＭＯＳ１ｇの
ソースがＶＤＤノードに接続されている。
【０００３】レベルシフト段２は、ゲートがＰＭＯＳ１
ｇのドレインに接続されたＮＭＯＳ２ａと、ゲートにバ
イアス電圧ＶＢ２が印加される定電流源用のＮＭＯＳ２
ｂとを有し、これらのＮＭＯＳ２ａ及び２ｂがＶＤＤノ
ードとＧＮＤノードとの間に直列接続され、該ＮＭＯＳ
２ａ，２ｂの接続点からレベルシフト出力電圧ＶＢが出
力されるようになっている。出力段３は、ゲートがＰＭ
ＯＳ１ｇのドレインに接続されたＰＭＯＳ３ａと、ゲー
トがＮＭＯＳ２ｂのドレインに接続されたＮＭＯＳ３ｂ
とを有し、これらのＰＭＯＳ３ａ及びＮＭＯＳ３ｂがＶ
ＤＤノードとＧＮＤノードとの間に直列接続されてい
る。ＰＭＯＳ３ａのドレイン及びＮＭＯＳ３ｂのドレイ
ンは、出力電圧ＶＯを出力するための出力端子３ｃに接
続されている。このような構成の演算増幅器では、逆相
入力端子１ａに入力される逆相入力電圧ＶＩａと、正相
入力端子１ｂに入力される正相入力電圧ＶＩｂとによっ
てＮＭＯＳ１ｃ及び１ｄがオン、オフ動作し、これらの
逆相入力電圧ＶＩａと正相入力電圧ＶＩｂとの差が増幅
されて、ＰＭＯＳ１ｇのドレインから差動出力電圧ＶＡ
が出力される。この差動出力電圧ＶＡにより、ＮＭＯＳ
２ａ及びＰＭＯＳ３ａがオン、オフ動作し、該ＮＭＯＳ
２ａのオン、オフ動作によって差動出力電圧ＶＡがレベ
ルシフトされ、該ＮＭＯＳ２ａのソースからレベルシフ
ト出力電圧ＶＢが出力され、ＮＭＯＳ３ｂがオン、オフ
動作する。これにより、ＮＭＯＳ３ｂのドレイン側の出
力端子３ｃから、増幅された出力電圧ＶＯが出力され
る。
ｇのドレインに接続されたＮＭＯＳ２ａと、ゲートにバ
イアス電圧ＶＢ２が印加される定電流源用のＮＭＯＳ２
ｂとを有し、これらのＮＭＯＳ２ａ及び２ｂがＶＤＤノ
ードとＧＮＤノードとの間に直列接続され、該ＮＭＯＳ
２ａ，２ｂの接続点からレベルシフト出力電圧ＶＢが出
力されるようになっている。出力段３は、ゲートがＰＭ
ＯＳ１ｇのドレインに接続されたＰＭＯＳ３ａと、ゲー
トがＮＭＯＳ２ｂのドレインに接続されたＮＭＯＳ３ｂ
とを有し、これらのＰＭＯＳ３ａ及びＮＭＯＳ３ｂがＶ
ＤＤノードとＧＮＤノードとの間に直列接続されてい
る。ＰＭＯＳ３ａのドレイン及びＮＭＯＳ３ｂのドレイ
ンは、出力電圧ＶＯを出力するための出力端子３ｃに接
続されている。このような構成の演算増幅器では、逆相
入力端子１ａに入力される逆相入力電圧ＶＩａと、正相
入力端子１ｂに入力される正相入力電圧ＶＩｂとによっ
てＮＭＯＳ１ｃ及び１ｄがオン、オフ動作し、これらの
逆相入力電圧ＶＩａと正相入力電圧ＶＩｂとの差が増幅
されて、ＰＭＯＳ１ｇのドレインから差動出力電圧ＶＡ
が出力される。この差動出力電圧ＶＡにより、ＮＭＯＳ
２ａ及びＰＭＯＳ３ａがオン、オフ動作し、該ＮＭＯＳ
２ａのオン、オフ動作によって差動出力電圧ＶＡがレベ
ルシフトされ、該ＮＭＯＳ２ａのソースからレベルシフ
ト出力電圧ＶＢが出力され、ＮＭＯＳ３ｂがオン、オフ
動作する。これにより、ＮＭＯＳ３ｂのドレイン側の出
力端子３ｃから、増幅された出力電圧ＶＯが出力され
る。
【０００４】
【発明が解決しようとする課題】しかしながら、従来の
演算増幅器では、次のように消費電力とクロスオーバ歪
みの問題があり、これらを解決することが困難であっ
た。図２のような回路構成の場合、出力段３のＶＤＤノ
ードからＧＮＤノードに流れる貫通電流ＩＳは、ＶＤＤ
が高い時、及びＰＭＯＳ３ａとＮＭＯＳ３ｂの閾値電圧
ＶＴが低い時に増大して電力を浪費する。逆に、ＶＤＤ
が低い時、及び閾値電圧ＶＴが大きい時に、貫通電流Ｉ
Ｓが減少して０となってクロスオーバ歪みを発生する。
電力を浪費する場合の例を説明する。簡単のために、Ｖ
ＤＤ＝５Ｖ、ＰＭＯＳ３ａの閾値電圧ＶＴＰ＝１Ｖ、Ｎ
ＭＯＳ３ｂの閾値電圧ＶＴＮ＝１Ｖ、ＰＭＯＳ３ａとＮ
ＭＯＳ３ｂは各ゲート・ソース間電圧Ｖｇｓが等しい時
にドレイン・ソース間電流Ｉｄｓが等しくなると仮定す
る。
演算増幅器では、次のように消費電力とクロスオーバ歪
みの問題があり、これらを解決することが困難であっ
た。図２のような回路構成の場合、出力段３のＶＤＤノ
ードからＧＮＤノードに流れる貫通電流ＩＳは、ＶＤＤ
が高い時、及びＰＭＯＳ３ａとＮＭＯＳ３ｂの閾値電圧
ＶＴが低い時に増大して電力を浪費する。逆に、ＶＤＤ
が低い時、及び閾値電圧ＶＴが大きい時に、貫通電流Ｉ
Ｓが減少して０となってクロスオーバ歪みを発生する。
電力を浪費する場合の例を説明する。簡単のために、Ｖ
ＤＤ＝５Ｖ、ＰＭＯＳ３ａの閾値電圧ＶＴＰ＝１Ｖ、Ｎ
ＭＯＳ３ｂの閾値電圧ＶＴＮ＝１Ｖ、ＰＭＯＳ３ａとＮ
ＭＯＳ３ｂは各ゲート・ソース間電圧Ｖｇｓが等しい時
にドレイン・ソース間電流Ｉｄｓが等しくなると仮定す
る。
【０００５】レベルシフト段２の電流をＩＬＦ、該レベ
ルシフト段２のレベルシフト電圧をＶＬＦとする。ＮＭ
ＯＳ２ａが電流ＩＬＦを流すのに必要な該ＮＭＯＳ２ａ
のゲート・ソース間電圧Ｖｇｓ（＝ＶＬＦ＝ＶＴＮ＋
α）を１．２Ｖ程度とすれば、ＰＭＯＳ３ａのゲート・
ソース間電圧ＶｇｓとＮＭＯＳ３ｂのゲート・ソース間
電圧Ｖｇｓとが等しくなるためには、ＮＭＯＳ３ｂのゲ
ート・ソース間電圧Ｖｇｓ＝（ＶＤＤ−ＶＬＦ）／２＝
（５−１．２）／２＝１．９Ｖであればよい。この時、
ＮＭＯＳ３ｂが飽和領域であるから、出力段３をＶＤＤ
ノードからＧＮＤノードに貫通する貫通電流ＩＳは、次
式（１）のようになる。 ＩＳ＝μ（ＮＭＯＳ３ｂのＶｇｓ−ＶＴＮ）2 ＝μ（１．９−１）2 ＝０．８１μＡ ・・・（１）
ルシフト段２のレベルシフト電圧をＶＬＦとする。ＮＭ
ＯＳ２ａが電流ＩＬＦを流すのに必要な該ＮＭＯＳ２ａ
のゲート・ソース間電圧Ｖｇｓ（＝ＶＬＦ＝ＶＴＮ＋
α）を１．２Ｖ程度とすれば、ＰＭＯＳ３ａのゲート・
ソース間電圧ＶｇｓとＮＭＯＳ３ｂのゲート・ソース間
電圧Ｖｇｓとが等しくなるためには、ＮＭＯＳ３ｂのゲ
ート・ソース間電圧Ｖｇｓ＝（ＶＤＤ−ＶＬＦ）／２＝
（５−１．２）／２＝１．９Ｖであればよい。この時、
ＮＭＯＳ３ｂが飽和領域であるから、出力段３をＶＤＤ
ノードからＧＮＤノードに貫通する貫通電流ＩＳは、次
式（１）のようになる。 ＩＳ＝μ（ＮＭＯＳ３ｂのＶｇｓ−ＶＴＮ）2 ＝μ（１．９−１）2 ＝０．８１μＡ ・・・（１）
【０００６】次に、ＶＤＤ＝６Ｖ、ＰＭＯＳ３ａの閾値
電圧ＶＴＰ＝０．６Ｖ、ＮＭＯＳ３ｂの閾値電圧ＶＴＮ
＝０．６Ｖの場合を考える。αがほとんど変化しないと
すれば、ＶＬＦ＝ＶＴＮ＋α＝０．８Ｖ程度となる。Ｐ
ＭＯＳ３ａのゲート・ソース間電圧ＶｇｓとＮＭＯＳ３
ｂのゲート・ソース間電圧Ｖｇｓとが等しくなるために
は、該ＮＭＯＳ３ｂのゲート・ソース間電圧Ｖｇｓ＝
（６−０．８）／２＝２．６Ｖであって、この時、貫通
電流ＩＳは次式（２）のようになる。 ＩＳ＝μ（２．６−０．６）2 ＝４μＡ ・・・（２） 即ち、（１）式と（２）式の条件では、４．９４倍も出
力段３の貫通電流ＩＳが変化する。クロスオーバ歪みを
発生する場合の例として、ＶＤＤ＝３Ｖ、ＰＭＯＳ３ａ
の閾値電圧ＶＴＰ＝１Ｖ、ＮＭＯＳ３ｂの閾値電圧ＶＴ
Ｎ＝１Ｖ、ＰＭＯＳ３ａとＮＭＯＳ３ｂはこれらのゲー
ト・ソース間電圧Ｖｇｓが等しい時にドレイン・ソース
間電圧Ｉｄｓが等しくなると仮定すると、ＶＬＦ＝ＶＴ
Ｎ＋α＝１．２Ｖ程度となる。ＰＭＯＳ３ａのゲート・
ソース間電圧ＶｇｓとＮＭＯＳ３ｂのゲート・ソース間
電圧Ｖｇｓとが等しくなるためには、ＮＭＯＳ３ｂのゲ
ート・ソース間電圧Ｖｇｓ＝（ＶＤＤ−ＶＦＬ）／２＝
（３−１．２）／２＝０．９Ｖであればよい。この時、
ＮＭＯＳ３ｂのゲート・ソース間電圧Ｖｇｓ＜ＶＴＮで
あるから、出力段３に貫通電流ＩＳが流れず、クロスオ
ーバ歪みが発生する。本発明は、前記従来技術が持って
いた課題を解決し、低消費電力で、クロスオーバ歪みの
発生しない演算増幅器を提供することを目的とする。
電圧ＶＴＰ＝０．６Ｖ、ＮＭＯＳ３ｂの閾値電圧ＶＴＮ
＝０．６Ｖの場合を考える。αがほとんど変化しないと
すれば、ＶＬＦ＝ＶＴＮ＋α＝０．８Ｖ程度となる。Ｐ
ＭＯＳ３ａのゲート・ソース間電圧ＶｇｓとＮＭＯＳ３
ｂのゲート・ソース間電圧Ｖｇｓとが等しくなるために
は、該ＮＭＯＳ３ｂのゲート・ソース間電圧Ｖｇｓ＝
（６−０．８）／２＝２．６Ｖであって、この時、貫通
電流ＩＳは次式（２）のようになる。 ＩＳ＝μ（２．６−０．６）2 ＝４μＡ ・・・（２） 即ち、（１）式と（２）式の条件では、４．９４倍も出
力段３の貫通電流ＩＳが変化する。クロスオーバ歪みを
発生する場合の例として、ＶＤＤ＝３Ｖ、ＰＭＯＳ３ａ
の閾値電圧ＶＴＰ＝１Ｖ、ＮＭＯＳ３ｂの閾値電圧ＶＴ
Ｎ＝１Ｖ、ＰＭＯＳ３ａとＮＭＯＳ３ｂはこれらのゲー
ト・ソース間電圧Ｖｇｓが等しい時にドレイン・ソース
間電圧Ｉｄｓが等しくなると仮定すると、ＶＬＦ＝ＶＴ
Ｎ＋α＝１．２Ｖ程度となる。ＰＭＯＳ３ａのゲート・
ソース間電圧ＶｇｓとＮＭＯＳ３ｂのゲート・ソース間
電圧Ｖｇｓとが等しくなるためには、ＮＭＯＳ３ｂのゲ
ート・ソース間電圧Ｖｇｓ＝（ＶＤＤ−ＶＦＬ）／２＝
（３−１．２）／２＝０．９Ｖであればよい。この時、
ＮＭＯＳ３ｂのゲート・ソース間電圧Ｖｇｓ＜ＶＴＮで
あるから、出力段３に貫通電流ＩＳが流れず、クロスオ
ーバ歪みが発生する。本発明は、前記従来技術が持って
いた課題を解決し、低消費電力で、クロスオーバ歪みの
発生しない演算増幅器を提供することを目的とする。
【０００７】
【課題を解決するための手段】前記課題を解決するため
に、本発明のうちの第１の発明では、演算増幅器におい
て、バイアス回路と、差動段と、レベルシフト段と、プ
ッシュプル型の出力段とを備えている。前記バイアス回
路は、ダイオード接続された第１のトランジスタ、ダイ
オード接続された第２のトランジスタ、第１のバイアス
ノード、電圧降下によりバイアス電圧を生成する第１の
抵抗、前記バイアス電圧を出力する第２のバイアスノー
ド、及びダイオード接続された第３のトランジスタを有
している。そして、前記第１及び第２のトランジスタ
は、第１の電源電位ノードと前記第１のバイアスノード
との間に直列に接続され、前記第１の抵抗は、前記第１
のバイアスノードと前記第２のバイアスノードとの間に
接続され、前記第３のトランジスタは、前記第２のバイ
アスノードと第２の電源電位ノードとの間に接続されて
いる。前記差動段は、第１の入力電圧と第２の入力電圧
との差を増幅して差動出力電圧を出力するものである。
前記レベルシフト段は、前記差動出力電圧によって導通
状態が制御される第４のトランジスタ、第１のノード、
第２の抵抗、レベルシフト出力電圧を出力する第２のノ
ード、及び前記バイアス電圧によって導通状態が制御さ
れて一定電流を流す第５のトランジスタを有している。
そして、前記第４のトランジスタは、前記第１の電源電
位ノードと前記第１のノードとの間に接続され、前記第
２の抵抗 は、前記第１のノードと前記第２のノードとの
間に接続され、前記第５のトランジスタは、前記第２の
ノードと前記第２の電源電位ノードとの間に接続され、
前記第２の抵抗を流れる電流と該第２の抵抗の抵抗値と
の積によって制御されるレベルシフト電圧で前記差動出
力電圧のレベルをシフトして前記レベルシフト電圧を前
記第２のノードから出力する。 前記出力段は、前記差動
出力電圧によって導通状態が制御される第６のトランジ
スタ、出力ノード、及び前記レベルシフト出力電圧によ
って導通状態が制御される第７のトランジスタを有し、
前記第６のトランジスタは、前記第１の電源電圧ノード
と前記出力ノードとの間に接続され、前記第７のトラン
ジスタは、前記出力ノードと前記第２の電源電位ノード
との間に接続されている。 さらに、前記第１乃至第７の
トランジスタにおけるゲート長Ｌに対するゲート幅Ｗの
比の値をＷ／Ｌとして、前記第１のトランジスタのＷ／
Ｌと前記第６のトランジスタのＷ／Ｌとの比は、前記第
３のトランジスタのＷ／Ｌと前記第７のトランジスタの
Ｗ／Ｌとの比に実質的に等しく、かつ前記第３のトラン
ジスタのＷ／Ｌと前記第５のトランジスタのＷ／Ｌとの
比は、前記第２のトランジスタのＷ／Ｌと前記第４のト
ランジスタのＷ／Ｌとの比、及び前記第１の抵抗の抵抗
値と前記第２の抵抗の抵抗値との比に実質的に等しい。
に、本発明のうちの第１の発明では、演算増幅器におい
て、バイアス回路と、差動段と、レベルシフト段と、プ
ッシュプル型の出力段とを備えている。前記バイアス回
路は、ダイオード接続された第１のトランジスタ、ダイ
オード接続された第２のトランジスタ、第１のバイアス
ノード、電圧降下によりバイアス電圧を生成する第１の
抵抗、前記バイアス電圧を出力する第２のバイアスノー
ド、及びダイオード接続された第３のトランジスタを有
している。そして、前記第１及び第２のトランジスタ
は、第１の電源電位ノードと前記第１のバイアスノード
との間に直列に接続され、前記第１の抵抗は、前記第１
のバイアスノードと前記第２のバイアスノードとの間に
接続され、前記第３のトランジスタは、前記第２のバイ
アスノードと第２の電源電位ノードとの間に接続されて
いる。前記差動段は、第１の入力電圧と第２の入力電圧
との差を増幅して差動出力電圧を出力するものである。
前記レベルシフト段は、前記差動出力電圧によって導通
状態が制御される第４のトランジスタ、第１のノード、
第２の抵抗、レベルシフト出力電圧を出力する第２のノ
ード、及び前記バイアス電圧によって導通状態が制御さ
れて一定電流を流す第５のトランジスタを有している。
そして、前記第４のトランジスタは、前記第１の電源電
位ノードと前記第１のノードとの間に接続され、前記第
２の抵抗 は、前記第１のノードと前記第２のノードとの
間に接続され、前記第５のトランジスタは、前記第２の
ノードと前記第２の電源電位ノードとの間に接続され、
前記第２の抵抗を流れる電流と該第２の抵抗の抵抗値と
の積によって制御されるレベルシフト電圧で前記差動出
力電圧のレベルをシフトして前記レベルシフト電圧を前
記第２のノードから出力する。 前記出力段は、前記差動
出力電圧によって導通状態が制御される第６のトランジ
スタ、出力ノード、及び前記レベルシフト出力電圧によ
って導通状態が制御される第７のトランジスタを有し、
前記第６のトランジスタは、前記第１の電源電圧ノード
と前記出力ノードとの間に接続され、前記第７のトラン
ジスタは、前記出力ノードと前記第２の電源電位ノード
との間に接続されている。 さらに、前記第１乃至第７の
トランジスタにおけるゲート長Ｌに対するゲート幅Ｗの
比の値をＷ／Ｌとして、前記第１のトランジスタのＷ／
Ｌと前記第６のトランジスタのＷ／Ｌとの比は、前記第
３のトランジスタのＷ／Ｌと前記第７のトランジスタの
Ｗ／Ｌとの比に実質的に等しく、かつ前記第３のトラン
ジスタのＷ／Ｌと前記第５のトランジスタのＷ／Ｌとの
比は、前記第２のトランジスタのＷ／Ｌと前記第４のト
ランジスタのＷ／Ｌとの比、及び前記第１の抵抗の抵抗
値と前記第２の抵抗の抵抗値との比に実質的に等しい。
【０００８】第２の発明では、第１の発明の演算増幅器
において、前記第２のトランジスタはＦＥＴを用いて構
成されており、前記第２のトランジスタの基板は前記第
２のトランジスタのソースに接続されている。 第３の発
明では、第１の発明の演算増幅器において、前記第４の
トランジスタはＦＥＴを用いて構成されており、前記第
４のトランジスタの基板は前記第４のトランジスタのソ
ースに接続されている。 第３の発明では、第１の発明の
演算増幅器において、前記第２のトランジスタは、直列
接続された複数のＦＥＴにより構成されており、かつ前
記複数のＦＥＴにおける各々のゲートは、前記複数のＦ
ＥＴの各々のドレインに接続されている。 第５の発明で
は、第４の発明の演算増幅器において、前記複数のＦＥ
Ｔの各々 の基板は、前記複数のＦＥＴの各々のソースに
接続されている。 第６の発明では、第１の発明の演算増
幅器において、前記レベルシフト段における前記第４の
トランジスタと前記第２の抵抗との間には、複数の第８
のトランジスタが直列に接続され、前記複数の第８のト
ランジスタは、それぞれＦＥＴを用いて構成されてお
り、かつ前記複数の第８のトランジスタにおける各々の
ゲートは、前記複数の第８のトランジスタの各々のドレ
インに接続されている。 第７の発明では、第６の発明の
演算増幅器において、前記複数の第８のトランジスタの
各々の基板は、前記複数の第８のトランジスタの各々の
ソースに接続されている。
において、前記第２のトランジスタはＦＥＴを用いて構
成されており、前記第２のトランジスタの基板は前記第
２のトランジスタのソースに接続されている。 第３の発
明では、第１の発明の演算増幅器において、前記第４の
トランジスタはＦＥＴを用いて構成されており、前記第
４のトランジスタの基板は前記第４のトランジスタのソ
ースに接続されている。 第３の発明では、第１の発明の
演算増幅器において、前記第２のトランジスタは、直列
接続された複数のＦＥＴにより構成されており、かつ前
記複数のＦＥＴにおける各々のゲートは、前記複数のＦ
ＥＴの各々のドレインに接続されている。 第５の発明で
は、第４の発明の演算増幅器において、前記複数のＦＥ
Ｔの各々 の基板は、前記複数のＦＥＴの各々のソースに
接続されている。 第６の発明では、第１の発明の演算増
幅器において、前記レベルシフト段における前記第４の
トランジスタと前記第２の抵抗との間には、複数の第８
のトランジスタが直列に接続され、前記複数の第８のト
ランジスタは、それぞれＦＥＴを用いて構成されてお
り、かつ前記複数の第８のトランジスタにおける各々の
ゲートは、前記複数の第８のトランジスタの各々のドレ
インに接続されている。 第７の発明では、第６の発明の
演算増幅器において、前記複数の第８のトランジスタの
各々の基板は、前記複数の第８のトランジスタの各々の
ソースに接続されている。
【０００９】本発明では、以上のような構成を採用した
ことにより、バイアス回路で生成されたバイアス電圧が
第５のトランジスタに与えられ、この第５のトランジス
タが定電流源として動作する。第１と第２の入力電圧が
差動段に入力されると、これらの第１と第２の入力電圧
の差が増幅されて差動出力電圧が出力される。差動出力
電圧は、レベルシフト段でレベルシフトされ、このレベ
ルシフト出力電圧が出力段へ与えられる。出力段では、
差動段から与えられた差動出力電圧によって第６のトラ
ンジスタの導通状態が制御され、レベルシフト段から与
えられたレベルシフト出力電圧によって第７のトランジ
スタの導通状態が制御され、この出力段の出力ノードか
ら該演算増幅器の出力電圧が出力される。
ことにより、バイアス回路で生成されたバイアス電圧が
第５のトランジスタに与えられ、この第５のトランジス
タが定電流源として動作する。第１と第２の入力電圧が
差動段に入力されると、これらの第１と第２の入力電圧
の差が増幅されて差動出力電圧が出力される。差動出力
電圧は、レベルシフト段でレベルシフトされ、このレベ
ルシフト出力電圧が出力段へ与えられる。出力段では、
差動段から与えられた差動出力電圧によって第６のトラ
ンジスタの導通状態が制御され、レベルシフト段から与
えられたレベルシフト出力電圧によって第７のトランジ
スタの導通状態が制御され、この出力段の出力ノードか
ら該演算増幅器の出力電圧が出力される。
【００１０】
【発明の実施の形態】（第１の実施形態） 図１は、本発明の第１の実施形態を示す演算増幅器の回
路図である。この演算増幅器は、例えば、バイアス電圧
ＶＢ２を生成して出力するバイアス回路１０と、第１の
入力電圧（例えば、逆相入力電圧）ＶＩａと第２の入力
電圧（例えば、正相入力電圧）ＶＩｂとの差を増幅して
差動出力電圧ＶＡを出力する差動段２０と、所定のレベ
ルシフト電圧ＶＬＦで該差動出力電圧ＶＡのレベルをシ
フトしてレベルシフト出力電圧ＶＢを出力するレベルシ
フト段３０と、該差動出力電圧ＶＡ及びレベルシフト出
力電圧ＶＢによりオン、オフ動作して出力電圧ＶＯを出
力するプッシュプル型出力段４０とを備え、ＶＤＤが３
Ｖ程度以上のＣＭＯＳ ＬＳＩで構成されている。
路図である。この演算増幅器は、例えば、バイアス電圧
ＶＢ２を生成して出力するバイアス回路１０と、第１の
入力電圧（例えば、逆相入力電圧）ＶＩａと第２の入力
電圧（例えば、正相入力電圧）ＶＩｂとの差を増幅して
差動出力電圧ＶＡを出力する差動段２０と、所定のレベ
ルシフト電圧ＶＬＦで該差動出力電圧ＶＡのレベルをシ
フトしてレベルシフト出力電圧ＶＢを出力するレベルシ
フト段３０と、該差動出力電圧ＶＡ及びレベルシフト出
力電圧ＶＢによりオン、オフ動作して出力電圧ＶＯを出
力するプッシュプル型出力段４０とを備え、ＶＤＤが３
Ｖ程度以上のＣＭＯＳ ＬＳＩで構成されている。
【００１１】バイアス回路１０は、ダイオード接続され
た第１のトランジスタ（例えば、ＰＭＯＳ）１１を有
し、このＰＭＯＳ１１のソースが第１の電源電位（例え
ば、ＶＤＤ）ノードに接続され、ドレイン及びゲートが
共通接続されている。ＰＭＯＳ１１のドレインには、ダ
イオード接続された第２のトランジスタ（例えば、ＮＭ
ＯＳ）１２のドレイン及びゲートが接続され、このＮＭ
ＯＳ１２のソース側の第１のバイアスノードが第１の抵
抗１３の一端に接続されている。抵抗１３の他端側の第
２のバイアスノードには、第３のトランジスタ（例え
ば、ＮＭＯＳ）１４のドレイン及びゲートが接続され、
このＮＭＯＳ１４のソースが第２の電源電位（例えば、
ＧＮＤ）ノードに接続され、該ＮＭＯＳ１４のゲートか
らバイアス電圧ＶＢ２を出力するようになっている。差
動段２０は、逆相入力電圧ＶＩａを入力する逆相入力端
子２１と、正相入力電圧ＶＩｂを入力する正相入力端子
２２とを有し、これらの入力端子２１，２２にそれぞれ
ＮＭＯＳ２３，２４のゲートが接続されている。ＮＭＯ
Ｓ２３のソース及びＮＭＯＳ２４のソースは、定電流源
用のＮＭＯＳ２５のドレインに共通接続され、このＮＭ
ＯＳ２５のソースがＧＮＤに接続され、ゲートに所定の
バイアス電圧ＶＢ１が印加されるようになっている。Ｎ
ＭＯＳ２３のドレインは、ＰＭＯＳ２６のドレイン及び
ゲートに接続され、このＰＭＯＳ２６のソースがＶＤＤ
に接続されている。ＰＭＯＳ２６のゲートには、ＰＭＯ
Ｓ２７のゲートが接続され、このＰＭＯＳ２７のソース
がＶＤＤに接続され、ドレインがＮＭＯＳ２４のドレイ
ンに接続され、該ＰＭＯＳ２７のドレインから差動出力
電圧ＶＡを出力するようになっている。
た第１のトランジスタ（例えば、ＰＭＯＳ）１１を有
し、このＰＭＯＳ１１のソースが第１の電源電位（例え
ば、ＶＤＤ）ノードに接続され、ドレイン及びゲートが
共通接続されている。ＰＭＯＳ１１のドレインには、ダ
イオード接続された第２のトランジスタ（例えば、ＮＭ
ＯＳ）１２のドレイン及びゲートが接続され、このＮＭ
ＯＳ１２のソース側の第１のバイアスノードが第１の抵
抗１３の一端に接続されている。抵抗１３の他端側の第
２のバイアスノードには、第３のトランジスタ（例え
ば、ＮＭＯＳ）１４のドレイン及びゲートが接続され、
このＮＭＯＳ１４のソースが第２の電源電位（例えば、
ＧＮＤ）ノードに接続され、該ＮＭＯＳ１４のゲートか
らバイアス電圧ＶＢ２を出力するようになっている。差
動段２０は、逆相入力電圧ＶＩａを入力する逆相入力端
子２１と、正相入力電圧ＶＩｂを入力する正相入力端子
２２とを有し、これらの入力端子２１，２２にそれぞれ
ＮＭＯＳ２３，２４のゲートが接続されている。ＮＭＯ
Ｓ２３のソース及びＮＭＯＳ２４のソースは、定電流源
用のＮＭＯＳ２５のドレインに共通接続され、このＮＭ
ＯＳ２５のソースがＧＮＤに接続され、ゲートに所定の
バイアス電圧ＶＢ１が印加されるようになっている。Ｎ
ＭＯＳ２３のドレインは、ＰＭＯＳ２６のドレイン及び
ゲートに接続され、このＰＭＯＳ２６のソースがＶＤＤ
に接続されている。ＰＭＯＳ２６のゲートには、ＰＭＯ
Ｓ２７のゲートが接続され、このＰＭＯＳ２７のソース
がＶＤＤに接続され、ドレインがＮＭＯＳ２４のドレイ
ンに接続され、該ＰＭＯＳ２７のドレインから差動出力
電圧ＶＡを出力するようになっている。
【００１２】レベルシフト段３０は、第４のトランジス
タ（例えば、ＮＭＯＳ）３１を有し、このＮＭＯＳ３１
のゲートがＰＭＯＳ２７のドレインに接続され、該ＮＭ
ＯＳ３１のドレインがＶＤＤノードに接続され、ソース
が第１のノードＮ３１に接続されている。ノードＮ３１
は第２の抵抗３２の一端に接続され、この抵抗３２の他
端が第２のノードＮ３２に接続されている。ノードＮ３
２には、定電流源用の第１のトランジスタ（例えば、Ｎ
ＭＯＳ）３３のドレインが接続され、このＮＭＯＳ３３
のソースがＧＮＤノードに接続され、ゲートにバイアス
電圧ＶＢ２が印加され、該ノードＮ３２からレベルシフ
ト出力電圧ＶＢを出力するようになっている。出力段４
０は、差動出力電圧ＶＡによって導通状態が制御される
第６のトランジスタ（例えば、ＰＭＯＳ）４１と、レベ
ルシフト出力電圧ＶＢによって導通状態が制御される第
７のトランジスタ（例えば、ＮＭＯＳ）４２とを有し、
これらがＶＤＤノードとＧＮＤノードとの間に直列接続
されている。ＰＭＯＳ４１のドレイン及びＮＭＯＳ４２
のドレインには、出力ノード（例えば、出力端子）４３
が接続され、この出力端子４３から出力電圧ＶＯを出力
するようになっている。
タ（例えば、ＮＭＯＳ）３１を有し、このＮＭＯＳ３１
のゲートがＰＭＯＳ２７のドレインに接続され、該ＮＭ
ＯＳ３１のドレインがＶＤＤノードに接続され、ソース
が第１のノードＮ３１に接続されている。ノードＮ３１
は第２の抵抗３２の一端に接続され、この抵抗３２の他
端が第２のノードＮ３２に接続されている。ノードＮ３
２には、定電流源用の第１のトランジスタ（例えば、Ｎ
ＭＯＳ）３３のドレインが接続され、このＮＭＯＳ３３
のソースがＧＮＤノードに接続され、ゲートにバイアス
電圧ＶＢ２が印加され、該ノードＮ３２からレベルシフ
ト出力電圧ＶＢを出力するようになっている。出力段４
０は、差動出力電圧ＶＡによって導通状態が制御される
第６のトランジスタ（例えば、ＰＭＯＳ）４１と、レベ
ルシフト出力電圧ＶＢによって導通状態が制御される第
７のトランジスタ（例えば、ＮＭＯＳ）４２とを有し、
これらがＶＤＤノードとＧＮＤノードとの間に直列接続
されている。ＰＭＯＳ４１のドレイン及びＮＭＯＳ４２
のドレインには、出力ノード（例えば、出力端子）４３
が接続され、この出力端子４３から出力電圧ＶＯを出力
するようになっている。
【００１３】次に、図１の演算増幅器の動作を説明す
る。ＶＤＤが印加されると、バイアス回路１０内のＮＭ
ＯＳ１４のゲートからバイアス電圧ＶＢ２が出力されて
レベルシフト段３０内のＮＭＯＳ３３のゲートに印加さ
れ、このＮＭＯＳ３３が定電流源として動作する。さら
に、図示しない回路から供給されるバイアス電圧ＶＢ１
が差動段２０内のＮＭＯＳ２５のゲートに印加される
と、このＮＭＯＳ２５が定電流源として動作する。逆相
入力電圧ＶＩａが逆相入力端子２１に入力されると共
に、正相入力電圧ＶＩｂが正相入力端子２２に入力され
ると、これらの入力電圧ＶＩａとＶＩｂの差が差動段２
０で増幅され、ＰＭＯＳ２７のドレインから差動出力電
圧ＶＡが出力される。この差動出力電圧ＶＡによってレ
ベルシフト段３０内のＮＭＯＳ３１の導通状態が制御さ
れ、所定のレベルシフト電圧ＶＬＦによって差動出力電
圧ＶＡのレベルがシフトされ、このシフトされたレベル
シフト出力電圧ＶＢがノードＮ３２から出力される。出
力段４０では、差動出力電圧ＶＡによってＰＭＯＳ４１
の導通状態が制御されると共に、レベルシフト出力電圧
ＶＢによってＮＭＯＳ４２の導通状態が制御され、出力
端子４３から増幅された出力電圧ＶＯが出力される。
る。ＶＤＤが印加されると、バイアス回路１０内のＮＭ
ＯＳ１４のゲートからバイアス電圧ＶＢ２が出力されて
レベルシフト段３０内のＮＭＯＳ３３のゲートに印加さ
れ、このＮＭＯＳ３３が定電流源として動作する。さら
に、図示しない回路から供給されるバイアス電圧ＶＢ１
が差動段２０内のＮＭＯＳ２５のゲートに印加される
と、このＮＭＯＳ２５が定電流源として動作する。逆相
入力電圧ＶＩａが逆相入力端子２１に入力されると共
に、正相入力電圧ＶＩｂが正相入力端子２２に入力され
ると、これらの入力電圧ＶＩａとＶＩｂの差が差動段２
０で増幅され、ＰＭＯＳ２７のドレインから差動出力電
圧ＶＡが出力される。この差動出力電圧ＶＡによってレ
ベルシフト段３０内のＮＭＯＳ３１の導通状態が制御さ
れ、所定のレベルシフト電圧ＶＬＦによって差動出力電
圧ＶＡのレベルがシフトされ、このシフトされたレベル
シフト出力電圧ＶＢがノードＮ３２から出力される。出
力段４０では、差動出力電圧ＶＡによってＰＭＯＳ４１
の導通状態が制御されると共に、レベルシフト出力電圧
ＶＢによってＮＭＯＳ４２の導通状態が制御され、出力
端子４３から増幅された出力電圧ＶＯが出力される。
【００１４】ここで、例えば、ＭＯＳＦＥＴのゲート幅
をＷ、ゲート長をＬとし、又、簡単のためにＭＯＳＦＥ
Ｔの飽和状態のドレイン・ソース間電流ＩｄｓをＩｄｓ
＝μ（Ｖｇｓ−ＶＴ）２のように近似する。バイアス回
路１０において、ＰＭＯＳ１１及びＮＭＯＳ１２，１４
のディメンジョンＷ／Ｌを十分大きくすると、それぞれ
の閾値電圧ＶＴ分をＶＤＤから引いた電圧が抵抗１３の
両端にかかる。この時、バイアス回路１０を流れる電流
ＩＢは、 ＩＢ＝（ＶＤＤ−ＶＴＰ−ＶＴＮ−ＶＴＮ−Δ）／Ｒ１３ ＝（ＶＤＤ−ＶＴＰ−ＶＴＮ−ＶＴＮ）／Ｒ１３ で表される。ＶＴＰはＰＭＯＳ１１の閾値電圧ＶＴ、Ｖ
ＴＮはＮＭＯＳ１２，１４の閾値電圧ＶＴ、Ｒ１３は抵
抗１３の抵抗値である。Δは、ＰＭＯＳ１１及びＮＭＯ
Ｓ１２，１４をオンさせてバイアス回路１０に電流ＩＢ
を流すために必要であるが、各ＭＯＳＦＥＴのディメン
ジョンＷ／Ｌが十分大きい時、ＶＤＤに比べるとかなり
小さくなるので、ここでは無視する。又、レベルシフト
段３０におけるレベルシフト電圧ＶＬＦは、 ＶＬＦ＝ＶＴＮ＋α＋Ｒ３２＊ＩＬＦ ＝ＶＴＮ＋α＋Ｒ３２＊（ＶＤＤ−ＶＴＰ−２＊ＶＴＮ）／Ｒ１３ ＝（ＶＤＤ−ＶＴＰ）＊Ｒ３２／Ｒ１３（２＊Ｒ３２ ／Ｒ１３−１）＊ＶＴＮ＋α のように表される。Ｒ３２は抵抗３２の抵抗値、ＩＬＦ
はレベルシフト段３０の電流である。αは、ＮＭＯＳ３
３をオンさせるために必要であるが、該ＮＭＯＳ３３の
ディメンジョンＷ／Ｌが十分大きい時、ＶＤＤに比べる
とかなり小さくなるので、ここでは無視する。これらの
式から解るように、抵抗３２の抵抗値Ｒ３２と抵抗１３
の抵抗値Ｒ１３とを調整すれば、ＶＤＤが大きい場合、
及び閾値電圧ＶＴＰとＶＴＮが小さい場合、レベルシフ
ト電圧ＶＬＦを大きくできるので、出力段４０のＶＤＤ
ノードからＧＮＤノードへ流れる貫通電流ＩＳの増加を
抑制できる。
をＷ、ゲート長をＬとし、又、簡単のためにＭＯＳＦＥ
Ｔの飽和状態のドレイン・ソース間電流ＩｄｓをＩｄｓ
＝μ（Ｖｇｓ−ＶＴ）２のように近似する。バイアス回
路１０において、ＰＭＯＳ１１及びＮＭＯＳ１２，１４
のディメンジョンＷ／Ｌを十分大きくすると、それぞれ
の閾値電圧ＶＴ分をＶＤＤから引いた電圧が抵抗１３の
両端にかかる。この時、バイアス回路１０を流れる電流
ＩＢは、 ＩＢ＝（ＶＤＤ−ＶＴＰ−ＶＴＮ−ＶＴＮ−Δ）／Ｒ１３ ＝（ＶＤＤ−ＶＴＰ−ＶＴＮ−ＶＴＮ）／Ｒ１３ で表される。ＶＴＰはＰＭＯＳ１１の閾値電圧ＶＴ、Ｖ
ＴＮはＮＭＯＳ１２，１４の閾値電圧ＶＴ、Ｒ１３は抵
抗１３の抵抗値である。Δは、ＰＭＯＳ１１及びＮＭＯ
Ｓ１２，１４をオンさせてバイアス回路１０に電流ＩＢ
を流すために必要であるが、各ＭＯＳＦＥＴのディメン
ジョンＷ／Ｌが十分大きい時、ＶＤＤに比べるとかなり
小さくなるので、ここでは無視する。又、レベルシフト
段３０におけるレベルシフト電圧ＶＬＦは、 ＶＬＦ＝ＶＴＮ＋α＋Ｒ３２＊ＩＬＦ ＝ＶＴＮ＋α＋Ｒ３２＊（ＶＤＤ−ＶＴＰ−２＊ＶＴＮ）／Ｒ１３ ＝（ＶＤＤ−ＶＴＰ）＊Ｒ３２／Ｒ１３（２＊Ｒ３２ ／Ｒ１３−１）＊ＶＴＮ＋α のように表される。Ｒ３２は抵抗３２の抵抗値、ＩＬＦ
はレベルシフト段３０の電流である。αは、ＮＭＯＳ３
３をオンさせるために必要であるが、該ＮＭＯＳ３３の
ディメンジョンＷ／Ｌが十分大きい時、ＶＤＤに比べる
とかなり小さくなるので、ここでは無視する。これらの
式から解るように、抵抗３２の抵抗値Ｒ３２と抵抗１３
の抵抗値Ｒ１３とを調整すれば、ＶＤＤが大きい場合、
及び閾値電圧ＶＴＰとＶＴＮが小さい場合、レベルシフ
ト電圧ＶＬＦを大きくできるので、出力段４０のＶＤＤ
ノードからＧＮＤノードへ流れる貫通電流ＩＳの増加を
抑制できる。
【００１５】特に、各ＭＯＳＦＥＴのディメンジョンＷ
／Ｌと抵抗値をＰＭＯＳ４１：ＰＭＯＳ１１＝ＮＭＯＳ
４２：ＮＭＯＳ１４かつＮＭＯＳ１４：ＮＭＯＳ３３＝
ＮＭＯＳ１２：ＮＭＯＳ３１＝Ｒ１３：Ｒ３２のように
すれば、バイアス回路１０を貫通する電流ＩＢの定数倍
が出力段４０の貫通電流ＩＳとなるので、この貫通電流
ＩＳを簡単に制御できる。簡単のために、ＰＭＯＳ４１
＝ＰＭＯＳ１１、ＮＭＯＳ４２＝ＮＭＯＳ１４＝ＮＭＯ
Ｓ３３、ＮＭＯＳ１２＝ＮＭＯＳ３１、Ｒ１３＝Ｒ３２
の場合を説明すると、上記のαやΔが無視できない場合
でも、バイアス回路１０の電流ＩＢとレベルシフト段３
０の電流ＩＬＦとは同値となるから、レベルシフト電圧
ＶＬＦ＝ＰＭＯＳ４１のゲート電圧Ｖｇ−ＮＭＯＳ４２
のゲート電圧Ｖｇ＝ＰＭＯＳ１１のゲート電圧Ｖｇ−Ｎ
ＭＯＳ１４のゲート電圧Ｖｇ、である。即ち、この場
合、出力段４０の貫通電流ＩＳとバイアス回路１０の貫
通電流ＩＢとは等しくなる。例えば、ＰＭＯＳ４１／Ｐ
ＭＯＳ１１＝ＮＭＯＳ４２／ＮＭＯＳ１４＝５、ＮＭＯ
Ｓ１４＝ＮＭＯＳ３、ＮＭＯＳ１２／ＮＭＯＳ３１、Ｒ
３２＝Ｒ１３の場合は、バイアス回路１０の貫通電流Ｉ
Ｂの５倍が出力段４０の貫通電流ＩＳとなる。
／Ｌと抵抗値をＰＭＯＳ４１：ＰＭＯＳ１１＝ＮＭＯＳ
４２：ＮＭＯＳ１４かつＮＭＯＳ１４：ＮＭＯＳ３３＝
ＮＭＯＳ１２：ＮＭＯＳ３１＝Ｒ１３：Ｒ３２のように
すれば、バイアス回路１０を貫通する電流ＩＢの定数倍
が出力段４０の貫通電流ＩＳとなるので、この貫通電流
ＩＳを簡単に制御できる。簡単のために、ＰＭＯＳ４１
＝ＰＭＯＳ１１、ＮＭＯＳ４２＝ＮＭＯＳ１４＝ＮＭＯ
Ｓ３３、ＮＭＯＳ１２＝ＮＭＯＳ３１、Ｒ１３＝Ｒ３２
の場合を説明すると、上記のαやΔが無視できない場合
でも、バイアス回路１０の電流ＩＢとレベルシフト段３
０の電流ＩＬＦとは同値となるから、レベルシフト電圧
ＶＬＦ＝ＰＭＯＳ４１のゲート電圧Ｖｇ−ＮＭＯＳ４２
のゲート電圧Ｖｇ＝ＰＭＯＳ１１のゲート電圧Ｖｇ−Ｎ
ＭＯＳ１４のゲート電圧Ｖｇ、である。即ち、この場
合、出力段４０の貫通電流ＩＳとバイアス回路１０の貫
通電流ＩＢとは等しくなる。例えば、ＰＭＯＳ４１／Ｐ
ＭＯＳ１１＝ＮＭＯＳ４２／ＮＭＯＳ１４＝５、ＮＭＯ
Ｓ１４＝ＮＭＯＳ３、ＮＭＯＳ１２／ＮＭＯＳ３１、Ｒ
３２＝Ｒ１３の場合は、バイアス回路１０の貫通電流Ｉ
Ｂの５倍が出力段４０の貫通電流ＩＳとなる。
【００１６】以上のように、本実施形態では、次のよう
な効果がある。消費電力改善の例として、ＶＤＤ＝５
Ｖ、ＶＴＰ＝１Ｖ、ＶＴＮ＝１Ｖ、Δ＝０．４２、ＰＭ
ＯＳ４１＝ＰＭＯＳ１１、ＮＭＯＳ４２＝ＮＭＯＳ１４
＝ＮＭＯＳ３３、ＮＭＯＳ１２＝ＮＭＯＳ３１、Ｒ３２
＝Ｒ１３＝１００００Ωの場合では、 ＩＢ＝（ＶＤＤ−ＶＴＰ−ＶＴＮ−ＶＴＮ−Δ）／Ｒ１３ ＝（５−１−１−１−０．４２）／Ｒ１３ ＝１．５８／１００００＝０．１５８ｍＡ ＩＳ＝ＩＢ＝０．１５８ｍＡ ・・・（３） となる。
な効果がある。消費電力改善の例として、ＶＤＤ＝５
Ｖ、ＶＴＰ＝１Ｖ、ＶＴＮ＝１Ｖ、Δ＝０．４２、ＰＭ
ＯＳ４１＝ＰＭＯＳ１１、ＮＭＯＳ４２＝ＮＭＯＳ１４
＝ＮＭＯＳ３３、ＮＭＯＳ１２＝ＮＭＯＳ３１、Ｒ３２
＝Ｒ１３＝１００００Ωの場合では、 ＩＢ＝（ＶＤＤ−ＶＴＰ−ＶＴＮ−ＶＴＮ−Δ）／Ｒ１３ ＝（５−１−１−１−０．４２）／Ｒ１３ ＝１．５８／１００００＝０．１５８ｍＡ ＩＳ＝ＩＢ＝０．１５８ｍＡ ・・・（３） となる。
【００１７】上記と同様にＶＤＤ＝６Ｖ、ＶＴＰ＝０．
６Ｖ、ＶＴＮ＝０．６Ｖ、Δ＝０．６、ＰＭＯＳ４１＝
ＰＭＯＳ１１、ＮＭＯＳ４２＝ＮＭＯＳ１４＝ＮＭＯＳ
３３、ＮＭＯＳ１２＝ＮＭＯＳ３１、Ｒ３２＝Ｒ１３＝
１００００Ωの場合では、 ＩＢ＝（ＶＤＤ−ＶＴＰ−ＶＴＮ−ＶＴＮ−Δ）／Ｒ１３ ＝（６−０．６−０．６−０．６−０．６）／Ｒ１３ ＝３．６／１００００＝０．３６ｍＡ ＩＳ＝ＩＢ＝０．３６ｍＡ ・・・（４） となる。即ち、（３）式と（４）式の条件の違いによっ
ても、出力段４０の貫通電流ＩＳは２．２８倍である。
図２の従来回路では、同様の条件で４．９４倍であった
から、出力段４０の貫通電流ＩＳの増加が半分以下に抑
制されたことになる。又、レベルシフト段３０の抵抗３
２や電流ＩＬＦを調整すれば、レベルシフト電圧ＶＬＦ
を変化させられるので、大きな負荷が駆動できるように
レベルシフト電圧ＶＬＦを小さくしたり、貫通電流ＩＳ
を少なくするようにレベルシフト電圧ＶＬＦを大きくす
ることができる。上記の例では、Ｒ３２＝Ｒ１３＝１０
０００Ωとしているが、レベルシフト電圧ＶＬＦを小さ
くするためには、Ｒ３２＝６０００Ωのようにすればよ
いし、レベルシフト電圧ＶＬＦを大きくするためにはＲ
１３＝１４０００Ωのようにすればよい。
６Ｖ、ＶＴＮ＝０．６Ｖ、Δ＝０．６、ＰＭＯＳ４１＝
ＰＭＯＳ１１、ＮＭＯＳ４２＝ＮＭＯＳ１４＝ＮＭＯＳ
３３、ＮＭＯＳ１２＝ＮＭＯＳ３１、Ｒ３２＝Ｒ１３＝
１００００Ωの場合では、 ＩＢ＝（ＶＤＤ−ＶＴＰ−ＶＴＮ−ＶＴＮ−Δ）／Ｒ１３ ＝（６−０．６−０．６−０．６−０．６）／Ｒ１３ ＝３．６／１００００＝０．３６ｍＡ ＩＳ＝ＩＢ＝０．３６ｍＡ ・・・（４） となる。即ち、（３）式と（４）式の条件の違いによっ
ても、出力段４０の貫通電流ＩＳは２．２８倍である。
図２の従来回路では、同様の条件で４．９４倍であった
から、出力段４０の貫通電流ＩＳの増加が半分以下に抑
制されたことになる。又、レベルシフト段３０の抵抗３
２や電流ＩＬＦを調整すれば、レベルシフト電圧ＶＬＦ
を変化させられるので、大きな負荷が駆動できるように
レベルシフト電圧ＶＬＦを小さくしたり、貫通電流ＩＳ
を少なくするようにレベルシフト電圧ＶＬＦを大きくす
ることができる。上記の例では、Ｒ３２＝Ｒ１３＝１０
０００Ωとしているが、レベルシフト電圧ＶＬＦを小さ
くするためには、Ｒ３２＝６０００Ωのようにすればよ
いし、レベルシフト電圧ＶＬＦを大きくするためにはＲ
１３＝１４０００Ωのようにすればよい。
【００１８】（第２の実施形態） 図３は、本発明の第２の実施形態を示す演算増幅器の回
路図であり、第１の実施形態を示す図１中の要素と共通
の要素には共通の符号が付されている。この演算増幅器
は、第１の実施形態と同様にＶＤＤが３Ｖ程度以上のＣ
ＭＯＳＬＳＩで構成されているが、バイアス回路１０Ａ
の第２のトランジスタ（例えば、ＮＭＯＳ）１２のバル
クがソースと接続され、レベルシフト段３０Ａの第４の
トランジスタ（例えば、ＮＭＯＳ）３１のバルクがソー
スと接続されている点のみが異なっている。この第２の
実施形態の演算増幅器は、基本的には第１の実施形態と
同様の動作を行うが、バイアス回路１０ＡのＮＭＯＳ１
２とレベルシフト段３０ＡのＮＭＯＳ３１の閾値電圧Ｖ
Ｔがバックバイアス効果の影響を受けない。このため、
第１の実施形態と同様の効果を期待できる上に、さらに
次のような効果もある。ＮＭＯＳ３１のソース電圧Ｖｓ
が変動した時のバックバイアス効果によって該ＮＭＯＳ
３１の閾値電圧ＶＴの変動が抑えられるので、レベルシ
フト段３０Ａにおけるレベルシフト電圧ＶＬＦの変動が
抑えられる。又、第１の実施形態のバイアス回路１０で
は、ＶＤＤ＜ＰＭＯＳ１１の閾値電圧ＶＴＰ＋ＮＭＯＳ
１２の閾値電圧ＶＴＮ＋ＮＭＯＳ１４の閾値電圧ＶＴ
Ｎ、の時には電流ＩＢが流れないので動作しないが、バ
ックバイアス効果によって閾値電圧ＶＴが上がると、第
１の実施形態が正常に動作する最低のＶＤＤが上がって
しまう。つまり、この第２の実施形態では、第１の実施
形態よりも低いＶＤＤで動作する。
路図であり、第１の実施形態を示す図１中の要素と共通
の要素には共通の符号が付されている。この演算増幅器
は、第１の実施形態と同様にＶＤＤが３Ｖ程度以上のＣ
ＭＯＳＬＳＩで構成されているが、バイアス回路１０Ａ
の第２のトランジスタ（例えば、ＮＭＯＳ）１２のバル
クがソースと接続され、レベルシフト段３０Ａの第４の
トランジスタ（例えば、ＮＭＯＳ）３１のバルクがソー
スと接続されている点のみが異なっている。この第２の
実施形態の演算増幅器は、基本的には第１の実施形態と
同様の動作を行うが、バイアス回路１０ＡのＮＭＯＳ１
２とレベルシフト段３０ＡのＮＭＯＳ３１の閾値電圧Ｖ
Ｔがバックバイアス効果の影響を受けない。このため、
第１の実施形態と同様の効果を期待できる上に、さらに
次のような効果もある。ＮＭＯＳ３１のソース電圧Ｖｓ
が変動した時のバックバイアス効果によって該ＮＭＯＳ
３１の閾値電圧ＶＴの変動が抑えられるので、レベルシ
フト段３０Ａにおけるレベルシフト電圧ＶＬＦの変動が
抑えられる。又、第１の実施形態のバイアス回路１０で
は、ＶＤＤ＜ＰＭＯＳ１１の閾値電圧ＶＴＰ＋ＮＭＯＳ
１２の閾値電圧ＶＴＮ＋ＮＭＯＳ１４の閾値電圧ＶＴ
Ｎ、の時には電流ＩＢが流れないので動作しないが、バ
ックバイアス効果によって閾値電圧ＶＴが上がると、第
１の実施形態が正常に動作する最低のＶＤＤが上がって
しまう。つまり、この第２の実施形態では、第１の実施
形態よりも低いＶＤＤで動作する。
【００１９】（第３の実施形態） 図４は、本発明の第３の実施形態を示す演算増幅器の回
路図であり、第１の実施形態を示す図１中の要素と共通
の要素には共通の符号が付されている。この演算増幅器
は、例えば、ＶＤＤが５Ｖ程度以上のＣＭＯＳ ＬＳＩ
で構成され、第１の実施形態のバイアス回路１０及びレ
ベルシフト段３０に代えて、構成の異なるバイアス回路
１０Ｂ及びレベルシフト段３０Ｂが設けられている。バ
イアス回路１０Ｂは、第１の実施形態と同様の第１のト
ランジスタ（例えば、ＰＭＯＳ）１１、第２のトランジ
スタ（例えば、ＮＭＯＳ）１２、第３のトランジスタ
（例えば、ＮＭＯＳ）１４及び抵抗１３を有し、さらに
該ＮＭＯＳ１２と抵抗１３との間に、ゲート及びドレイ
ンが共通接続されたｎ個のＮＭＯＳ１５が直列接続され
ている。レベルシフト段３０Ｂは、第１の実施形態と同
様に第４のトランジスタ（例えば、ＮＭＯＳ）３１、第
５のトランジスタ（例えば、ＮＭＯＳ）３３及び抵抗３
２を有し、さらに該ＮＭＯＳ３１と抵抗３２との間に、
ゲート及びドレインが共通接続されたｎ個の第８のトラ
ンジスタ（例えば、ＮＭＯＳ）３４が直列接続されてい
る。その他の構成は、第１の実施形態と同様である。
路図であり、第１の実施形態を示す図１中の要素と共通
の要素には共通の符号が付されている。この演算増幅器
は、例えば、ＶＤＤが５Ｖ程度以上のＣＭＯＳ ＬＳＩ
で構成され、第１の実施形態のバイアス回路１０及びレ
ベルシフト段３０に代えて、構成の異なるバイアス回路
１０Ｂ及びレベルシフト段３０Ｂが設けられている。バ
イアス回路１０Ｂは、第１の実施形態と同様の第１のト
ランジスタ（例えば、ＰＭＯＳ）１１、第２のトランジ
スタ（例えば、ＮＭＯＳ）１２、第３のトランジスタ
（例えば、ＮＭＯＳ）１４及び抵抗１３を有し、さらに
該ＮＭＯＳ１２と抵抗１３との間に、ゲート及びドレイ
ンが共通接続されたｎ個のＮＭＯＳ１５が直列接続され
ている。レベルシフト段３０Ｂは、第１の実施形態と同
様に第４のトランジスタ（例えば、ＮＭＯＳ）３１、第
５のトランジスタ（例えば、ＮＭＯＳ）３３及び抵抗３
２を有し、さらに該ＮＭＯＳ３１と抵抗３２との間に、
ゲート及びドレインが共通接続されたｎ個の第８のトラ
ンジスタ（例えば、ＮＭＯＳ）３４が直列接続されてい
る。その他の構成は、第１の実施形態と同様である。
【００２０】次に、図４の演算増幅器の動作を説明す
る。バイアス回路１０Ｂを流れる電流ＩＢは、 ＩＢ＝（ＶＤＤ−ＶＴＰ−ＶＴＮ−ＶＴＮ−ｎ＊ＶＴＮ−Δ）／Ｒ１３ で表される。Δは、ＰＭＯＳ１１、２個のＮＭＯＳ１
２，１４、及びｎ個のＮＭＯＳ１５をオンさせて電流Ｉ
Ｂを流すために必要であるが、各ＭＯＳＦＥＴのディメ
ンジョンＷ／Ｌが十分大きい時、ＶＤＤに比べるとかな
り小さくなる。又、レベルシフト電圧ＶＬＦは、 ＶＬＦ＝ＶＴＮ＋ｎ＊ＶＴＮ＋α＋Ｒ３２＊ＩＬＦ のように表される。αは、ＮＭＯＳ３３とｎ個のＮＭＯ
Ｓ３４をオンさせるために必要であるが、各ＭＯＳＦＥ
ＴのディメンジョンＷ／Ｌが大きい時、ＶＤＤに比べる
とかなり小さくなる。つまり、第１の実施形態のレベル
シフト電圧ＶＬＦに比べて、同じ抵抗３２と同じ電流Ｉ
ＬＦを使用しても、ｎ個のＮＭＯＳ３４の閾値電圧ＶＴ
Ｎ分だけ大きなレベルシフト電圧ＶＬＦを得ることにな
る。
る。バイアス回路１０Ｂを流れる電流ＩＢは、 ＩＢ＝（ＶＤＤ−ＶＴＰ−ＶＴＮ−ＶＴＮ−ｎ＊ＶＴＮ−Δ）／Ｒ１３ で表される。Δは、ＰＭＯＳ１１、２個のＮＭＯＳ１
２，１４、及びｎ個のＮＭＯＳ１５をオンさせて電流Ｉ
Ｂを流すために必要であるが、各ＭＯＳＦＥＴのディメ
ンジョンＷ／Ｌが十分大きい時、ＶＤＤに比べるとかな
り小さくなる。又、レベルシフト電圧ＶＬＦは、 ＶＬＦ＝ＶＴＮ＋ｎ＊ＶＴＮ＋α＋Ｒ３２＊ＩＬＦ のように表される。αは、ＮＭＯＳ３３とｎ個のＮＭＯ
Ｓ３４をオンさせるために必要であるが、各ＭＯＳＦＥ
ＴのディメンジョンＷ／Ｌが大きい時、ＶＤＤに比べる
とかなり小さくなる。つまり、第１の実施形態のレベル
シフト電圧ＶＬＦに比べて、同じ抵抗３２と同じ電流Ｉ
ＬＦを使用しても、ｎ個のＮＭＯＳ３４の閾値電圧ＶＴ
Ｎ分だけ大きなレベルシフト電圧ＶＬＦを得ることにな
る。
【００２１】以上のように、本実施形態では、次のよう
な効果がある。 （ｉ） バイアス回路１０Ｂによって閾値電圧ＶＴ変動
とＶＤＤ変動を吸収するようにレベルシフト段３０Ｂの
電流ＩＬＦが変化するので、第１の実施形態と同様の効
果を期待できる。 （ii） 第１の実施形態と同値のレベルシフト電圧ＶＬ
Ｆを得るために必要な抵抗３２と１３の値を小さくでき
るので、本実施形態の演算増幅器を例えば大規模集積回
路（ＬＳＩ）で形成した場合、このＬＳＩのパターンに
おける抵抗１３，３２の形成面積を小さくできる。ある
いは、必要なバイアス回路１０Ｂの電流ＩＢとレベルシ
フト段３０Ｂの電流ＩＬＦを小さくできる。
な効果がある。 （ｉ） バイアス回路１０Ｂによって閾値電圧ＶＴ変動
とＶＤＤ変動を吸収するようにレベルシフト段３０Ｂの
電流ＩＬＦが変化するので、第１の実施形態と同様の効
果を期待できる。 （ii） 第１の実施形態と同値のレベルシフト電圧ＶＬ
Ｆを得るために必要な抵抗３２と１３の値を小さくでき
るので、本実施形態の演算増幅器を例えば大規模集積回
路（ＬＳＩ）で形成した場合、このＬＳＩのパターンに
おける抵抗１３，３２の形成面積を小さくできる。ある
いは、必要なバイアス回路１０Ｂの電流ＩＢとレベルシ
フト段３０Ｂの電流ＩＬＦを小さくできる。
【００２２】（第４の実施形態） 図５は、本発明の第４の実施形態を示す演算増幅器の回
路図であり、第３の実施形態を示す図４中の要素と共通
の要素には共通の符号が付されている。この演算増幅器
は、第３の実施形態と同様にＶＤＤが５Ｖ程度以上のＣ
ＭＯＳＬＳＩで構成されているが、該第３の実施形態の
バイアス回路１０Ｂ及びレベルシフト段３０Ｂに代え
て、構成の異なるバイアス回路１０Ｃ及びレベルシフト
段３０Ｃが設けられている。バイアス回路１０Ｃは、第
３の実施形態のバイアス回路１０Ｂとほぼ同様の構成で
あるが、１個のＮＭＯＳ１２及びｎ個のＮＭＯＳ１５の
それぞれのバルクがそれぞれのソースと接続されている
点のみが異なっている。又、レベルシフト段３０Ｃは、
第３の実施形態のレベルシフト段３０Ｂとほぼ同様の構
成であるが、１個のＮＭＯＳ３１及びｎ個のＮＭＯＳ３
４のそれぞれのバルクがそれぞれのソースと接続されて
いる点のみが異なっている。その他の構成は、第３の実
施形態と同様である。本実施形態の動作は、第３の実施
形態とほぼ同様であるが、バイアス回路１０Ｃの１個の
ＮＭＯＳ１２及びｎ個のＮＭＯＳ１５の閾値電圧ＶＴ
と、レベルシフト段３０Ｃの１個のＮＭＯＳ３１及びｎ
個のＮＭＯＳ３４の閾値電圧ＶＴが、バックバイアス効
果の影響を受けない点のみが異なる。
路図であり、第３の実施形態を示す図４中の要素と共通
の要素には共通の符号が付されている。この演算増幅器
は、第３の実施形態と同様にＶＤＤが５Ｖ程度以上のＣ
ＭＯＳＬＳＩで構成されているが、該第３の実施形態の
バイアス回路１０Ｂ及びレベルシフト段３０Ｂに代え
て、構成の異なるバイアス回路１０Ｃ及びレベルシフト
段３０Ｃが設けられている。バイアス回路１０Ｃは、第
３の実施形態のバイアス回路１０Ｂとほぼ同様の構成で
あるが、１個のＮＭＯＳ１２及びｎ個のＮＭＯＳ１５の
それぞれのバルクがそれぞれのソースと接続されている
点のみが異なっている。又、レベルシフト段３０Ｃは、
第３の実施形態のレベルシフト段３０Ｂとほぼ同様の構
成であるが、１個のＮＭＯＳ３１及びｎ個のＮＭＯＳ３
４のそれぞれのバルクがそれぞれのソースと接続されて
いる点のみが異なっている。その他の構成は、第３の実
施形態と同様である。本実施形態の動作は、第３の実施
形態とほぼ同様であるが、バイアス回路１０Ｃの１個の
ＮＭＯＳ１２及びｎ個のＮＭＯＳ１５の閾値電圧ＶＴ
と、レベルシフト段３０Ｃの１個のＮＭＯＳ３１及びｎ
個のＮＭＯＳ３４の閾値電圧ＶＴが、バックバイアス効
果の影響を受けない点のみが異なる。
【００２３】このため、本実施形態では、次のような効
果がある。 （ａ） ＮＭＯＳ３１のソース電圧Ｖｓが変動した時の
バックバイアス効果によって１個のＮＭＯＳ３１及びｎ
個のＮＭＯＳ３４の閾値電圧ＶＴの変動が抑えられるの
で、該レベルシフト段３０Ｃのレベルシフト電圧ＶＬＦ
の変動も抑えられる。 （ｂ） 第３の実施形態のバイアス回路１０Ｂでは、Ｖ
ＤＤ＜ＶＴＰ＋ＶＴＮ＋ＶＴＮ＋・・・＋ＶＴＮ、の時
には電流ＩＢが流れないので動作しないが、バックバイ
アス効果によって閾値電圧ＶＴが上がると、該第３の実
施形態が正常に動作する最低のＶＤＤが上がってしま
う。これに対し、本実施形態では、第３の実施形態より
も低いＶＤＤで動作する。
果がある。 （ａ） ＮＭＯＳ３１のソース電圧Ｖｓが変動した時の
バックバイアス効果によって１個のＮＭＯＳ３１及びｎ
個のＮＭＯＳ３４の閾値電圧ＶＴの変動が抑えられるの
で、該レベルシフト段３０Ｃのレベルシフト電圧ＶＬＦ
の変動も抑えられる。 （ｂ） 第３の実施形態のバイアス回路１０Ｂでは、Ｖ
ＤＤ＜ＶＴＰ＋ＶＴＮ＋ＶＴＮ＋・・・＋ＶＴＮ、の時
には電流ＩＢが流れないので動作しないが、バックバイ
アス効果によって閾値電圧ＶＴが上がると、該第３の実
施形態が正常に動作する最低のＶＤＤが上がってしま
う。これに対し、本実施形態では、第３の実施形態より
も低いＶＤＤで動作する。
【００２４】（第５の実施形態） 図６は、本発明の第５の実施形態を示す演算増幅器の回
路図であり、第１の実施形態を示す図１中の要素と共通
の要素には共通の符号が付されている。この演算増幅器
は、例えば、ＶＤＤが２Ｖ程度以上のＣＭＯＳ ＬＳＩ
で構成され、第１の実施形態のバイアス回路１０及びレ
ベルシフト段３０に代えて、構成の異なるバイアス回路
１０Ｄ及びレベルシフト段３０Ｄが設けられている。バ
イアス回路１０Ｄは、バイアス回路１０のＮＭＯＳ１２
を削除した構成である。即ち、このバイアス回路１０Ｄ
は、第１のトランジスタ（例えば、ＮＭＯＳ）１１、抵
抗１３及び第３のトランジスタ（例えば、ＮＭＯＳ）１
４を有し、これらがＶＤＤノードとＧＮＤノードとの間
に直列接続されている。レベルシフト段３０Ｄは、レベ
ルシフト段３０のＮＭＯＳ３１を削除した構成である。
即ち、このレベルシフト段３０Ｄは、差動段２０のＰＭ
ＯＳ２７のドレインに接続された第１のノードＮ３１を
有し、このノードＮ３１に抵抗３２の一端が接続され、
該抵抗３２の他端が第２のノードＮ３２に接続されてい
る。ノードＮ３２は、第５のトランジスタ（例えば、Ｎ
ＭＯＳ）３３のドレインに接続され、このソースがＧＮ
Ｄノードに接続されている。ノードＮ３１は出力段４０
のＰＭＯＳ４１のゲートに接続され、さらにノードＮ３
２が該出力段４０のＮＭＯＳ４２のゲートに接続されて
いる。その他の構成は、第１の実施形態と同様である。
路図であり、第１の実施形態を示す図１中の要素と共通
の要素には共通の符号が付されている。この演算増幅器
は、例えば、ＶＤＤが２Ｖ程度以上のＣＭＯＳ ＬＳＩ
で構成され、第１の実施形態のバイアス回路１０及びレ
ベルシフト段３０に代えて、構成の異なるバイアス回路
１０Ｄ及びレベルシフト段３０Ｄが設けられている。バ
イアス回路１０Ｄは、バイアス回路１０のＮＭＯＳ１２
を削除した構成である。即ち、このバイアス回路１０Ｄ
は、第１のトランジスタ（例えば、ＮＭＯＳ）１１、抵
抗１３及び第３のトランジスタ（例えば、ＮＭＯＳ）１
４を有し、これらがＶＤＤノードとＧＮＤノードとの間
に直列接続されている。レベルシフト段３０Ｄは、レベ
ルシフト段３０のＮＭＯＳ３１を削除した構成である。
即ち、このレベルシフト段３０Ｄは、差動段２０のＰＭ
ＯＳ２７のドレインに接続された第１のノードＮ３１を
有し、このノードＮ３１に抵抗３２の一端が接続され、
該抵抗３２の他端が第２のノードＮ３２に接続されてい
る。ノードＮ３２は、第５のトランジスタ（例えば、Ｎ
ＭＯＳ）３３のドレインに接続され、このソースがＧＮ
Ｄノードに接続されている。ノードＮ３１は出力段４０
のＰＭＯＳ４１のゲートに接続され、さらにノードＮ３
２が該出力段４０のＮＭＯＳ４２のゲートに接続されて
いる。その他の構成は、第１の実施形態と同様である。
【００２５】次に、本実施形態の動作を説明する。バイ
アス回路１０Ｄでは、ＰＭＯＳ１１及びＮＭＯＳ１４の
ディメンジョンＷ／Ｌを十分大きくすると、それぞれの
閾値電圧ＶＴ分をＶＤＤから引いた電圧が抵抗１３の両
端にかかる。この時、バイアス回路１０Ｄを流れる電流
ＩＢは、 ＩＢ＝（ＶＤＤ−ＶＴＰ−ＶＴＮ−Δ）／Ｒ１３ ＝（ＶＤＤ−ＶＴＰ−ＶＴＮ）／Ｒ１３ で表される。Δは、ＰＭＯＳ１１とＮＭＯＳ１４をオン
させて電流ＩＢを流すために必要であるが、各ＭＯＳＦ
ＥＴのディメンジョンＷ／Ｌが十分大きい時、ＶＤＤに
比べるとかなり小さくなるので、ここでは無視する。
又、レベルシフト電圧ＶＬＦは、 ＶＬＦ＝Ｒ３２＊ＩＬＦ＝Ｒ３２＊（ＶＤＤ−ＶＴＰ−ＶＴＮ）／Ｒ１３ のように表される。これらの式から解るように、抵抗３
２の抵抗値Ｒ３２と抵抗１３の抵抗値Ｒ１３とを調整す
れば、ＶＤＤが大きい場合、及び閾値電圧ＶＴＰとＶＴ
Ｎが小さい場合、レベルシフト電圧ＶＬＦを大きくでき
るので、出力段４０の貫通電流ＩＳの増加を抑制でき
る。
アス回路１０Ｄでは、ＰＭＯＳ１１及びＮＭＯＳ１４の
ディメンジョンＷ／Ｌを十分大きくすると、それぞれの
閾値電圧ＶＴ分をＶＤＤから引いた電圧が抵抗１３の両
端にかかる。この時、バイアス回路１０Ｄを流れる電流
ＩＢは、 ＩＢ＝（ＶＤＤ−ＶＴＰ−ＶＴＮ−Δ）／Ｒ１３ ＝（ＶＤＤ−ＶＴＰ−ＶＴＮ）／Ｒ１３ で表される。Δは、ＰＭＯＳ１１とＮＭＯＳ１４をオン
させて電流ＩＢを流すために必要であるが、各ＭＯＳＦ
ＥＴのディメンジョンＷ／Ｌが十分大きい時、ＶＤＤに
比べるとかなり小さくなるので、ここでは無視する。
又、レベルシフト電圧ＶＬＦは、 ＶＬＦ＝Ｒ３２＊ＩＬＦ＝Ｒ３２＊（ＶＤＤ−ＶＴＰ−ＶＴＮ）／Ｒ１３ のように表される。これらの式から解るように、抵抗３
２の抵抗値Ｒ３２と抵抗１３の抵抗値Ｒ１３とを調整す
れば、ＶＤＤが大きい場合、及び閾値電圧ＶＴＰとＶＴ
Ｎが小さい場合、レベルシフト電圧ＶＬＦを大きくでき
るので、出力段４０の貫通電流ＩＳの増加を抑制でき
る。
【００２６】特に、各ＭＯＳＦＥＴのディメンジョンＷ
／Ｌと抵抗値をＰＭＯＳ４１：ＰＭＯＳ１１＝ＮＭＯＳ
４２：ＮＭＯＳ１４かつＮＭＯＳ１４：ＮＭＯＳ３３＝
Ｒ１３：Ｒ３２のようにすれば、バイアス回路１０Ｄを
貫通する電流ＩＢの定数倍が出力段４０の貫通電流ＩＳ
となるので、該貫通電流ＩＳを簡単に制御できる。簡単
のために、ＰＭＯＳ４１＝ＰＭＯＳ１１、ＮＭＯＳ４２
＝ＮＭＯＳ１４＝ＮＭＯＳ３３、Ｒ１３＝Ｒ３２の場合
を説明すると、上記のΔが無視できない場合でも、バイ
アス回路１０Ｄの電流ＩＢとレベルシフト段３０Ｄの電
流ＩＬＦとは同値となるから、レベルシフト電圧ＶＬＦ
＝ＰＭＯＳ４１のゲート電圧Ｖｇ−ＮＭＯＳ４２のゲー
ト電圧Ｖｇ＝ＰＭＯＳ１１のゲート電圧Ｖｇ−ＮＭＯＳ
１４のゲート電圧Ｖｇ、である。即ち、この場合、出力
段４０の貫通電流ＩＳとバイアス回路１０Ｄの貫通電流
ＩＢとは等しくなる。例えば、ＰＭＯＳ４１／ＰＭＯＳ
１１＝ＮＭＯＳ４２／ＮＭＯＳ１４＝５、ＮＭＯＳ１４
＝ＮＭＯＳ３３、Ｒ３２＝Ｒ１３の場合は、バイアス回
路１０Ｄの貫通電流ＩＢの５倍が出力段４０の貫通電流
ＩＳとなる。以上のように、本実施形態では、第１の実
施形態と同様に出力段４０の貫通電流ＩＳの抑制効果が
ある。さらに、レベルシフト電圧ＶＬＦの式から閾値電
圧ＶＴＮの項がなくなっているので、従来回路がクロス
オーバ歪みを発生するＶＤＤ＝３Ｖ、閾値電圧ＶＴＰ＝
１Ｖ、閾値電圧ＶＴＮ＝１Ｖの時でも正常に動作すると
いう効果がある。
／Ｌと抵抗値をＰＭＯＳ４１：ＰＭＯＳ１１＝ＮＭＯＳ
４２：ＮＭＯＳ１４かつＮＭＯＳ１４：ＮＭＯＳ３３＝
Ｒ１３：Ｒ３２のようにすれば、バイアス回路１０Ｄを
貫通する電流ＩＢの定数倍が出力段４０の貫通電流ＩＳ
となるので、該貫通電流ＩＳを簡単に制御できる。簡単
のために、ＰＭＯＳ４１＝ＰＭＯＳ１１、ＮＭＯＳ４２
＝ＮＭＯＳ１４＝ＮＭＯＳ３３、Ｒ１３＝Ｒ３２の場合
を説明すると、上記のΔが無視できない場合でも、バイ
アス回路１０Ｄの電流ＩＢとレベルシフト段３０Ｄの電
流ＩＬＦとは同値となるから、レベルシフト電圧ＶＬＦ
＝ＰＭＯＳ４１のゲート電圧Ｖｇ−ＮＭＯＳ４２のゲー
ト電圧Ｖｇ＝ＰＭＯＳ１１のゲート電圧Ｖｇ−ＮＭＯＳ
１４のゲート電圧Ｖｇ、である。即ち、この場合、出力
段４０の貫通電流ＩＳとバイアス回路１０Ｄの貫通電流
ＩＢとは等しくなる。例えば、ＰＭＯＳ４１／ＰＭＯＳ
１１＝ＮＭＯＳ４２／ＮＭＯＳ１４＝５、ＮＭＯＳ１４
＝ＮＭＯＳ３３、Ｒ３２＝Ｒ１３の場合は、バイアス回
路１０Ｄの貫通電流ＩＢの５倍が出力段４０の貫通電流
ＩＳとなる。以上のように、本実施形態では、第１の実
施形態と同様に出力段４０の貫通電流ＩＳの抑制効果が
ある。さらに、レベルシフト電圧ＶＬＦの式から閾値電
圧ＶＴＮの項がなくなっているので、従来回路がクロス
オーバ歪みを発生するＶＤＤ＝３Ｖ、閾値電圧ＶＴＰ＝
１Ｖ、閾値電圧ＶＴＮ＝１Ｖの時でも正常に動作すると
いう効果がある。
【００２７】（第６の実施形態） 図７は、本発明の第６の実施形態を示す演算増幅器の回
路図であり、第５の実施形態を示す図６中の要素と共通
の要素には共通の符号が付されている。この演算増幅器
は、第５の実施形態と同様にＶＤＤが２Ｖ程度以上のＣ
ＭＯＳＬＳＩで構成されているが、該第５の実施形態に
電流補正段５０が付加されている。電流補正段５０は、
第３の抵抗５１及び第９のトランジスタ（例えば、ＮＭ
ＯＳ）５２で構成され、該抵抗５１の一端が差動段２０
のＰＭＯＳ２６のドレインに接続されている。抵抗５１
の他端はＮＭＯＳ５２のドレインに接続され、このＮＭ
ＯＳ５２のソースがＧＮＤノードに接続され、ゲートが
バイアス回路１０ＤのＮＭＯＳ１４のゲートに接続され
てバイアス電圧ＶＢ２が印加されるようになっている。
又、抵抗３２の抵抗値Ｒ３２と抵抗５１の抵抗値Ｒ５
１、及びＮＭＯＳ３３のディメンジョンとＮＭＯＳ５２
のディメンジョンは、同じ電流が流れるように調整され
ている。本実施形態のバイアス回路１０Ｄとレベルシフ
ト段３０Ｄの動作は、第５の実施形態とほぼ同様である
が、電流補正段５０が設けられているので、この電流補
正段５０によって差動段２０の左右の電流を等しくして
いる点のみが異なっている。このため、本実施形態で
は、次のような効果がある。第５の実施形態では、差動
段２０の差動出力電圧ＶＡからレベルシフト段３０Ｄに
電流が流れ込むために、該差動段２０のＰＭＯＳ２６の
電流とＰＭＯＳ２７の電流に差が生じるので、オフセッ
トが大きくなってしまう。これに対し、本実施形態で
は、電流補正段５０によって差動段２０の左右の電流が
等しくなるので、オフセットを小さくできる。
路図であり、第５の実施形態を示す図６中の要素と共通
の要素には共通の符号が付されている。この演算増幅器
は、第５の実施形態と同様にＶＤＤが２Ｖ程度以上のＣ
ＭＯＳＬＳＩで構成されているが、該第５の実施形態に
電流補正段５０が付加されている。電流補正段５０は、
第３の抵抗５１及び第９のトランジスタ（例えば、ＮＭ
ＯＳ）５２で構成され、該抵抗５１の一端が差動段２０
のＰＭＯＳ２６のドレインに接続されている。抵抗５１
の他端はＮＭＯＳ５２のドレインに接続され、このＮＭ
ＯＳ５２のソースがＧＮＤノードに接続され、ゲートが
バイアス回路１０ＤのＮＭＯＳ１４のゲートに接続され
てバイアス電圧ＶＢ２が印加されるようになっている。
又、抵抗３２の抵抗値Ｒ３２と抵抗５１の抵抗値Ｒ５
１、及びＮＭＯＳ３３のディメンジョンとＮＭＯＳ５２
のディメンジョンは、同じ電流が流れるように調整され
ている。本実施形態のバイアス回路１０Ｄとレベルシフ
ト段３０Ｄの動作は、第５の実施形態とほぼ同様である
が、電流補正段５０が設けられているので、この電流補
正段５０によって差動段２０の左右の電流を等しくして
いる点のみが異なっている。このため、本実施形態で
は、次のような効果がある。第５の実施形態では、差動
段２０の差動出力電圧ＶＡからレベルシフト段３０Ｄに
電流が流れ込むために、該差動段２０のＰＭＯＳ２６の
電流とＰＭＯＳ２７の電流に差が生じるので、オフセッ
トが大きくなってしまう。これに対し、本実施形態で
は、電流補正段５０によって差動段２０の左右の電流が
等しくなるので、オフセットを小さくできる。
【００２８】（第７の実施形態） 図８は、本発明の第７の実施形態を示す演算増幅器の回
路図であり、第５の実施形態を示す図６中の要素と共通
の要素には共通の符号が付されている。この演算増幅器
は、第５の実施形態と同様にＶＤＤが２Ｖ程度以上のＣ
ＭＯＳＬＳＩで構成されているが、該第５の実施形態の
レベルシフト段３０Ｄに代えて、構成の異なるレベルシ
フト段３０Ｅが設けられている。レベルシフト段３０Ｅ
は、第５の実施形態のレベルシフト段３０Ｄに、第１０
のトランジスタ（例えば、ＰＭＯＳ）３４が付加された
構成になっている。ＰＭＯＳ３４は、ドレインが第１の
ノードＮ３１に接続され、ソースがＶＤＤノードに接続
され、ゲートがバイアス回路１０Ｄの第１のトランジス
タ（例えば、ＰＭＯＳ）１１のゲートに接続されてバイ
アス電圧ＶＢ３が印加されるようになっている。その他
の構成は、第５の実施形態と同様である。本実施形態で
は、基本的には第５の実施形態の動作と同じであるが、
さらに加えて、バイアス回路１０Ｄとレベルシフト段３
０ＥのＭＯＳＦＥＴのディメンジョンＷ／Ｌと抵抗値
を、ＰＭＯＳ１１：ＰＭＯＳ３４＝ＮＭＯＳ１４：ＮＭ
ＯＳ３３＝Ｒ１３：Ｒ３２のように設定すれば、ＰＭＯ
Ｓ３４を流れる電流とＮＭＯＳ３３を流れる電流とを等
しくできる。このため、第５の実施形態とほぼ同様の効
果がある。さらに、ＰＭＯＳ３４を流れる電流とＮＭＯ
Ｓ３３を流れる電流とを等しくすれば、差動段２０から
レベルシフト段３０Ｅに電流が流れ込まない。これによ
り、差動段２０の左右を流れる電流の不均衡によって発
生するオフセットを抑えることが可能である。
路図であり、第５の実施形態を示す図６中の要素と共通
の要素には共通の符号が付されている。この演算増幅器
は、第５の実施形態と同様にＶＤＤが２Ｖ程度以上のＣ
ＭＯＳＬＳＩで構成されているが、該第５の実施形態の
レベルシフト段３０Ｄに代えて、構成の異なるレベルシ
フト段３０Ｅが設けられている。レベルシフト段３０Ｅ
は、第５の実施形態のレベルシフト段３０Ｄに、第１０
のトランジスタ（例えば、ＰＭＯＳ）３４が付加された
構成になっている。ＰＭＯＳ３４は、ドレインが第１の
ノードＮ３１に接続され、ソースがＶＤＤノードに接続
され、ゲートがバイアス回路１０Ｄの第１のトランジス
タ（例えば、ＰＭＯＳ）１１のゲートに接続されてバイ
アス電圧ＶＢ３が印加されるようになっている。その他
の構成は、第５の実施形態と同様である。本実施形態で
は、基本的には第５の実施形態の動作と同じであるが、
さらに加えて、バイアス回路１０Ｄとレベルシフト段３
０ＥのＭＯＳＦＥＴのディメンジョンＷ／Ｌと抵抗値
を、ＰＭＯＳ１１：ＰＭＯＳ３４＝ＮＭＯＳ１４：ＮＭ
ＯＳ３３＝Ｒ１３：Ｒ３２のように設定すれば、ＰＭＯ
Ｓ３４を流れる電流とＮＭＯＳ３３を流れる電流とを等
しくできる。このため、第５の実施形態とほぼ同様の効
果がある。さらに、ＰＭＯＳ３４を流れる電流とＮＭＯ
Ｓ３３を流れる電流とを等しくすれば、差動段２０から
レベルシフト段３０Ｅに電流が流れ込まない。これによ
り、差動段２０の左右を流れる電流の不均衡によって発
生するオフセットを抑えることが可能である。
【００２９】（第８の実施形態） 図９は、本発明の第８の実施形態を示す演算増幅器の回
路図であり、第７の実施形態を示す図８中の要素と共通
の要素には共通の符号が付されている。この演算増幅器
は、第７の実施形態と同様にＶＤＤが２Ｖ程度以上のＣ
ＭＯＳＬＳＩで構成されているが、該第７の実施形態に
電流補正段５０Ａが付加されている。電流補正段５０Ａ
は、ゲートが第１のトランジスタ（例えば、ＰＭＯＳ）
１１のゲートに接続された第１１のトランジスタ（例え
ば、ＰＭＯＳ）５３と、第３の抵抗５１と、ゲートがＮ
ＭＯＳ１４のゲートに接続された第９のトランジスタ
（例えば、ＮＭＯＳ）５２とを有し、これらがＶＤＤと
ＧＮＤとの間に直列接続されている。この電流補正段５
０Ａは、レベルシフト段３０Ｅと同様の構成であるが、
ＰＭＯＳ５３のドレイン側の第３のノードが差動段２０
のＰＭＯＳ２６のドレインに接続されている。本実施形
態では、図７の第６の実施形態とほぼ同様の動作をする
が、ＰＭＯＳ３４が電流を流すので、差動段２０の差動
出力電圧ＶＡとレベルシフト段３０Ｅのレベルシフト出
力電圧ＶＢを、第６の実施形態に比べて高く設定でき
る。又、その高さはＰＭＯＳ３４のディメンジョンＷ／
Ｌで調整できる。例えば、ＰＭＯＳ３４＝ＰＭＯＳ５
３、抵抗３２の抵抗値Ｒ３２＝抵抗５１の抵抗値Ｒ５
１、ＮＭＯＳ３３＝ＮＭＯＳ５２のように設定すれば、
差動段２０の左右の電流を均衡させることができる。こ
のため、第６の実施形態とほぼ同様の効果がある。さら
に加えて、レベルシフト出力電圧ＶＢを高く設定できる
ので、出力段４０のＮＭＯＳ４２のゲート電圧Ｖｇが高
くなり、該ＮＭＯＳ４２が大きな負荷を駆動できるよう
になる。又、差動段２０の左右の電流を均衡させること
ができるので、オフセット電圧を小さくできる。
路図であり、第７の実施形態を示す図８中の要素と共通
の要素には共通の符号が付されている。この演算増幅器
は、第７の実施形態と同様にＶＤＤが２Ｖ程度以上のＣ
ＭＯＳＬＳＩで構成されているが、該第７の実施形態に
電流補正段５０Ａが付加されている。電流補正段５０Ａ
は、ゲートが第１のトランジスタ（例えば、ＰＭＯＳ）
１１のゲートに接続された第１１のトランジスタ（例え
ば、ＰＭＯＳ）５３と、第３の抵抗５１と、ゲートがＮ
ＭＯＳ１４のゲートに接続された第９のトランジスタ
（例えば、ＮＭＯＳ）５２とを有し、これらがＶＤＤと
ＧＮＤとの間に直列接続されている。この電流補正段５
０Ａは、レベルシフト段３０Ｅと同様の構成であるが、
ＰＭＯＳ５３のドレイン側の第３のノードが差動段２０
のＰＭＯＳ２６のドレインに接続されている。本実施形
態では、図７の第６の実施形態とほぼ同様の動作をする
が、ＰＭＯＳ３４が電流を流すので、差動段２０の差動
出力電圧ＶＡとレベルシフト段３０Ｅのレベルシフト出
力電圧ＶＢを、第６の実施形態に比べて高く設定でき
る。又、その高さはＰＭＯＳ３４のディメンジョンＷ／
Ｌで調整できる。例えば、ＰＭＯＳ３４＝ＰＭＯＳ５
３、抵抗３２の抵抗値Ｒ３２＝抵抗５１の抵抗値Ｒ５
１、ＮＭＯＳ３３＝ＮＭＯＳ５２のように設定すれば、
差動段２０の左右の電流を均衡させることができる。こ
のため、第６の実施形態とほぼ同様の効果がある。さら
に加えて、レベルシフト出力電圧ＶＢを高く設定できる
ので、出力段４０のＮＭＯＳ４２のゲート電圧Ｖｇが高
くなり、該ＮＭＯＳ４２が大きな負荷を駆動できるよう
になる。又、差動段２０の左右の電流を均衡させること
ができるので、オフセット電圧を小さくできる。
【００３０】なお、本発明は上記実施形態に限定され
ず、種々の利用形態や変形が可能である。第１及び第２
の実施形態では、ＶＤＤが３Ｖ程度以上のＣＭＯＳ Ｌ
ＳＩに適用した例、第３及び第４の実施形態では、ＶＤ
Ｄが５Ｖ程度以上のＣＭＯＳ ＬＳＩに適用した例、第
５、第６、第７及び第８の実施形態では、ＶＤＤが２Ｖ
程度以上のＣＭＯＳ ＬＳＩに適用した例をそれぞれ説
明したが、本発明はこれらのＶＤＤの電圧に限定され
ず、あるいはＣＭＯＳ ＬＳＩ以外の回路で構成しても
よい。例えば、上記実施形態の各トランジスタは、ＭＯ
ＳＦＥＴ以外のＦＥＴで構成したり、あるいはＦＥＴ以
外のトランジスタで構成してもよい。
ず、種々の利用形態や変形が可能である。第１及び第２
の実施形態では、ＶＤＤが３Ｖ程度以上のＣＭＯＳ Ｌ
ＳＩに適用した例、第３及び第４の実施形態では、ＶＤ
Ｄが５Ｖ程度以上のＣＭＯＳ ＬＳＩに適用した例、第
５、第６、第７及び第８の実施形態では、ＶＤＤが２Ｖ
程度以上のＣＭＯＳ ＬＳＩに適用した例をそれぞれ説
明したが、本発明はこれらのＶＤＤの電圧に限定され
ず、あるいはＣＭＯＳ ＬＳＩ以外の回路で構成しても
よい。例えば、上記実施形態の各トランジスタは、ＭＯ
ＳＦＥＴ以外のＦＥＴで構成したり、あるいはＦＥＴ以
外のトランジスタで構成してもよい。
【００３１】
【発明の効果】以上詳細に説明したように、第１の発明
によれば、第１乃至第７のトランジスタのＷ／Ｌと第１
及び第２の抵抗の抵抗値とに対して、所定の相似的な関
係を持たせたので、バイアス回路を貫通する電流の定数
倍が出力段の貫通電流となり、この出力段の貫通電流を
簡単に制御できる。その上、レベルシフト段に第２の抵
抗を挿入して、この抵抗を流れる電流と該抵抗値との積
によってレベルシフト電圧を制御するようにしたので、
該レベルシフト電圧を小さくして大きな負荷を駆動でき
るようにしたり、あるいはレベルシフト電圧を大きくし
て出力段に流れる貫通電流を少なくするようにすること
ができる。しかも、出力段に流れる貫通電流を抑制しつ
つ、クロスオーバ歪みの発生を防止することができる。
第２及び第３の発明によれば、第４のトランジスタのソ
ース電圧が変動した時のバックバイアス効果によって該
第４のトランジスタの閾値電圧の変動が抑えられるの
で、レベルシフト段におけるレベルシフト電圧の変動が
抑えられる。又、第１の発明では、バックバイアス効果
によって第４のトランジスタの閾値電圧が上がると、正
常に動作する最低の第１の電源電位が上がってしまう
が、この第２及び第３の発明では、第１の発明よりも低
い第１の電源電位で動作する。第４及び第６の発明によ
れば、第１の発明と同値のレベルシフト電圧を得るため
に必要な第１と第２の抵抗の値を小さくできるので、演
算増幅器を例えば大規模集積回路（ＬＳＩ）で形成した
場合、このＬＳＩのパターンにおける第１及び第２の抵
抗の形成面積を小さくできる。あるいは、必要なバイア
ス回路の電流とレベルシフト段の電流を小さくできる。
第５及び第７の発明によれば、第４及び第６の発明より
も低い第１の電源電位で動作できる。
によれば、第１乃至第７のトランジスタのＷ／Ｌと第１
及び第２の抵抗の抵抗値とに対して、所定の相似的な関
係を持たせたので、バイアス回路を貫通する電流の定数
倍が出力段の貫通電流となり、この出力段の貫通電流を
簡単に制御できる。その上、レベルシフト段に第２の抵
抗を挿入して、この抵抗を流れる電流と該抵抗値との積
によってレベルシフト電圧を制御するようにしたので、
該レベルシフト電圧を小さくして大きな負荷を駆動でき
るようにしたり、あるいはレベルシフト電圧を大きくし
て出力段に流れる貫通電流を少なくするようにすること
ができる。しかも、出力段に流れる貫通電流を抑制しつ
つ、クロスオーバ歪みの発生を防止することができる。
第２及び第３の発明によれば、第４のトランジスタのソ
ース電圧が変動した時のバックバイアス効果によって該
第４のトランジスタの閾値電圧の変動が抑えられるの
で、レベルシフト段におけるレベルシフト電圧の変動が
抑えられる。又、第１の発明では、バックバイアス効果
によって第４のトランジスタの閾値電圧が上がると、正
常に動作する最低の第１の電源電位が上がってしまう
が、この第２及び第３の発明では、第１の発明よりも低
い第１の電源電位で動作する。第４及び第６の発明によ
れば、第１の発明と同値のレベルシフト電圧を得るため
に必要な第１と第２の抵抗の値を小さくできるので、演
算増幅器を例えば大規模集積回路（ＬＳＩ）で形成した
場合、このＬＳＩのパターンにおける第１及び第２の抵
抗の形成面積を小さくできる。あるいは、必要なバイア
ス回路の電流とレベルシフト段の電流を小さくできる。
第５及び第７の発明によれば、第４及び第６の発明より
も低い第１の電源電位で動作できる。
【図１】本発明の第１の実施形態を示す演算増幅器の回
路図である。
路図である。
【図２】従来の演算増幅器の回路図である。
【図３】本発明の第２の実施形態を示す演算増幅器の回
路図である。
路図である。
【図４】本発明の第３の実施形態を示す演算増幅器の回
路図である。
路図である。
【図５】本発明の第４の実施形態を示す演算増幅器の回
路図である。
路図である。
【図６】本発明の第５の実施形態を示す演算増幅器の回
路図である。
路図である。
【図７】本発明の第６の実施形態を示す演算増幅器の回
路図である。
路図である。
【図８】本発明の第７の実施形態を示す演算増幅器の回
路図である。
路図である。
【図９】本発明の第８の実施形態を示す演算増幅器の回
路図である。
路図である。
１０，１０Ａ，１０Ｂ，１０Ｃ，１０Ｄ バイアス回
路 ２０ 差動段 ３０，３０Ａ，３０Ｂ，３０Ｃ，３０Ｄ，３０Ｅ レ
ベルシフト段 ３１，３３，４２ ＮＭＯＳ １３，３２ 抵抗 ３４，４１ ＰＭＯＳ ４０ 出力段 ５０，５０Ａ 電流補正段
路 ２０ 差動段 ３０，３０Ａ，３０Ｂ，３０Ｃ，３０Ｄ，３０Ｅ レ
ベルシフト段 ３１，３３，４２ ＮＭＯＳ １３，３２ 抵抗 ３４，４１ ＰＭＯＳ ４０ 出力段 ５０，５０Ａ 電流補正段
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭59−97212（ＪＰ，Ａ) 特開 平１−165208（ＪＰ，Ａ) 特開 平10−65460（ＪＰ，Ａ) 特開 平11−340752（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03F 3/45
Claims (7)
- 【請求項１】 ダイオード接続された第１のトランジス
タ、ダイオード接続された第２のトランジスタ、第１の
バイアスノード、電圧降下によりバイアス電圧を生成す
る第１の抵抗、前記バイアス電圧を出力する第２のバイ
アスノード、及びダイオード接続された第３のトランジ
スタを有し、前記第１及び第２のトランジスタは、第１
の電源電位ノードと前記第１のバイアスノードとの間に
直列に接続され、前記第１の抵抗は、前記第１のバイア
スノードと前記第２のバイアスノードとの間に接続さ
れ、前記第３のトランジスタは、前記第２のバイアスノ
ードと第２の電源電位ノードとの間に接続されたバイア
ス回路と、 第１の入力電圧と第２の入力電圧との差を増幅して差動
出力電圧を出力する差動段と、 前記差動出力電圧によって導通状態が制御される第４の
トランジスタ、第１のノード、第２の抵抗、レベルシフ
ト出力電圧を出力する第２のノード、及び前記バイアス
電圧によって導通状態が制御されて一定電流を流す第５
のトランジスタを有し、前記第４のトランジスタは、前
記第１の電源電位ノードと前記第１のノードとの間に接
続され、前記第２の抵抗は、前記第１のノードと前記第
２のノードとの間に接続され、前記第５のトランジスタ
は、前記第２のノードと前記第２の電源電位ノードとの
間に接続され、前記第２の抵抗を流れる電流と該第2の
抵 抗の抵抗値との積によって制御されるレベルシフト電
圧で前記差動出力電圧のレベルをシフトして前記レベル
シフト電圧を前記第２のノードから出力するレベルシフ
ト段と、 前記差動出力電圧によって導通状態が制御される第６の
トランジスタ、出力ノード、及び前記レベルシフト出力
電圧によって導通状態が制御される第７のトランジスタ
を有し、前記第６のトランジスタは、前記第１の電源電
圧ノードと前記出力ノードとの間に接続され、前記第７
のトランジスタは、前記出力ノードと前記第２の電源電
位ノードとの間に接続されたプッシュプル型の出力段と
を備え、 前記第１乃至第７のトランジスタにおけるゲート長Ｌに
対するゲート幅Ｗの比 の値をＷ／Ｌとして、前記第１の
トランジスタのＷ／Ｌと前記第６のトランジスタのＷ／
Ｌとの比は、前記第３のトランジスタのＷ／Ｌと前記第
７のトランジスタのＷ／Ｌとの比に実質的に等しく、か
つ前記第３のトランジスタのＷ／Ｌと前記第５のトラン
ジスタのＷ／Ｌとの比は、前記第２のトランジスタのＷ
／Ｌと前記第４のトランジスタのＷ／Ｌとの比、及び前
記第１の抵抗の抵抗値と前記第２の抵抗の抵抗値との比
に実質的に等しいことを特徴とする演算増幅器。 - 【請求項２】 請求項１記載の演算増幅器において、 前記第２のトランジスタは電界効果トランジスタを用い
て構成されており、前記第２のトランジスタの基板は前
記第２のトランジスタのソースに接続されていることを
特徴とする演算増幅器。 - 【請求項３】 請求項１記載の演算増幅器において、 前記第４のトランジスタは電界効果トランジスタを用い
て構成されており、前記第４のトランジスタの基板は前
記第４のトランジスタのソースに接続されていることを
特徴とする演算増幅器。 - 【請求項４】 請求項１記載の演算増幅器において、 前記第２のトランジスタは、直列接続された複数の電界
効果トランジスタにより構成されており、かつ前記複数
の電界効果トランジスタにおける各々のゲートは、前記
複数の電界効果トランジスタの各々のドレインに接続さ
れていることを特徴とする演算増幅器。 - 【請求項５】 請求項４記載の演算増幅器において、 前記複数の電界効果トランジスタの各々の基板は、前記
複数の電界効果トランジスタの各々のソースに接続され
ていることを特徴とする演算増幅器。 - 【請求項６】 請求項１記載の演算増幅器において、 前記レベルシフト段における前記第４のトランジスタと
前記第２の抵抗との間には、複数の第８のトランジスタ
が直列に接続され、 前記複数の第８のトランジスタは、それぞれ電界効果ト
ランジスタを用いて構成されており、かつ前記複数の第
８のトランジスタにおける各々のゲートは、前記複数の
第８のトランジスタの各々のドレインに接続されている
ことを特徴とする演算増幅器。 - 【請求項７】 請求項６記載の演算増幅器において、 前記複数の第８のトランジスタの各々の基板は、前記複
数の第８のトランジスタの各々のソースに接続されてい
ることを特徴とする演算増幅器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25508498A JP3343218B2 (ja) | 1998-09-09 | 1998-09-09 | 演算増幅器 |
| US09/390,023 US6246288B1 (en) | 1998-09-09 | 1999-09-03 | Operational amplifier |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25508498A JP3343218B2 (ja) | 1998-09-09 | 1998-09-09 | 演算増幅器 |
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| Publication Number | Publication Date |
|---|---|
| JP2000091858A JP2000091858A (ja) | 2000-03-31 |
| JP3343218B2 true JP3343218B2 (ja) | 2002-11-11 |
Family
ID=17273916
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25508498A Expired - Fee Related JP3343218B2 (ja) | 1998-09-09 | 1998-09-09 | 演算増幅器 |
Country Status (2)
| Country | Link |
|---|---|
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| JP3865689B2 (ja) * | 2002-01-15 | 2007-01-10 | 松下電器産業株式会社 | レベルシフト回路 |
| JP2005328464A (ja) * | 2004-05-17 | 2005-11-24 | Toshiba Corp | 増幅器及びこれを用いた液晶ディスプレイ装置 |
| US7078971B2 (en) * | 2004-11-19 | 2006-07-18 | Potentia Semiconductor Inc. | Class AB CMOS amplifiers |
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|---|---|---|---|---|
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| JPS58187015A (ja) * | 1982-04-26 | 1983-11-01 | Nippon Telegr & Teleph Corp <Ntt> | スイツチト・キヤパシタ回路 |
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| JPH05191162A (ja) * | 1991-09-18 | 1993-07-30 | Hitachi Ltd | 演算増幅器および回線終端装置 |
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- 1998-09-09 JP JP25508498A patent/JP3343218B2/ja not_active Expired - Fee Related
-
1999
- 1999-09-03 US US09/390,023 patent/US6246288B1/en not_active Expired - Fee Related
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|---|---|
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