JPS58187015A - スイツチト・キヤパシタ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、複数個のアナログスイッチと、複数個の容量
素子と、少くとも１個の演算増幅器を用いて等価的な時
定数回路を構成するスイソチト・キャパシタ回路に関し
、とくにＭＯ８形集積回路によって構成したスイッチト
・キャパシタ回路に関する。

第１図は従来のスイッチト・キャパシタ回路の基本回路
を示すものである。演算増幅器１の出力反転 端子２と一方の入力端子（４に＝４に＋・入力端子）３
との間に容量素−子４が接続されている。容量素子５の
一端にはアナログスイッチ６および７の一端が接続され
、容量素子５の他端にはアナログスイッチ８および９の
一端が接続されている。アナログスイッチ６の他端は信
号入力端子１０に接続され、アナログスイッチ８の他端
は演算増幅器の入力端子３に接続されアナログスイッチ
７および９の他端は接地されている。アナログスイッチ
６．７゜８．９の各制御入力端子はスイッチ制御回路１
１のスイッチ制御信号φＩＮ’φ１１．φ２Ｎ’　φ２
Ｐの出力端子と接続されている。アナログスイッチ６．
７゜８．９のオン、オフはこれらのスイッチ制御信号に
よって制御される。

容量素子５は、アナログスイッチ６および９がオン、ア
ナログスイッチ７および８がオフの状態のとき、信号入
力端子１０からの入力電圧Ｖｉｎ　　によって充電され
る。アナログスイッチ６および９がオフ、アナログスイ
ッチ７および８がオンの状態のとき、コンデンサ５の電
荷はコンデンサ４に積分される。この積分ｌの時定数は
、コンデンサ４の容量をＣ１、コンデンサ５の容量をＣ
２、アナログスイッチのオン、オフの繰返し周波数（即
ち、で、極めて小さな容量を用いて大きな時定数を実現
することができる。このスイッチト・キャパシタ回路に
よれば集積回路の基板上に作られる容量素子のように、
その容量が極めて小さいものも時定数の素子として利用
できるので、大きな時定数を有する積分器、あるいはフ
ィルタ等を集積化して極めて小形化することが可能とな
る。従って、集積回路中の時定数回路としてスイッチト
、キャパシタ回路が従来から広く利用されている。

ところが、集積回路の基板上にスイッチト・キャパシタ
回路゛を作った場合に、電源に含まれる鍵音が信号線に
漏れるという問題があった。この電源雑音の信号線への
漏洩は電源雑音抑圧比（ＰＳＲＲ）の特性で評価される
。従来の集積化したスイッチト・キャパシタ回路におけ
る電源雑音抑圧比の劣化の原因を以下に図を用いて説明
する。

第１の劣化要因は、演算増幅器１０入力端子３０入力容
量を通して電源電圧変動によって変化する演算増幅器１
内部の接続点（ノード）電圧によって入力端子３に電荷
が移動することによって発生する。第２図は従来のＣＭ
Ｏ８演算増幅器の回路例を示すものである。スイッチト
・キャパシタ回路を集積化するとき、容量素子の構造が
ＭＯＳトランジスタの構造と類似しているので製造プロ
セスが複雑化しないことや、アンプの入力インピーダン
スが極めて高くできることから、ＭＯ８製造プロセスが
一般に使われる。なかでも、スイッチの特性、アンプの
特性の点で有利な０ＭＯ８製造プロセスを用いることが
多い。第２図のＣＭＯ８演算増幅器は、トランジスタ２
１〜２５からなる差動増幅段、トランジスタ２６．　２
７からなる電圧増幅段、トランジスタ２８．　２９から
なる位相補償用バッファ、トランジスタ３０〜３２のバ
イアス回路、および位相補償容量３３で構成されている
。第３図（ａ）は、ＣＭＯＳデバイス構造の概略を示す
。断面図で４ルＭＯＳトランジスタの４つの端子、即ち
ゲートＧ１ソースＳ１　ドレインＤ１基板Ｂの各端子間
に、同図（ｂ）に示すように容量Ｃｇｄ＋　Ｃｇｓ＝　
Ｃｄｂ−Ｃｓｂ　が形成される。Ｐチャネル形ＭＯ８の
基板は第３図（ａ）の左側部分に示す構造から明らかな
ように各トランジ第４図ハ、ＭＯＳトランジスタの電流
特性を示しだもので、同図から明らかなように飽和領域
ではドレイン、ソース間電圧ｖｄｓ　　に対して定電流
特性を示す。

第２図に示す演算増幅器において、電源電圧ｖＤＤある
いはＶ８Ｓが変化すると、各段の動作電流は変化する。

各増幅段の動作電流はトランジスタ２５゜２７、　２９
．　３２の（チャネル幅）／（チャネル長）比の大きさ
と、バイアス回路の電流値に比例して定まる。

バイアス回路は電源電圧を分圧して各ＭＯ８）ランンス
タ３０．３１．３２のゲート、ソース間電圧Ｖｇｓを与
えてそれらのトランジスタの動作電流を定めているので
、電源電圧が変化するとバイアス回路電流が変わり、各
増幅段の動作電流も変わる。差動増幅段において動作電
流が変化すると、トランジスタ２３．　２４は飽和領域
で動作しているので、トランジスタ２３．２４のゲート
、ソース間電圧ｖｇ８は変化してしまう。つまシ、接続
点３３の電圧ＶＡ２が変動する。同様に接続点３４．　
３５の電圧ＶＡＩＩＶＡ３も変動する。演算増幅器の出
力端子３６から入力端子３７に帰還をかけている場合、
入出力間の利得によって出力端子３６の電圧■。ｕｔの
変動は抑えられる。ところが、接続点３４の電圧■ＡＩ
％接続点３５の電圧ｖＡ２の電圧変動は帰還によって抑
圧されス、トランジスタ２３のゲートとソース間の容量
Ｃｇ８、ゲートとドレイン間の容量Ｃｇｄを通して入力
端子３７に電荷の移動を引き起こす。これがスイッチト
・キャパシタ回路では容量４（第１図）に積分され、結
果的に出力電圧Ｖ。ｕｔの変化を引き起す。一般にＭＯ
Ｓ　）ランジスタはバイポーラトランジスタ等に比較し
て電流雑音が大きいので、これを低減するだめにトラン
ジスタ２３．　２４のゲート面積を大きく設計するのが
普通である。そのため、トランジスタ２３のゲート容量
Ｃｇｌ！、Ｃｇｄ　は比較的大きな値であり、従って、
スイッチト・キャパシタ回路にＣＭＯＳ演算増幅器を用
いる際にはこのＣＭＯＳ演算増幅器での電源雑音抑圧比
をどのようにして良くするかが大きな問題であった。

第２の電源雑音抑圧比の劣化要因はアナログスイッチを
構成するＭＯＳトランジスタの浮遊容量を通して、電源
電圧の変動が直接に演算増幅器の入力端子に伝達され、
それが容量素子で積分されることによって生じる。第５
図はＣＭＯＳアナログスイッチの回路を示すもので、こ
の回路は、ＰチャネルＭＯ８）ランジスタ４１とＮチャ
ネルＭＯＳ　）う／ラスタ４２からなり、各ゲートに接
続されたゲート端子４３．４４にスイッチ制御信号φＩ
ＮＩφ１Ｐ・・・・・・等を加えることによって端子４
５．４６間の接続がオン、オフ制御される。図示されて
いないが、ＰチャネルＭＯ８）ランジスタ４１の基板は
ｖＤＤ　　電源に、ＮチャネルＭＯＳ　）ランジスタ４
２の基板ハ■ｓｓ電源に接続される。スイッチ制御信号
φＩＮ　　ｌφ１．。

φ２Ｎ　　ｌφ２Ｐは・スイッチ制御回路によって発生
される。第６図はそのスイッチ制御回路の一例を示すも
ので、インバータ５０、オーバラップ防止回路５１．５
２、相補形の一対のＭＯＳ　）ランジスタからなるイン
バータ５３．５４．５５．５６からなっている。

出力のスイッチ制御信号φＩＮ’φ１ｐｔφ２Ｎｌφ２
．は電源電圧ＶＤＤｌ　’８８のいずれかであり、これ
らがアナログスイッチのゲート端子に印加されて、オン
、オフ制御される。

従って、アナログスイッチを構成するＰチャネルＭＯ８
）ランジスタの浮遊容量Ｃｄｂ、Ｃ８ｂ（ｌ−ｔＶＤＤ
電源に、ＮチャネルＭＯＳ　）ランジスタの浮遊容量Ｃ
ｄｂ。

ＣｓｂはＶｓｓ電源に、両ＭＯ８）ランジスタの浮遊容
量ｃ、　、　ｃ、はｖＤＤあるいはｖ８８電源ニ、ツレ
ツレ直接につながっている。第１図において、アナログ
スイッチ８がオフの状態では、同スイッチ８の持つ浮遊
容量を通して、またアナログスイッチ８がオンの状態で
は、アナログスイッチ８，９の持つ浮遊容量を通して、
それぞれ電源電圧変動が演算増幅器の入力端子３に伝達
され、容量素子４に積分される。

この第２の電源雑音抑圧比の要因は第１の要因に比較し
て、その程度は小さいが、高次のフィルタ等を構成する
場合にはアナログスイッチ数が増加するため問題であっ
た。

本発明は集積化したスイッチト・キャパシタ回路におい
て、従来技術の前記問題を解決し、電源電圧の変動即ち
電源雑音によって生ずる睦比の劣化を防止することを目
的とする。即ち、本発明は、前記第１および第２の電源
雑音抑圧比の劣化要因を除去することを目的とする。

本発明は、前記第１の電源雑音抑圧比の劣化要因である
演算増幅器の入力部を構成する差動増幅器の入力容量を
通して電源電圧変動が信号線（信号入力端子）に漏洩す
ることを除去するために、本発明は、まず第１に、演算
増幅器の各増幅段の動作電流を安定化した。その安定化
は、前記の各増幅段の動作電流を定めるＭＯ８形トラン
ジスタのゲート、ソース間電圧を一定に保持することに
より行なっている。そのだめの具体的手段として、本発
明は演算増幅器に、安定な基準電圧ｖＲＥＦをもとに動
作するカレントミラー回路を用いた第１のバイアス回路
を設けた点に特徴がある。

また第２に、本発明は演算増幅器の電圧増幅段の動作点
を安定化した。その安定化は、増幅段を構成する駆動用
ＭＯ８形トランジスタのゲート端子に電源電圧変動成分
を、そのトランジスタのソースに印加される電源電圧に
含まれる変動成分の位相と同相に印加して、その駆動用
ＭＯ８形トランジスタのゲート、ソース間電圧を電源電
圧変動に対して一定に保つ第２のバイアス回路を設ける
ことによって行なっている。

なお、これらの第１および第２のバイアス回路はどちら
か一方のみを用いても、ＶＮ比の向上に効果があるが、
両方を共に用いることにより、一層の効果を発揮できる
。

アナログスイッチを構成するＭＯＳ　）ランジスタの基
板とドレイン、あるいは基板とソースの間の浮遊容量を
通して電源雑音が信号線に漏洩するという前記第２の劣
化要因を除去するために、本発明はアナログスイッチを
擬似したＭＯ８形トランジスタの浮遊容量を用いて、電
源電圧変動のアナログスイッチでの漏れ成分に相当する
電圧を検出し、その検出した逆相電圧を、アナログスイ
ッチを構成するＭＯ８形トランジスタの基板に印加して
、前記アナログスイッチでの漏れ成分を相殺する基板バ
イアス回路を設けたことを特徴とする。

本発明は１上記の第１のバイアス回路、第２のバイアス
回路、および基板バイアス回路を設けることによって、
電源電圧変動が信号線に伝達されるのを抑圧する比率、
即ち電源雑音抑圧比、の極めて高いスイソチト・キャパ
シタ回路を実現できる。なお、これらの第１のバイアス
回路、第２のバイアス回路および基板バイアス回路の全
てを組み合わせて用いることにより、極めて高い電源雑
音抑圧比が得られるが、スイッチト・キャパシタ回路の
用途に応じて、上記バイアス回路の１つを選択して、あ
るいは２つを選択的に組み合わせて用いても実用上十分
な電源雑音抑圧比を得ることができる。例えば、用いる
アナログスイッチの数が少ない用途の場合には、基板バ
イアス回路は省略しても良い。

以下、本発明の実施例について詳細に説明する。

第７図は本発明のスイッチト・キャパシタ回路に用いる
ＣＭＯ８演算増幅器の具体例を示すものである。このＣ
ＭＯ８演算増幅器は、Ｍｏｓトランジスタ６１〜６５か
らなる差動増幅段、Ｍｏｓトランジスタ６６、６７から
なる電圧増幅段、Ｍｏｓトランジスタ６８．６９からな
る位相補償用バッファ、Ｍｏｓトランジスタ７０〜７２
からなる出力段、電源電圧の変動を検出するｖＤＤ雑音
検出回路７３・および安定化バイアス回路で構成されて
いる。出力段のトランジスタ７０〜７２は出力インピー
ダンスを低下させるためと、電圧増幅段の帯域を広げる
ために付加されたもので、基本的にはこれを省略しても
よい。安定化バイアス回路７４は、１動増幅段の動作電
流を定めるＭＯＳ　トランジスタ６５、！圧増幅段のＭ
ＯＳ　）ランジスタロ７、出力段のＭ’Ｏ８）うンジス
タ７１のそれぞれのゲート、ソース間電圧を一定に保持
するものである。

第８図はこの安定化バイアス回路の具体例を示すもので
ある。この回路はＭＯＳ　）ランジスタ９０〜９３から
なっており、これらのトランジスタは飽和領域で動作す
る。ＭＯＳトランジスタ９１のゲート端子７５に印加さ
れる基準電・圧ｖＲＥＰは、電源電圧ＶＤＤ　ｌ　ｖ８
８に依存せず接地電圧に対して安定な電圧であるので、
ＭＯＳトランジスタ９１のゲート、ソース間電圧戸は一
定であり、ＭＯＳトランジスタ９０．９１を流れる電流
は電源電圧ｖＤＤの如何に依らず一定である。電源電圧
■ＤＤが変化すると、ＭＯＳトランジスタ９１の定電流
特性によってＭＯＳトランジスタ９０のゲート、ソース
間電圧Ｖｇ　ｓが一定になるようにトランジスタ９１の
ドレインの電圧が電源電圧ＶＤＤとともに変化する。従
って端子７９には電源電圧の変化分の電圧ＶＢ□、が表
われる。ＭＯＳトランジスタ９０．９２はソースとゲー
ト端子が共通なカレント・ミラー回路を形成しているの
で、ＭＯＳトランジスタ９２にも電源電圧■ＤＤに依存
しない一定電流が流れる。すると、そのＭＯＳトランジ
スタ９２の定電流特性によりＭＯＳトランジスタ９３の
ゲート、ソース間電圧Ｖｇｓは一定に保たれ、端子７８
の電圧ＶＢＩＡ８は電源電圧ＶＳ８とともに変化する。

したがって、電圧ｖ８□Ａｓでゲート電圧をバイアスさ
れた、第７図のＭＯＳ　）ランジスタロ５、６７、７１
とＭＯＳ　）ランジスタ９３とはそれぞれカレント・ミ
ラー回路を構成し、ＭＯＳトランジスタ６５．６７、７
１のゲート、ソース間電圧■ｇｓは電源電圧■ＤＤ＋　
■８８に依存せず一定であり、各増幅段の動作電流を一
定に保つことができる。

第９図は安定化バイアス回路の端子７５に印加する基準
電圧の発生回路の一例を示すものである。

基準電圧■ＲＥＦは集積回路の外部から安定な電圧を供
給するか、集積回路内部にすでに知られているバンドギ
ャップ形ｖＲＥＦ回路等を設けるか、することによって
得ることができる。第９図の回路は電源雑音の交流成分
を抵抗９７、容量素子９８からなるローパスフィルタに
より除去した電圧を基準電圧■ＲＥＦとして出力する最
も簡易な回路である。

第７図のＣＭＯ８形演算増幅器において、各増幅段の動
作電流を一定にするとＭＯＳ　）ランジスタの定電流特
性により増幅器内部のノード電圧が安定化される。ＭＯ
Ｓ　）ランジスタロ１〜６４からなる差動増幅段におい
て、Ｎチャネル形ＭＯＳトランジスタ６３．６４の基板
電圧効果が大きい場合、Ｐｗｅｌｌを電源電圧ＶＳＳに
接続しておくと、電源電圧Ｖ８８　　の変ｉによりソー
ス、基板間の電圧ｖ３ＢとともにＭＯＳトランジスタ６
３．　６４のスレッショルド電圧が変わり、動作電流を
一定に保ってもＭＯＳ）ランジスタロ３．６４の■８Ｂ
である共通ソース接続点の電圧ｖ８゜が変化してしまう
。

この場合、ＭＯＳトランジスタ６３．６４のＰｗｅ　１
１をノード電圧ｖ８□に接続しておけば、電圧ｖ８Ｂ　
　は一定で、基板電圧効果は除去され、電圧ｖＩ３２は
安定となる。一方、電源電圧■ＤＤ変動に対してはＭＯ
Ｓトランジスタ６１のＶｇｓは一定であるのでそのドレ
イン電圧’Ｂｌは電源電圧ｖＤＤと同相に変動するが、
飽和領域で動作しているＭＯＳ　）ランジスタロ３ノゲ
ート容量はほとんどゲートとソース端子間に分配されて
いるので、７−ド電圧ｖＩ］１変動が反転入力端子８２
に漏れる量φ′小さく、はとんど問題にならない。この
ＭＯＳトランジスタ６３のゲート、ドレイン間容量Ｃｇ
ｄを通して漏れる成分をほぼ完全に除くには１第１０図
に示すように、２個のＰチャネル形トランジスタ６１Ａ
ｅ　６２Ａを追加し、動作電流が一定であればＰチャネ
ル形トランジスタ６１ＡのＶｇｓが変動しないことを利
用し、トランジスタ６１Ａと６３のドレイン同志の接続
点の電圧ＶＢ１′を安定化することができる。

このようにして、各増幅段の動作電流を一定にすること
によって、はぼ電源電圧変動の信号ラインへの伝達は除
去される。しかし、２段目の電圧増幅段の動作点変動に
よる電源雑音抑圧比の劣化は帰還によって防止されてい
るので、高周波領域で帰還量が減少すると電源靴音抑圧
比の劣化が起きる。

第７図の■ＤＤ雑音検出回路７３は電圧増幅段の動作点
変動を抑制するもので、位相補償用バッファ（トランジ
スタ６８．６９）、位相補償容量８５を利用し、電源電
圧■ＤＤ変動にともない電圧増幅段の駆動用のトランジ
スタ６６のゲート電圧をそのトランジスタ６６のソース
の電圧の変動（Ｖａａの変動）の位相と同相に変えトラ
ンジスタ６３の７ｇ８を一定に保つ機能を有する。ＭＯ
Ｓ　）ランジスタロ８と６９のドレイン同士の接続点に
ＶＤＤ変動と同相波形の電圧ｖＢ４を発生させるために
は、ＭＯＳトランジスタ６８のゲートにｖＤＤ変動の位
相と逆相の波形をｖＤＤ検出回路７３によって印加すれ
ばよい。

第１１図は、２種のＶＤＤ雑音検出回路を示すものであ
る。同図（ａ）は、ＭＯＳ　）ランジスタ１０１と１０
２によってＭＯＳ　）ランジスタ１０３のバイアス電圧
を作り、抵抗１０４と容量素子１０５によってｖＤＤ変
動の交流成分をＭＯＳ　トランジスタ１０３のゲートに
印加することによって出力端子１０６にｖＤＤ変動の逆
相波形の電圧ｖＩＩＯＵＴを得るものである。このとき
、ＭＯＳ　）ランジスタ１０７の相互コンダクタンス（
ｇｍ）はＭＯＳトラン／スタ１０３の相互コンダクタン
スより小さく設計する。第１１図（ｂ）は、■ＤＤ変動
の低周波成分まで検出するとき、第１１図（ａ）の抵抗
１０４と容量１０５による時定数は大きく集積回路上に
設けるのに大きな面積が必要になってくることから、抵
抗１０４をＭＯ８回路に置き換えた回路である。

ＭＯＳ　）ランジスタ１０１．１１０によ９ＭＯ８）ラ
ンジスタ１０３のバイアス電圧を発生し、ＭＯＳトラン
ジスタ１１１．１１２．１１３によりＭＯＳ　）ランジ
スタ１１４の■　をスレッショルド電圧よシやや大きな
電圧に３ バイアスし、そのＭＯＳ　）ランジスタ１１４の大きな
オン抵抗を時定数の抵抗として用いている。

第１１図のｖＩ、Ｄ雑音検出回路にはＭＯＳ　）ランジ
スタ１０３．１０７からなる位相反転増幅回路を使用す
るため、高周波で位相遅れを生じる。これを補正するた
めには、電圧増幅段のトランジスタ６６（第７図）のソ
ース端子とｖＤＤ端子との間に、第１２図に示すように
、抵抗１１７と容量素子１１８による位相遅れ回路を挿
入してやればよい。抵抗１１７と容量素子１１８の時定
数は極めて小さいので、集積回路上にこれらの抵抗と容
量素子を内蔵させることは容易である。

以上述べた方法によシ安定化した演算増幅器を用いるこ
とによりスイッチト・キャパシタ回路の電源雑音抑圧比
ＰＳＲＲは大幅に改善される。第７図に示す演算増幅器
は各段の動作電流をＮチャネルＭＯＳで定めているが、
６ＭＯ８の特性から明らかなように、ＰチャネルＭＯ８
を用いて構成しても全く同様な機能を有することができ
る。

第１３図は以上に説明したＣＭＯＳ演算増幅器を含む本
発明のスイノチト・キャパシタ回路の実施例を示すもの
で、同図（ａ）はスイソチト・キャパシタ回路の主要部
、同図（ｂ）はアナログスイッチを構成するＮチャネル
形ＭＯ８）ランジスタのｐ　ｗｅ　ｌ　１に加える電圧
を作る基板バイアス回路を示すものである。

第１３図には、第２の電源雑音抑圧比の劣化要因を除去
するだめの構成部分がとくに詳細に示されている。アナ
ログスイッチ１２１．１２２．１２３．１２４は、第２
図に示すＣＭＯＳアナログスイッチに１個の端子を付加
し、この端子にアナログスイッチを構成するＮチャネル
形ＭＯ８）ランジスタのＰ　ｗｅ　ｌ　Ｉ　　を接続し
た構成のものである。アナログスイッチ１２１゜１２２
、１２３．１２４はそれぞれ第１図の基本回路のアナロ
グスイッチ６．７，８．９に対応する。容量素子１２８
および１２９は、第１図の基本回路の容量素子５および
４にそれぞれ対応する。演算増幅器１２０は第７図に示
す構成のものである。

基板バイアス回路の機能は、要約するとスイッチト・キ
ャパシタ回路に用いたアナログスイッチと同等のダミー
スイッチ１４０を別に用意し、これから電源雑音をスイ
ッチ雑音検出アンプ１４１により検出、増幅し、スイッ
チト・キャパシタ回路のアナログスイッチを介して信号
線へ漏れる電源雑音を消去する電圧ｖｐｗｅ　１　］を
発生することである。

この電圧■　　をアナログスイッチのＰｗｅｌｌ端子に
ｐｗｅ　ｌ　ｌ 印加することにより第２の電源雑音抑圧比の劣化要因を
取り除くことができる。スイッチ制御回路＋３２は従来
のものと同じものが使用でき、スイノチト・キャパシタ
回路の特性は何ら変化させずに電源雑音抑圧比を改善す
ることが可能である。

第２の電源雑音抑圧比の劣化要因であるアナログスイッ
チからの電源変動成分の信号線への漏れは、差動増幅回
路構成のスイッチ雑音検出アンプ１４１で検出・増幅す
る。ダミースイッチ１４０はスイッチト・キャパシタ回
路で使うアナログスイッチと同様な構成のものを用い、
高インピーダンス回路１４３により、はぼ接地電圧の直
流電圧を与えている。これはＭＯＳ　）ランジスタのＣ
ｇｓ　＋　Ｃｇｄ　＋　Ｃｓｂ　＋Ｃｄｂ　の各容量が
アナログスイッチの入出力電圧に依存性を持つためであ
って、接地電圧にバイアスすることで、ダミー・スイッ
チ１４０はスイノチト・キャパシタ回路用スイッチと全
く同じように電源変動を伝達する。レベルシフト回路１
４２はスイッチ動作Ｋ　必Ｗ　ｆｘ　Ｐｗｅｌｌ電圧（
Ｖ８８−Ｖ８８＋　Ｉ　Ｖ程度）に直流レベルを変換す
るものである。なぜなら、スイッチ雑音検出アンプ１４
１の出力電圧■ｓｅは直流帰還によシ接地電圧に安定し
ているからである。

検出・増幅された電源変動の交流成分はダミースイッチ
１４０のＮチャネル形ＭＯ８のＰｗｅｌｌ　を介し、容
量Ｃｄｂ、Ｃ８ｂを通して交流帰還され）スイッチによ
る電源変動を消去するような波形の電圧■１．１を出力
端子１４４に得ることができる。スイノチト・キャパシ
タ回路ではアナログスイッチのオン、オフの状態により
演算増幅器１２００反転入力端子１３４に接続されるス
イッチ容量の状態が変化する。

そこで、ダミースイッチ１４０にＯＮ状態とＯＦＦ状態
の２つのスイッチ、即ちＭＯＳ　）ランジスタ１４７と
１４８からなるスイッチおよびＭＯＳ　）ランジスタ１
４５と１４６からなるスイッチを用い、スイッチト・キ
ャパシタ回路側に第１３図のように補正スイッチ１２７
を追加すれば、完全に相似となり電源変動を消去できる
。ただし、ダミースイッチ１４０にＯＮ状態のみのスイ
ッチを用い、補正スイッチ１２７を追加しない場合にお
いても、消去されない量はわずかである。

第１４図は第１３図（ｂ）の高インピーダンス回路１４
３の他の具体例を示すものである。第１３図（ｂ）に示
すように高インピーダンス回路は高抵抗ＲＥで実現でき
るが、占有面積を減少させるために、第１４図に示す高
インピーダンス回路は有効である。この高インピーダン
ス回路は差動増幅回路の交流出力インピーダンスが極め
て高いことを利用しだもので、ＭＯＳトランジスタ１５
１〜１５３カラ々るバイアス回路、ＭＯＳトランジスタ
１５４〜１５９からなる差動増幅回路、Ｍｏｓトランジ
スタ１６０〜１６２カラなる直流帰還のみループ利得を
下げて回路を安定にするだめのアッテネータ、Ｍｏｓト
ランジスタ１６３゜１６４カらなり、トランジスタ１６
０〜１６２ニハイアスを与える、バイアス回路等から構
成されている。

ＭＯＳ）ランジスタ１５２〜１５５からなる回路構成に
より差動増幅回路の動作電流を安定に小さくして、高出
力インピーダンスをｉている。

第１５図は、スイッチ雑音検出アンプの回路例を示すも
ので、この回路はＭＯＳ　）ランジスタ１７１〜１７５
からなる差動増幅回路の１段で構成されている。

第１６図は、レベルシフト回路例を示すもので、ＭＯＳ
　）ランジスタ１８１．　１８２’からなるソース・ホ
ロワを使ったものである。

第１３図ではレベルシフト回路１４２の出力■ｐｗｅ　
］　１はダミースイッチ１４０のＰｗｅ　１１とスイッ
チト拳キャパシタ回路用アナログスイッチのｐｗｅｌｌ
　　と共通に与えられている。この場合後者のスイッチ
では、スイッチ制御信号がレベルシフト回路の有限な出
力インピーダンスのために、ＰｗｅｌｌＫ伝達される。

これが、ダミースイッチ１４０のＰ％ｖｅｌｌに印加さ
れると電源変動成分が完全に消去されない場合がある。

これを防止するためには、第１７図に示すように）２個
のレベルシフト回路１４２．１４２’を用いて、Ｐｗｅ
ｌｌを分離すればよい。

第１８図は、Ｖｎｏ／Ｖｓｓの正負の電源電圧を使用せ
を接地電圧と考えて、スイッチト・キャパシタ回路を動
作させる構成の演算増幅器の回路例である。

ｒｌＤ 電圧τは電圧ＶＤＤに対して安定であるとするとｖＤｏ
変動に対してのみ動作点を安定に保てば良いので、第７
図の演算増幅器のバイアス回路（第８図）からＭＯｓト
ランジスタ９２．９３を省略したバイアス回路１９０に
よってＰチャネル形ＭＯ８ｆ　）うｙ　シスタ１９３〜
１９６をバイアスし、各増幅段の動作電流のみ安定化す
れば良い。

第１９図は、第１３図のスイッチト・キャパシタ回路と
は、アナログスイッチと容量素子の配列が異なる本発明
の他の実施例を示すものである。即ち、この実施例は、
２個のアナログスイッチ２１１と２１２により、容量素
子１２８への充電と、その容量素子１２８から容量素子
１２９への電荷の移送が行なわれるものである。なお、
基板バイアス回路およびスイッチ制御回路は図示されて
いない。補正スイッチ２１３は第１３図の実施例と同様
に構成され、同様に補正を行なうことができる。

第２０図は補正スイッチを省略した本発明の更に他の実
施例のスイッチト・キャパシタ回路を示すものである。

同図（ａ）は第１３図（ａ）のスイッチト・キャパシタ
基本回路の補正スイッチを省略した形の回路であり、同
図（ｂ）は基板バイアス回路である。

基板バイアス回路のダミースイッチ２２０がスイッチ制
御信号でオン、オフされるよう構成されている。このた
め補正スイッチを省略できるのである。

このようなダミースイッチ２２０を用いた基板バイアス
回路は、１個のキャパシタ基本回路のみを使用する応用
回路の場合に使用することができ、また複数のスイッチ
ト・キャパシタ基本回路が同一のタイミングで動作する
形の応用回路の場合にも使用することができる。

以上説明したように、電源電圧変動に依存しない安定な
電圧である基準電圧ｖＲ）、Ｐを使って動作電流を一定
に保つことによって入力容量を通して電源電圧変動が信
号線に漏れるのを除去した演算増幅器と、スイッチを構
成するＭＯＳの基板とソースあるいはドレインとの間の
容量を通してスイッチの浮遊容量から漏れる電源電圧変
動を打消す基板バイアス回路と、によって電源電圧変動
が信号線に伝達するのを抑圧する比率、即ち電源雑音抑
圧比の高いスイッチト・キャパシタ回路を実現できる。

本発明のように電源雑音抑圧比の高いスイッチト・キャ
パシタ回路は、高効率で安価だがパルス性の雑音の多い
スイッチング形安定化電源より電源電圧を供給されても
、高いＳ／Ｎ比を確保できるため、高価な高性能電源を
必要としない利点がある。また〜本発明によれば、スイ
ッチト・キャパシタ回路とロジック回路を同一の基板上
に集積化する場合に、共通に使われる電源配線、基板を
通してロジック回路の発生するパルス性雑音がスイッチ
ト・キャパシタ回路に漏れるのを抑圧できるため、高性
能で高機能な大規模集積回路を容易に実現できる利点が
ある。さらに、本発明によれば、スイッチト・キャパシ
タ回路を含むアナログ信号を処理する集積回路とロジッ
ク回路の集積回路を同一プリント基板上に実装できると
ともに、同一電源で使用できることから、装置構成上で
大幅な経済化、小形化が図れる利点がある。

【図面の簡単な説明】

第１図は従来のスイッチト・キャパシタ回路の基本回路
を示すものである。 第２図は第１図の回路に用いられる従来の演算増幅器の
一例を示すものである。 第３図はＣＭＯＳデバイス構造の概略を示す図である。 第４図はＭＯＳ　）ランジスタの電流特性を示す図で、
■ｄｓ　　はドレインソース間電圧、Ｉｄ８はドレイン
ソース間に流れる電流を示す。 第５図は第１図のスイッチト・キャパシタ回路に用いる
従来のアナログスイッチの例を示すものである。 第６図は第１図のスイソチト・キャパシタ回路における
スイッチ制御回路の詳細を示すものであるＯ 第７図は本発明のスイッチト・キャパシタ回路に用いる
ＣＭＯＳ演算増幅器の具体例を示すものである。 第８図は第７図の演算増幅器における安定化バイアス回
路の具体例を示すものである。 第９図は第８図の安定化バイアス回路に供給する基準電
圧（■ＲＥＦ　）を発生する回路を示すものである０ 第１Ｏ図は第７図の演ａ増幅器の差動増幅段の一変形例
を示すものである。 第１１図（ａ）および（ｂ）は、それぞれ第７図の演算
増幅器における■ＤＤ雑音検出回路の具体例を示すもの
である。 第１２図は第７図の演算増幅器の電圧増幅段の駆動トラ
ンジスタに対する雑音位相補正回路の例を示すものであ
る。 第１３図は、本発明のスイッチト・キャパシタ回路の一
実施例の回路図で、同図＜８）はスイッチト・キャパシ
タ回路の基本回路（主要部）、同図（ｂ）は基板バイア
ス回路を示すものである。 第１４図は第１３図（ｂ）の基板バイアス回路に用いら
れる高インピーダンス回路の一例を示すものである。 第１５図は第１３図（ｂ）の基板バイアス回路に用いら
れるスイッチ雑音検出アンプの一例を示すものである。 第１６図は基板バイアス回路に用いられるソース・ホロ
ワラ使ったレベルシフト回路の例を示すもの第１８図は
本発明に用いるＣＭＯ８演算増幅器の他の具体例を示す
もので、単一電源で動作させる演算増幅器の例を示すも
のである。 第１９図は、本発明の他の実施例のスイッチト・キャパ
シタ回路を示すものである。 第２０図は、補正スイッチを省略できる本発明のさらに
他の実施例のスイッチト・キャパシタ回路を示すもので
ある。 ７３・・・・・・・・・■ＤＤ雑音検出回路、７５・・
・・・・・・・基準電圧入力端子、７６・・・・・・・
・・安定化バイアス回路、１２０・・・・・・・・・演
算増幅器、１２１〜１２４・・・・・・・・・アナログ
スイッチ、１２８・・・・・・・・・サンプル用容量素
子、１２９・・・・・・・・・積分用容量素子、１３０
・・・・・・・・・スイッチト・キャパシタ回路の信号
入力端子、１３１・・・・・・・・・同信号出力端子、
１３２・・・・・・・・・スイッチ制御回路、１３３・
・・・・・・・・クロック信号入力端子、１４０・・・
・・・・・・ダミースイッチ、１４１・・・・・・・・
・スイッチ雑音検出アンプ、１４２・・・・・・・・・
　レベルシフト回路、１４３・・・・・・・・・高イン
ピーダンス回路、１４４・・・・・・・・・基板バイア
ス回路の出力端子）１４９・・・・・・・・・高電圧側
電源端子、１５０・・・・・・・・・低電圧側電源端子
。 第３図 （０） （ｂ＞　　　　　　　　　　　　　　（ｃｌ第４図 ｄｓ 第５図 φＩＦ（’２Ｎ） 第６図 第８図　　　第９図

Claims (1)

1. 【特許請求の範囲】 （Ｄ　　演算増幅器、容量素子、アナログスイッチで構
   成されるスイソチト・キャパシタ回路において、 電源電圧変動に依存しない安定な基準電圧をもとに動作
   するカレントミラー回路を用いて、演算増幅器の各増幅
   段の動作電流を定めるＭＯ８形トランジスタのゲート、
   ソース間電圧を一定に保つ第１のバイアス回路と、増幅
   段の駆動用ＭＯ８型トランジスタのゲート端子に電源電
   圧変動成分を同相に印加して、そのＭＯ８型トランジス
   タのゲート、ソース間電圧を電源電圧変動に対して一定
   に保つ第２のバイアス回路の、両方あるいはどちらか一
   方を有する前記演算増幅器と、 前記アナログスイッチを擬似したＭＯ３Ｏ３形ンジスタ
   の浮遊容量を用いて電源電圧変動の信号線への漏れ成分
   を検出し、その漏れ成分の逆相電圧を、前記アナログス
   イッチを構成するＭＯＳ形トランジスタの基板に印加し
   て、基板とドレインあるいはソース間容重を通して前記
   アナログスイッチから信号ラインに漏れる電源電圧変動
   成分を打ち消すだめの基板バイアス回路 を備えだことを特徴とするスイッチト・キャパシタ回路
   。 （２）　　演算増幅器、容量素子、アナログスイッチで
   構成されるスイッチト・キャパシタ回路において） 前記演算増幅器が、電源電圧変動に依存しない安定な基
   準電圧をもとに動作するカレントミラー回路を用いて、
   演算増幅器の各増幅段の動作電流を定めるＭＯ８形トラ
   ンジスタのゲート、ソース間電圧を一定に保つ第１のバ
   イアス回路と、増幅段の駆動用ＭＯ５型トランジスタの
   ゲート端子に電源電圧変動成分を同相に印加して、その
   ＭＯ８型トランジスタのゲート）ソース間電圧を電源電
   圧変動に対して一定に保つ第２のバイアス回路の、両方
   あるいはどちらが一方を備えたことを特徴とするスイソ
   チト・キャパシタ回路。 （３）　　演算増幅器、容量素子、アナログスイッチで
   構成されるスイッチト・キャパシタ回路において、 前記アナログスイッチを擬似したＭＯ８Ｏ８形ンジスタ
   の浮遊容量を用いて電源電圧変動の信号線への漏れ成分
   を検出し、その漏れ成分の逆相電圧を、前記アナログス
   イッチを構成するＭＯ８Ｏ８形ンジスタの基板に印加し
   て）基板とドレインあるいはソース間容量を通して前記
   アナログスイッチから信号ラインに漏れる電源電圧変動
   成分を打ち消すだめの基板バイアス回路を備えたことを
   特徴とするスイッチト・キャパシタ回路。