JPH11234088A - スイッチトキャパシタ回路 - Google Patents
スイッチトキャパシタ回路Info
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- JPH11234088A JPH11234088A JP4854698A JP4854698A JPH11234088A JP H11234088 A JPH11234088 A JP H11234088A JP 4854698 A JP4854698 A JP 4854698A JP 4854698 A JP4854698 A JP 4854698A JP H11234088 A JPH11234088 A JP H11234088A
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Abstract
(57)【要約】
【課題】 低しきい値電圧トランジスタをスイッチ素子
として使用したとき、そのリーク電流が入力信号の影響
を受けないようにする。 【解決手段】 サンプルキャパシタＣｓの一方の端子を
第１のスイッチＳＷ１を介して入力端子１に接続すると
共に第１のＮＭＯＳトランジスタ１１を介して最低電位
ＧＮＤの電源に接続し、前記サンプルキャパシタＣｓの
他方の端子を第２のスイッチＳＷ３を介して出力端子３
に接続すると共に第２のＮＭＯＳトランジスタ１２を介
して前記最低電位ＧＮＤの電源に接続し、前記第１のス
イッチＳＷ１および前記第２のＮＭＯＳトランジスタ１
２と、前記第２のスイッチＳＷ３および前記第１のＮＭ
ＯＳトランジスタ１１とを、交互にオン／オフ制御させ
るようにした。
として使用したとき、そのリーク電流が入力信号の影響
を受けないようにする。 【解決手段】 サンプルキャパシタＣｓの一方の端子を
第１のスイッチＳＷ１を介して入力端子１に接続すると
共に第１のＮＭＯＳトランジスタ１１を介して最低電位
ＧＮＤの電源に接続し、前記サンプルキャパシタＣｓの
他方の端子を第２のスイッチＳＷ３を介して出力端子３
に接続すると共に第２のＮＭＯＳトランジスタ１２を介
して前記最低電位ＧＮＤの電源に接続し、前記第１のス
イッチＳＷ１および前記第２のＮＭＯＳトランジスタ１
２と、前記第２のスイッチＳＷ３および前記第１のＮＭ
ＯＳトランジスタ１１とを、交互にオン／オフ制御させ
るようにした。
Description
【０００１】
【発明の属する技術分野】本発明は、低しきい値電圧の
トランジスタで構成する場合に好適なスイッチトキャパ
シタ回路に係り、特にその低しきい値電圧トランジスタ
の大きなリーク電流による精度劣化を防止したスイッチ
トキャパシタ回路に関するものである。
トランジスタで構成する場合に好適なスイッチトキャパ
シタ回路に係り、特にその低しきい値電圧トランジスタ
の大きなリーク電流による精度劣化を防止したスイッチ
トキャパシタ回路に関するものである。
【０００２】
【従来の技術】図７に従来のスイッチトキャパシタ回路
とその後段に接続される積分器の構成を示す。Ｃｓは容
量がＣｓのサンプルキャパシタであって、その一端はス
イッチＳＷ１を介して入力電圧Vinが印加される入力端
子１に接続されると共に、スイッチＳＷ２を介して電源
端子２に接続されている。また、他端はスイッチＳＷ３
を介して出力端子３に接続されると共に、スイッチＳＷ
４を介して電源端子２に接続されている。スイッチＳＷ
１，ＳＷ４は制御信号ＣＫ２で制御され、スイッチＳＷ
２，ＳＷ３は制御信号ＣＫ１で制御される。制御信号Ｃ
Ｋ１、ＣＫ２は位相が互いに逆相のクロックである。前
記電源端子２にはアナログのバイアス電位（アナログ電
圧ＡＧ又はアナログ接地ＧＮＤ）が印加される。以上に
よりスイッチトキャパシタ回路が構成される。
とその後段に接続される積分器の構成を示す。Ｃｓは容
量がＣｓのサンプルキャパシタであって、その一端はス
イッチＳＷ１を介して入力電圧Vinが印加される入力端
子１に接続されると共に、スイッチＳＷ２を介して電源
端子２に接続されている。また、他端はスイッチＳＷ３
を介して出力端子３に接続されると共に、スイッチＳＷ
４を介して電源端子２に接続されている。スイッチＳＷ
１，ＳＷ４は制御信号ＣＫ２で制御され、スイッチＳＷ
２，ＳＷ３は制御信号ＣＫ１で制御される。制御信号Ｃ
Ｋ１、ＣＫ２は位相が互いに逆相のクロックである。前
記電源端子２にはアナログのバイアス電位（アナログ電
圧ＡＧ又はアナログ接地ＧＮＤ）が印加される。以上に
よりスイッチトキャパシタ回路が構成される。
【０００３】４はオペアンプであって、容量がＣｉの積
分用キャパシタＣｉとで積分器を構成している。このオ
ペアンプ４の反転入力端子(-)はスイッチトキャパシタ
回路の出力端子３に接続され、非反転入力端子(+)はバ
イアス用の電圧ＡＧが印加される電源端子５に接続さ
れ、出力端子は出力端子６に接続される。
分用キャパシタＣｉとで積分器を構成している。このオ
ペアンプ４の反転入力端子(-)はスイッチトキャパシタ
回路の出力端子３に接続され、非反転入力端子(+)はバ
イアス用の電圧ＡＧが印加される電源端子５に接続さ
れ、出力端子は出力端子６に接続される。
【０００４】図８は図７に示した回路のスイッチＳＷ
１，ＳＷ２，ＳＷ３，ＳＷ４をそれぞれ図９に示すよう
な構成のＣＭＯＳのアナログスイッチで構成した場合の
回路を示す図である。図９において、ｐＭＯＳトランジ
スタＭＰはそのソース・ゲート間の電圧Vgspがしきい値
Vthpを越えると導通し、ｎＭＯＳトランジスタＭＮはそ
のソース・ゲート間の電圧Vgsnがしきい値電圧Vthnを越
えると導通する。このアナログスイッチは、両トランジ
スタＭＰ，ＭＮのゲートに図９に示すように接地電位Ｇ
ＮＤ、高電源電圧Ｖｄｄが印加すると導通する。
１，ＳＷ２，ＳＷ３，ＳＷ４をそれぞれ図９に示すよう
な構成のＣＭＯＳのアナログスイッチで構成した場合の
回路を示す図である。図９において、ｐＭＯＳトランジ
スタＭＰはそのソース・ゲート間の電圧Vgspがしきい値
Vthpを越えると導通し、ｎＭＯＳトランジスタＭＮはそ
のソース・ゲート間の電圧Vgsnがしきい値電圧Vthnを越
えると導通する。このアナログスイッチは、両トランジ
スタＭＰ，ＭＮのゲートに図９に示すように接地電位Ｇ
ＮＤ、高電源電圧Ｖｄｄが印加すると導通する。
【０００５】上記したスイッチトキャパシタ回路では、
スイッチを構成するＭＯＳトランジスタのソース・ドレ
インの拡散容量がＧＮＤ又は電源に対する寄生容量とし
て、キャパシタＣｓのａ点、ｂ点につく。ここでは、ｂ
点につく寄生キャパシタは精度に影響を与えないので、
図１０に示すような、ａ点につく容量Ｃｐの寄生キャパ
シタＣｐについて考察する。
スイッチを構成するＭＯＳトランジスタのソース・ドレ
インの拡散容量がＧＮＤ又は電源に対する寄生容量とし
て、キャパシタＣｓのａ点、ｂ点につく。ここでは、ｂ
点につく寄生キャパシタは精度に影響を与えないので、
図１０に示すような、ａ点につく容量Ｃｐの寄生キャパ
シタＣｐについて考察する。
【０００６】まず、スイッチトキャパシタ回路の動作に
ついて説明する。初めにスイッチＳＷ１，ＳＷ４を閉
じ、スイッチＳＷ２，ＳＷ３を開く。これにより、キャ
パシタＣｓに、「Ｃｓ（Vin−ＡＧ）」の電荷を蓄積す
る。このときは、スイッチＳＷ４が閉じているため、寄
生キャパシタＣｐには、「Ｃｐ・ＡＧ」の電荷が蓄積さ
れる。よって、ａ点から見える初めの電荷量は、「Ｃｓ
（Vin−ＡＧ）＋Ｃｐ・ＡＧ」となる。
ついて説明する。初めにスイッチＳＷ１，ＳＷ４を閉
じ、スイッチＳＷ２，ＳＷ３を開く。これにより、キャ
パシタＣｓに、「Ｃｓ（Vin−ＡＧ）」の電荷を蓄積す
る。このときは、スイッチＳＷ４が閉じているため、寄
生キャパシタＣｐには、「Ｃｐ・ＡＧ」の電荷が蓄積さ
れる。よって、ａ点から見える初めの電荷量は、「Ｃｓ
（Vin−ＡＧ）＋Ｃｐ・ＡＧ」となる。
【０００７】次に、スイッチＳＷ１，ＳＷ４を開き、ス
イッチＳＷ２，ＳＷ３を閉じる。これにより、キャパシ
タＣｓ，Ｃｐの前記した電荷はキャパシタＣｉに移動し
て積分されるが、オペアンプ４の反転入力端子(-)はキ
ャパシタＣｉにより負帰還がかかっているため、非反転
入力端子(+)の電位ＡＧと同じ電位になる。このため、
キャパシタＣｓには、「Ｃｓ・ＡＧ」の電荷が残り、キ
ャパシタＣｐには、「Ｃｐ・ＡＧ」の電荷が残る。つま
り、最終的には、キャパシタＣｓとＣｐには、「Ｃｓ・
ＡＧ＋Ｃｐ・ＡＧ」の電荷が残る。さらにスイッチＳＷ
２の動作によりｂ点の電圧はＡＧとなり、ａ点からみえ
るキャパシタＣｓの電荷量は、「Ｃｓ（Vin−ＡＧ）＋
ＡＧ」となる。
イッチＳＷ２，ＳＷ３を閉じる。これにより、キャパシ
タＣｓ，Ｃｐの前記した電荷はキャパシタＣｉに移動し
て積分されるが、オペアンプ４の反転入力端子(-)はキ
ャパシタＣｉにより負帰還がかかっているため、非反転
入力端子(+)の電位ＡＧと同じ電位になる。このため、
キャパシタＣｓには、「Ｃｓ・ＡＧ」の電荷が残り、キ
ャパシタＣｐには、「Ｃｐ・ＡＧ」の電荷が残る。つま
り、最終的には、キャパシタＣｓとＣｐには、「Ｃｓ・
ＡＧ＋Ｃｐ・ＡＧ」の電荷が残る。さらにスイッチＳＷ
２の動作によりｂ点の電圧はＡＧとなり、ａ点からみえ
るキャパシタＣｓの電荷量は、「Ｃｓ（Vin−ＡＧ）＋
ＡＧ」となる。
【０００８】したがって、キャパシタＣｓの電荷とキャ
パシタＣｓ、Ｃｐに残る電荷の差分がキャパシタＣｉに
積分される電荷となる。この差分は「Ｃｓ[（Vin−Ａ
Ｇ）＋ＡＧ]＋Ｃｐ・ＡＧ−（Ｃｓ・ＡＧ＋Ｃｐ・Ａ
Ｇ）」であり、これを簡略化すると、「Ｃｓ（Vin−Ａ
Ｇ）」となり、寄生キャパシタＣｐの影響はなくなる。
このように、スイッチＳＷ２，ＳＷ４の一端をＡＧの電
源端子２に接続することで、寄生キャパシタＣｐの影響
のないスイッチトキャパシタ回路を構成できる。
パシタＣｓ、Ｃｐに残る電荷の差分がキャパシタＣｉに
積分される電荷となる。この差分は「Ｃｓ[（Vin−Ａ
Ｇ）＋ＡＧ]＋Ｃｐ・ＡＧ−（Ｃｓ・ＡＧ＋Ｃｐ・Ａ
Ｇ）」であり、これを簡略化すると、「Ｃｓ（Vin−Ａ
Ｇ）」となり、寄生キャパシタＣｐの影響はなくなる。
このように、スイッチＳＷ２，ＳＷ４の一端をＡＧの電
源端子２に接続することで、寄生キャパシタＣｐの影響
のないスイッチトキャパシタ回路を構成できる。
【０００９】
【発明が解決しようとする課題】ところで、一般的に
は、電圧ＡＧは電源電圧Ｖｄｄの１／２付近に設定し、
この電圧ＡＧを中心に入力される交流アナログ信号の入
力ダイナミックレンジを最大にするようにしているが、
１Ｖ程度の低電源電圧でこのようにすると、電圧ＡＧは
0.5Ｖ程度となり、スイッチとして用いるＭＯＳトラン
ジスタのVgs（ゲート・ソース間電圧）は最大でも0.5Ｖ
程度しかならず、従来の0.5〜0.6Ｖのしきい値のトラン
ジスタを用いたのでは、導通しなくなる。
は、電圧ＡＧは電源電圧Ｖｄｄの１／２付近に設定し、
この電圧ＡＧを中心に入力される交流アナログ信号の入
力ダイナミックレンジを最大にするようにしているが、
１Ｖ程度の低電源電圧でこのようにすると、電圧ＡＧは
0.5Ｖ程度となり、スイッチとして用いるＭＯＳトラン
ジスタのVgs（ゲート・ソース間電圧）は最大でも0.5Ｖ
程度しかならず、従来の0.5〜0.6Ｖのしきい値のトラン
ジスタを用いたのでは、導通しなくなる。
【００１０】そこで、これを解決する手法として、トラ
ンジスタのしきい値電圧を0.1〜0.3Ｖ程度まで低減する
ことが、論文（IEEE Journal of SC, Vol.29, No.12, p
p 1524,Dec.1994）等で提案されている。
ンジスタのしきい値電圧を0.1〜0.3Ｖ程度まで低減する
ことが、論文（IEEE Journal of SC, Vol.29, No.12, p
p 1524,Dec.1994）等で提案されている。
【００１１】しかしながら、しきい値電圧を0.1Ｖ低減
すると、トランジスタのリーク電流が一桁大きくなる。
しきい値電圧を0.3〜0.4Ｖ低減した場合、リーク電流は
３〜４桁大きくなる。さらに、リーク電流はVgsに大き
く影響されるが、Vds（ドレイン・ソース間電圧）には
影響されない性質を持っており、またＭＯＳトランジス
タのソースとドレインはトランジスタの配置では定まら
ず、その電位関係で定まる。
すると、トランジスタのリーク電流が一桁大きくなる。
しきい値電圧を0.3〜0.4Ｖ低減した場合、リーク電流は
３〜４桁大きくなる。さらに、リーク電流はVgsに大き
く影響されるが、Vds（ドレイン・ソース間電圧）には
影響されない性質を持っており、またＭＯＳトランジス
タのソースとドレインはトランジスタの配置では定まら
ず、その電位関係で定まる。
【００１２】図１０において、スイッチＳＷ４がオフし
ている状態では、そのスイッチＳＷ４の出力側は電源端
子２の電圧ＡＧに接続され、入力側はａ点に接続され、
且つこのａ点の電位はスイッチＳＷ１がオフしてスイッ
チＳＷ２がオンした瞬間は−Vinになるため、スイッチ
ＳＷ４を構成するＭＯＳトランジスタのVgsは入力電圧V
inによって種々変化して、このスイッチＳＷ４を流れる
リーク電流が大きくなるばかりか、入力電圧Vinの依存
性を有してしまう。このスイッチＳＷ４のリーク電流
は、キャパシタＣｉに積分される電荷を放電させるた
め、この影響がスイッチトキャパシタ回路に大きな歪み
特性を持たせてしまう欠点を有していた。
ている状態では、そのスイッチＳＷ４の出力側は電源端
子２の電圧ＡＧに接続され、入力側はａ点に接続され、
且つこのａ点の電位はスイッチＳＷ１がオフしてスイッ
チＳＷ２がオンした瞬間は−Vinになるため、スイッチ
ＳＷ４を構成するＭＯＳトランジスタのVgsは入力電圧V
inによって種々変化して、このスイッチＳＷ４を流れる
リーク電流が大きくなるばかりか、入力電圧Vinの依存
性を有してしまう。このスイッチＳＷ４のリーク電流
は、キャパシタＣｉに積分される電荷を放電させるた
め、この影響がスイッチトキャパシタ回路に大きな歪み
特性を持たせてしまう欠点を有していた。
【００１３】本発明は以上のような点に鑑みてなされた
ものであり、その目的は、リーク電流がVdsの影響を受
けないことを利用して、リーク電流の入力電圧依存性で
生じるスイッチトキャパシタ回路の歪み特性をなくすこ
とである。
ものであり、その目的は、リーク電流がVdsの影響を受
けないことを利用して、リーク電流の入力電圧依存性で
生じるスイッチトキャパシタ回路の歪み特性をなくすこ
とである。
【００１４】
【課題を解決するための手段】上記目的を達成するため
の第１の発明は、サンプルキャパシタの一方の端子を、
第１のスイッチを介して入力端子に接続すると共に、第
１のＮＭＯＳトランジスタを介して最低電位の電源に接
続し、前記サンプルキャパシタの他方の端子を、第２の
スイッチを介して出力端子に接続すると共に、第２のＮ
ＭＯＳトランジスタを介して前記最低電位の電源に接続
し、前記第１のスイッチおよび前記第２のＮＭＯＳトラ
ンジスタと、前記第２のスイッチおよび前記第１のＮＭ
ＯＳトランジスタとを、交互にオン／オフ制御させるよ
うに構成した。第２の発明は、第１の発明において、前
記第１，第２のスイッチを、ＣＭＯＳアナログスイッチ
で構成した。第３の発明は、第１の発明において、前記
第１，第２のスイッチを、ＮＭＯＳトランジスタで構成
した。第４の発明は、第１の発明において、前記第１，
第２のスイッチを、ＰＭＯＳトランジスタで構成した。
の第１の発明は、サンプルキャパシタの一方の端子を、
第１のスイッチを介して入力端子に接続すると共に、第
１のＮＭＯＳトランジスタを介して最低電位の電源に接
続し、前記サンプルキャパシタの他方の端子を、第２の
スイッチを介して出力端子に接続すると共に、第２のＮ
ＭＯＳトランジスタを介して前記最低電位の電源に接続
し、前記第１のスイッチおよび前記第２のＮＭＯＳトラ
ンジスタと、前記第２のスイッチおよび前記第１のＮＭ
ＯＳトランジスタとを、交互にオン／オフ制御させるよ
うに構成した。第２の発明は、第１の発明において、前
記第１，第２のスイッチを、ＣＭＯＳアナログスイッチ
で構成した。第３の発明は、第１の発明において、前記
第１，第２のスイッチを、ＮＭＯＳトランジスタで構成
した。第４の発明は、第１の発明において、前記第１，
第２のスイッチを、ＰＭＯＳトランジスタで構成した。
【００１５】
【発明の実施の形態】図１は本発明の実施の形態のスイ
ッチトキャパシタ回路とその後段に接続される積分器の
構成を示す図である。前記した図７に示したものと同じ
ものには、同じ符号を付して、その詳しい説明は省略す
る。本実施の形態では、図７におけるスイッチＳＷ２を
ＮＭＯＳトランジスタ１１で、スイッチＳＷ４をＮＭＯ
Ｓトランジスタ１２で構成し、それらのソースを最低電
位であるＧＮＤの電源端子１３に接続している。
ッチトキャパシタ回路とその後段に接続される積分器の
構成を示す図である。前記した図７に示したものと同じ
ものには、同じ符号を付して、その詳しい説明は省略す
る。本実施の形態では、図７におけるスイッチＳＷ２を
ＮＭＯＳトランジスタ１１で、スイッチＳＷ４をＮＭＯ
Ｓトランジスタ１２で構成し、それらのソースを最低電
位であるＧＮＤの電源端子１３に接続している。
【００１６】図２はスイッチＳＷ１、ＳＷ３をＣＭＯＳ
アナログスイッチ１４，１５で構成したもの、図３はス
イッチＳＷ１，ＳＷ３をＮＭＯＳトランジスタ１６，１
７で構成したもの、図４はスイッチＳＷ１、ＳＷ３をＰ
ＭＯＳトランジスタ１８，１９で構成したものである。
アナログスイッチ１４，１５で構成したもの、図３はス
イッチＳＷ１，ＳＷ３をＮＭＯＳトランジスタ１６，１
７で構成したもの、図４はスイッチＳＷ１、ＳＷ３をＰ
ＭＯＳトランジスタ１８，１９で構成したものである。
【００１７】本実施の回路では、スイッチＳＷ２，ＳＷ
４を構成するＮＭＯＳトランジスタ１１，１２のソース
電位をＧＮＤに固定しているので、そのＮＭＯＳトラン
ジスタ１１，１２のVgsがａ点の電位に影響されること
がない。
４を構成するＮＭＯＳトランジスタ１１，１２のソース
電位をＧＮＤに固定しているので、そのＮＭＯＳトラン
ジスタ１１，１２のVgsがａ点の電位に影響されること
がない。
【００１８】次にＮＭＯＳトランジスタ１１をスイッチ
ＳＷ２に、ＮＭＯＳトランジスタ１２をスイッチＳＷ４
にして表した図５を参照して動作を説明する。初めにス
イッチＳＷ１，ＳＷ４を閉じ、スイッチＳＷ２，ＳＷ３
を開く。これにより、キャパシタＣｓに、「Ｃｓ・Vi
n」の電荷を蓄積する。このときは、スイッチＳＷ４が
閉じているため、寄生キャパシタＣｐに蓄積される電荷
は零である。
ＳＷ２に、ＮＭＯＳトランジスタ１２をスイッチＳＷ４
にして表した図５を参照して動作を説明する。初めにス
イッチＳＷ１，ＳＷ４を閉じ、スイッチＳＷ２，ＳＷ３
を開く。これにより、キャパシタＣｓに、「Ｃｓ・Vi
n」の電荷を蓄積する。このときは、スイッチＳＷ４が
閉じているため、寄生キャパシタＣｐに蓄積される電荷
は零である。
【００１９】次に、スイッチＳＷ１，ＳＷ４を開き、ス
イッチＳＷ２，ＳＷ３を閉じる。これにより、キャパシ
タＣｓ，Ｃｐの電荷はキャパシタＣｉに移動して積分さ
れるが、オペアンプ４の反転入力端子(-)はキャパシタ
Ｃｉにより負帰還がかかっているため、非反転入力端子
(+)の電位ＡＧと同じ電位になる。このため、キャパシ
タＣｓには、「Ｃｓ・ＡＧ」の電荷が残り、キャパシタ
Ｃｐには、「Ｃｐ・ＡＧ」の電荷が残る。
イッチＳＷ２，ＳＷ３を閉じる。これにより、キャパシ
タＣｓ，Ｃｐの電荷はキャパシタＣｉに移動して積分さ
れるが、オペアンプ４の反転入力端子(-)はキャパシタ
Ｃｉにより負帰還がかかっているため、非反転入力端子
(+)の電位ＡＧと同じ電位になる。このため、キャパシ
タＣｓには、「Ｃｓ・ＡＧ」の電荷が残り、キャパシタ
Ｃｐには、「Ｃｐ・ＡＧ」の電荷が残る。
【００２０】よって、ａ点から見える初めの電荷量は
「Ｃｓ・Vin」となる。また、最終的には、キャパシタ
ＣｓとＣｐには、「Ｃｓ・ＡＧ＋Ｃｐ・ＡＧ」の電荷が
残るので、その差分がキャパシタＣｉに積分される電荷
となる。この差分は「Ｃｓ・Vin−（Ｃｓ・ＡＧ＋Ｃｐ
・ＡＧ）」であり、これを簡略化すると、「Ｃｓ（Vin
−ＡＧ）−Ｃｐ・ＡＧ」となり、寄生キャパシタＣｐの
影響が生じる。
「Ｃｓ・Vin」となる。また、最終的には、キャパシタ
ＣｓとＣｐには、「Ｃｓ・ＡＧ＋Ｃｐ・ＡＧ」の電荷が
残るので、その差分がキャパシタＣｉに積分される電荷
となる。この差分は「Ｃｓ・Vin−（Ｃｓ・ＡＧ＋Ｃｐ
・ＡＧ）」であり、これを簡略化すると、「Ｃｓ（Vin
−ＡＧ）−Ｃｐ・ＡＧ」となり、寄生キャパシタＣｐの
影響が生じる。
【００２１】しかし、本回路では、ＮＭＯＳトランジス
タ１２のソースをＧＮＤに接続することにより、そのＮ
ＭＯＳトランジスタ１２のVgsはａ点の電位の影響を受
けない。また、トランジスタのリーク電流はVdsには依
存しない。従って、ａ点の電位が入力電圧Vinによって
変化しても、ＮＭＯＳトランジスタ１２のリーク電流は
変化しない。
タ１２のソースをＧＮＤに接続することにより、そのＮ
ＭＯＳトランジスタ１２のVgsはａ点の電位の影響を受
けない。また、トランジスタのリーク電流はVdsには依
存しない。従って、ａ点の電位が入力電圧Vinによって
変化しても、ＮＭＯＳトランジスタ１２のリーク電流は
変化しない。
【００２２】ただ、このように、リーク電流が入力信号
Vinによって変化せず一定の場合、このリーク電流の影
響は積分用のオペアンプ４にオフセット電圧があるとき
と同様の作用を与える。
Vinによって変化せず一定の場合、このリーク電流の影
響は積分用のオペアンプ４にオフセット電圧があるとき
と同様の作用を与える。
【００２３】しかし、従来からオペアンプのオフセット
電圧をキャンセルする手法は色々提案されており、これ
らの提案回路を用いることで問題はなくなる。図６はそ
の１例であり、「Ｃｐ・ＡＧ」の電荷に相当する電荷を
キャパシタＣｃによりキャパシタＣｉに充電し、リーク
電流を補正するようにしたオフセットキャンセル回路２
０を付加したものである。ここでは、「Ｃｃ（Ｖｄｄ−
ＡＧ）＝Ｃｐ・ＡＧ」に設定する。このオフセットキャ
ンセル回路２０でも寄生キャパシタが存在するが、これ
はほとんど無視できる。
電圧をキャンセルする手法は色々提案されており、これ
らの提案回路を用いることで問題はなくなる。図６はそ
の１例であり、「Ｃｐ・ＡＧ」の電荷に相当する電荷を
キャパシタＣｃによりキャパシタＣｉに充電し、リーク
電流を補正するようにしたオフセットキャンセル回路２
０を付加したものである。ここでは、「Ｃｃ（Ｖｄｄ−
ＡＧ）＝Ｃｐ・ＡＧ」に設定する。このオフセットキャ
ンセル回路２０でも寄生キャパシタが存在するが、これ
はほとんど無視できる。
【００２４】本実施の形態のスイッチトキャパシタ回路
では、リーク電流の入力信号依存性がなくなり、従来回
路で発生していたリーク電流による歪み特性をなくする
ことができる。
では、リーク電流の入力信号依存性がなくなり、従来回
路で発生していたリーク電流による歪み特性をなくする
ことができる。
【００２５】
【発明の効果】以上から本発明によれば、低しきい値電
圧のトランジスタを用いていた場合に、従来では発生し
ていたリーク電流による歪み特性がなくなるめ、低しき
い値電圧のトランジスタを用いたスイッチトキャパシタ
フィルタ回路やスイッチトキャパシタ型低電圧ノイズシ
ェーピングＡ／Ｄ変換器を高精度に構成することが可能
となる。
圧のトランジスタを用いていた場合に、従来では発生し
ていたリーク電流による歪み特性がなくなるめ、低しき
い値電圧のトランジスタを用いたスイッチトキャパシタ
フィルタ回路やスイッチトキャパシタ型低電圧ノイズシ
ェーピングＡ／Ｄ変換器を高精度に構成することが可能
となる。
【図面の簡単な説明】
【図１】 本発明の実施の形態のスイッチトキャパシタ
回路と積分器の回路図である。
回路と積分器の回路図である。
【図２】 図１のＳＷ１，ＳＷ３をＣＭＯＳアナログス
イッチで構成した例の同回路の回路図である。
イッチで構成した例の同回路の回路図である。
【図３】 図１のＳＷ１，ＳＷ３をＮＭＯＳトランジス
タで構成した例の同回路の回路図である。
タで構成した例の同回路の回路図である。
【図４】 図１のＳＷ１，ＳＷ３をＰＭＯＳトランジス
タで構成した例の同回路の回路図である。
タで構成した例の同回路の回路図である。
【図５】 図１のＮＭＯＳトランジスタ１１，１２をス
イッチＳＷ２，ＳＷ４とした動作説明用の同回路の回路
図である。
イッチＳＷ２，ＳＷ４とした動作説明用の同回路の回路
図である。
【図６】 リーク電流をキャンセルする回路２０を付加
した同回路の回路図である。
した同回路の回路図である。
【図７】 従来のスイッチトキャパシタ回路と積分器の
回路図である。
回路図である。
【図８】 図７のスイッチＳＷ１，ＳＷ２，ＳＷ３，Ｓ
Ｗ４をＣＭＯＳアナログスイッチで構成したときの同回
路の回路図である。
Ｗ４をＣＭＯＳアナログスイッチで構成したときの同回
路の回路図である。
【図９】 ＣＭＯＳアナログスイッチの回路図である。
【図１０】図７の回路の動作説明用のスイッチトキャパ
シタ回路と積分器の回路図である。
シタ回路と積分器の回路図である。
Ｃｓ：サンプルキャパシタ、Ｃｐ：寄生キャパシタ、Ｃ
ｉ：積分用キャパシタ、１：入力端子、２：電源端子、
３：出力端子、４：オペアンプ、５：電源端子、６：出
力端子、１１，１２：ＮＭＯＳトランジスタ、１３：Ｇ
ＮＤの電源端子、１４，１５：ＣＭＯＳアナログスイッ
チ、１６，１７：ＮＭＯＳトランジスタ、１８，１９：
ＰＭＯＳトランジスタ、２０：オフセット補正回路、２
１：電源端子。
ｉ：積分用キャパシタ、１：入力端子、２：電源端子、
３：出力端子、４：オペアンプ、５：電源端子、６：出
力端子、１１，１２：ＮＭＯＳトランジスタ、１３：Ｇ
ＮＤの電源端子、１４，１５：ＣＭＯＳアナログスイッ
チ、１６，１７：ＮＭＯＳトランジスタ、１８，１９：
ＰＭＯＳトランジスタ、２０：オフセット補正回路、２
１：電源端子。
Claims (4)
- 【請求項１】サンプルキャパシタの一方の端子を、第１
のスイッチを介して入力端子に接続すると共に、第１の
ＮＭＯＳトランジスタを介して最低電位の電源に接続
し、 前記サンプルキャパシタの他方の端子を、第２のスイッ
チを介して出力端子に接続すると共に、第２のＮＭＯＳ
トランジスタを介して前記最低電位の電源に接続し、 前記第１のスイッチおよび前記第２のＮＭＯＳトランジ
スタと、前記第２のスイッチおよび前記第１のＮＭＯＳ
トランジスタとを、交互にオン／オフ制御させるように
した、 ことを特徴とするスイッチトキャパシタ回路。 - 【請求項２】前記第１，第２のスイッチを、ＣＭＯＳア
ナログスイッチで構成したことを特徴とする請求項１に
記載のスイッチトキャパシタ回路。 - 【請求項３】前記第１，第２のスイッチを、ＮＭＯＳト
ランジスタで構成したことを特徴とする請求項１に記載
のスイッチトキャパシタ回路。 - 【請求項４】前記第１，第２のスイッチを、ＰＭＯＳト
ランジスタで構成したことを特徴とする請求項１に記載
のスイッチトキャパシタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4854698A JPH11234088A (ja) | 1998-02-16 | 1998-02-16 | スイッチトキャパシタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4854698A JPH11234088A (ja) | 1998-02-16 | 1998-02-16 | スイッチトキャパシタ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11234088A true JPH11234088A (ja) | 1999-08-27 |
Family
ID=12806381
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4854698A Pending JPH11234088A (ja) | 1998-02-16 | 1998-02-16 | スイッチトキャパシタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11234088A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006070697A1 (ja) * | 2004-12-27 | 2006-07-06 | Fab Solutions, Inc. | 電流測定装置及び電流測定方法 |
| KR100992160B1 (ko) | 2008-10-10 | 2010-11-05 | 한양대학교 산학협력단 | 누설 전류가 감소된 스위치드 캐패시터 회로 |
| JP2011114618A (ja) * | 2009-11-27 | 2011-06-09 | New Japan Radio Co Ltd | スイッチトキャパシタ型積分器 |
| US9160291B2 (en) | 2011-04-28 | 2015-10-13 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor circuit having switching element, capacitor and operational amplifier circuit |
| JP2016163297A (ja) * | 2015-03-05 | 2016-09-05 | シチズンホールディングス株式会社 | スイッチトキャパシタフィルタ、それを用いたローパスフィルタ、標準電波受信回路及び電波修正機能付電子機器 |
-
1998
- 1998-02-16 JP JP4854698A patent/JPH11234088A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006070697A1 (ja) * | 2004-12-27 | 2006-07-06 | Fab Solutions, Inc. | 電流測定装置及び電流測定方法 |
| JP2006184124A (ja) * | 2004-12-27 | 2006-07-13 | Fab Solution Kk | 電流測定装置及び電流測定方法 |
| KR100992160B1 (ko) | 2008-10-10 | 2010-11-05 | 한양대학교 산학협력단 | 누설 전류가 감소된 스위치드 캐패시터 회로 |
| US7847625B2 (en) | 2008-10-10 | 2010-12-07 | Electronics And Telecommunications Research Institute | Switched capacitor circuit with reduced leakage current |
| JP2011114618A (ja) * | 2009-11-27 | 2011-06-09 | New Japan Radio Co Ltd | スイッチトキャパシタ型積分器 |
| US9160291B2 (en) | 2011-04-28 | 2015-10-13 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor circuit having switching element, capacitor and operational amplifier circuit |
| JP2016163297A (ja) * | 2015-03-05 | 2016-09-05 | シチズンホールディングス株式会社 | スイッチトキャパシタフィルタ、それを用いたローパスフィルタ、標準電波受信回路及び電波修正機能付電子機器 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20030805 |