JPH0669769A - 比較器 - Google Patents
比較器Info
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- JPH0669769A JPH0669769A JP22110392A JP22110392A JPH0669769A JP H0669769 A JPH0669769 A JP H0669769A JP 22110392 A JP22110392 A JP 22110392A JP 22110392 A JP22110392 A JP 22110392A JP H0669769 A JPH0669769 A JP H0669769A
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- Japan
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- current
- mirror circuit
- current mirror
- voltage
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Abstract
(57)【要約】
【目的】従来の比較器に比べ、外部からの雑音に対する
ＳＮ比が良好で誤動作を起しにくく、しかも動作の高速
性に優れた比較器。 【構成】電流ミラー回路３５と、この電流ミラー回路３
５の電流入力端と低位電源線３６との間に接続されゲー
ト電極が電圧入力端子３７に接続されたＮＭＯＳトラン
ジスタＱＮ1 と、電流ミラー回路３５の電流出力端と低
位電源線３６との間に直列に接続されゲート電極が電圧
入力端子３８に接続されたＮＭＯＳトランジスタＱＮ2
と、電流入力端が電流ミラー回路３５の電流出力端とＮ
ＭＯＳトランジスタＱＮ2 との接続節点に接続された電
流ミラー回路３９と、この電流ミラー回路３９の電流出
力端と高位電源線４０との間に接続された抵抗Ｒとから
構成する。
ＳＮ比が良好で誤動作を起しにくく、しかも動作の高速
性に優れた比較器。 【構成】電流ミラー回路３５と、この電流ミラー回路３
５の電流入力端と低位電源線３６との間に接続されゲー
ト電極が電圧入力端子３７に接続されたＮＭＯＳトラン
ジスタＱＮ1 と、電流ミラー回路３５の電流出力端と低
位電源線３６との間に直列に接続されゲート電極が電圧
入力端子３８に接続されたＮＭＯＳトランジスタＱＮ2
と、電流入力端が電流ミラー回路３５の電流出力端とＮ
ＭＯＳトランジスタＱＮ2 との接続節点に接続された電
流ミラー回路３９と、この電流ミラー回路３９の電流出
力端と高位電源線４０との間に接続された抵抗Ｒとから
構成する。
Description
【０００１】
【産業上の利用分野】本発明は、二つの入力電圧の大小
関係を判定する比較器に関するものである。
関係を判定する比較器に関するものである。
【０００２】
【従来の技術】二つの入力電圧の大小関係を判定する比
較器の一例として、従来、図３にその回路図を示すもの
が知られている。図４に示す回路図は、電子情報通信学
会技術研究報告ＩＣＤ８９−１１５，ＶＯＬ．８９，Ｎ
ｏ．２０５，１９８９年９月，第２５〜３１頁に記載さ
れている比較器の回路図を簡略化して要部のみを示した
ものである。この比較器は、二つの入力電圧差を増幅す
るブロックと、増幅された電圧を入力としてラッチ動作
をし、二つの入力電圧の大小に応じて出力に高電位
（Ｈ）または低電位（Ｌ）を出力するラッチ・出力回路
とから構成されている。
較器の一例として、従来、図３にその回路図を示すもの
が知られている。図４に示す回路図は、電子情報通信学
会技術研究報告ＩＣＤ８９−１１５，ＶＯＬ．８９，Ｎ
ｏ．２０５，１９８９年９月，第２５〜３１頁に記載さ
れている比較器の回路図を簡略化して要部のみを示した
ものである。この比較器は、二つの入力電圧差を増幅す
るブロックと、増幅された電圧を入力としてラッチ動作
をし、二つの入力電圧の大小に応じて出力に高電位
（Ｈ）または低電位（Ｌ）を出力するラッチ・出力回路
とから構成されている。
【０００３】前述の増幅ブロックは、入力を切り換える
スイッチ１〜４と、第１アンプ５，第２アンプ６および
第３アンプ７と、キャパシタＣ1 ，Ｃ2 ，Ｃ3 およびＣ
4 と、スイッチ１２〜１５とからなる。ラッチ・出力回
路は、第４アンプ１６と、ラッチ１７と、ＰＭＯＳトラ
ンジスタＱＰ1 ，ＱＰ2 と、インバータ１９と、インバ
ータ２１，２２とから構成されている。ここで、各スイ
ッチは、クロック信号φA によって開閉動作が制御さ
れ、クロック信号φA が“Ｈ”で閉じ、“Ｌ”で開く。
又、第１アンプ５，第２アンプ６，第３アンプ７および
第４アンプ１６の利得をそれぞれＡ1 ，Ａ2 ，Ａ3 ，Ａ
4 とする。
スイッチ１〜４と、第１アンプ５，第２アンプ６および
第３アンプ７と、キャパシタＣ1 ，Ｃ2 ，Ｃ3 およびＣ
4 と、スイッチ１２〜１５とからなる。ラッチ・出力回
路は、第４アンプ１６と、ラッチ１７と、ＰＭＯＳトラ
ンジスタＱＰ1 ，ＱＰ2 と、インバータ１９と、インバ
ータ２１，２２とから構成されている。ここで、各スイ
ッチは、クロック信号φA によって開閉動作が制御さ
れ、クロック信号φA が“Ｈ”で閉じ、“Ｌ”で開く。
又、第１アンプ５，第２アンプ６，第３アンプ７および
第４アンプ１６の利得をそれぞれＡ1 ，Ａ2 ，Ａ3 ，Ａ
4 とする。
【０００４】まず、クロック信号φA が“Ｈ”の時は、
図３中のクロック信号φA の波形図に示すように、アン
プのオートゼロ期間（ＡＺ）で、スイッチ２，４および
１２〜１５が閉じる。このとき第１アンプ５の差動入力
端には基準電圧入力端子３０から基準電圧ＶREF が印加
される。そして、第１アンプ５のオフセット電圧がキャ
パシタＣ1 ，Ｃ2 に充電される。第２アンプ６のオフセ
ット電圧は、キャパシタＣ3 ，Ｃ4 に充電される。
図３中のクロック信号φA の波形図に示すように、アン
プのオートゼロ期間（ＡＺ）で、スイッチ２，４および
１２〜１５が閉じる。このとき第１アンプ５の差動入力
端には基準電圧入力端子３０から基準電圧ＶREF が印加
される。そして、第１アンプ５のオフセット電圧がキャ
パシタＣ1 ，Ｃ2 に充電される。第２アンプ６のオフセ
ット電圧は、キャパシタＣ3 ，Ｃ4 に充電される。
【０００５】次に、クロック信号φA が“Ｌ”になる
と、図３中のクロック信号φA の波形図に示すように、
アンプは増幅期間（ＡＭＰ）になり、スイッチ２，４お
よび１２〜１５が開き、スイッチ１，３が閉じる。第１
アンプ５は、電圧入力端子３１に印加された入力電圧Ｖ
inと基準電圧入力端子３０との間に印加された基準電圧
ＶREF との差電圧（Ｖin−ＶREF ）をＡ1 倍に増幅し、
その増幅結果を節点Ｎ1とＮ2 との差電圧として出力す
る。キャパシタＣ1 ，Ｃ2 を介して入力された差電圧
は、第２アンプ６および第３アンプ７で増幅され、節点
Ｎ9 とＮ10との差電圧として出力される。第１アンプ５
および第２アンプ６のオフセット電圧は、オートゼロ期
間にキャパシタに充電されているので、増幅期間ではキ
ャンセルされる。この時、クロック入力端子３２にはク
ロック信号φL が入力されている。クロック信号φ
L は、図３中に波形を示すように、クロック信号φA と
は位相が反対なので、このときは“Ｈ”が入力されてい
る。したがって、ＰＭＯＳトランジスタＰ2 はオフであ
り、クロック信号φL がインバータ１９で反転されゲー
ト電極に入力されているＰＭＯＳトランジスタＱＰ1 は
オンとなって、第４アンプ１６に電流を供給している。
したがって、第１アンプ５〜第３アンプ７で増幅された
差電圧（Ｖin−ＶREF ）は、さらに第４アンプ１６でも
増幅され、節点Ｎ11とＮ12との差電圧として出力され
る。
と、図３中のクロック信号φA の波形図に示すように、
アンプは増幅期間（ＡＭＰ）になり、スイッチ２，４お
よび１２〜１５が開き、スイッチ１，３が閉じる。第１
アンプ５は、電圧入力端子３１に印加された入力電圧Ｖ
inと基準電圧入力端子３０との間に印加された基準電圧
ＶREF との差電圧（Ｖin−ＶREF ）をＡ1 倍に増幅し、
その増幅結果を節点Ｎ1とＮ2 との差電圧として出力す
る。キャパシタＣ1 ，Ｃ2 を介して入力された差電圧
は、第２アンプ６および第３アンプ７で増幅され、節点
Ｎ9 とＮ10との差電圧として出力される。第１アンプ５
および第２アンプ６のオフセット電圧は、オートゼロ期
間にキャパシタに充電されているので、増幅期間ではキ
ャンセルされる。この時、クロック入力端子３２にはク
ロック信号φL が入力されている。クロック信号φ
L は、図３中に波形を示すように、クロック信号φA と
は位相が反対なので、このときは“Ｈ”が入力されてい
る。したがって、ＰＭＯＳトランジスタＰ2 はオフであ
り、クロック信号φL がインバータ１９で反転されゲー
ト電極に入力されているＰＭＯＳトランジスタＱＰ1 は
オンとなって、第４アンプ１６に電流を供給している。
したがって、第１アンプ５〜第３アンプ７で増幅された
差電圧（Ｖin−ＶREF ）は、さらに第４アンプ１６でも
増幅され、節点Ｎ11とＮ12との差電圧として出力され
る。
【０００６】次に、クロック信号φL が“Ｌ”になる
と、ＰＭＯＳトランジスタＱＰ1 がオフになり、ＰＭＯ
ＳトランジスタＱＰ2 がオンとなって、ラッチ１７に電
流を供給し、ラッチ動作を開始する。節点Ｎ11の電位が
節点Ｎ12の電位より大きければラッチ動作により出力端
子３３には“Ｌ”が出力され、出力端子３４には“Ｈ”
が出力される。逆に、節点Ｎ11の電位が節点Ｎ12の電位
より小さければ、出力端子３３には“Ｈ”が出力され、
出力端子３４には“Ｌ”が出力される。入力電圧Ｖinが
基準電圧ＶREF より大きければ、節点Ｎ11の電位が節点
Ｎ12の電位より小さくなるので、出力端子３３に“Ｈ”
が出力され、入力電圧が基準電圧より小さければ、節点
Ｎ11の電位は節点Ｎ12の電位より大きくなるので、出力
端子３３に“Ｌ”が出力される。このとき、クロック信
号φA は再び“Ｈ”になっており、第１アンプ５〜第３
アンプ７はオートゼロ期間になっている。
と、ＰＭＯＳトランジスタＱＰ1 がオフになり、ＰＭＯ
ＳトランジスタＱＰ2 がオンとなって、ラッチ１７に電
流を供給し、ラッチ動作を開始する。節点Ｎ11の電位が
節点Ｎ12の電位より大きければラッチ動作により出力端
子３３には“Ｌ”が出力され、出力端子３４には“Ｈ”
が出力される。逆に、節点Ｎ11の電位が節点Ｎ12の電位
より小さければ、出力端子３３には“Ｈ”が出力され、
出力端子３４には“Ｌ”が出力される。入力電圧Ｖinが
基準電圧ＶREF より大きければ、節点Ｎ11の電位が節点
Ｎ12の電位より小さくなるので、出力端子３３に“Ｈ”
が出力され、入力電圧が基準電圧より小さければ、節点
Ｎ11の電位は節点Ｎ12の電位より大きくなるので、出力
端子３３に“Ｌ”が出力される。このとき、クロック信
号φA は再び“Ｈ”になっており、第１アンプ５〜第３
アンプ７はオートゼロ期間になっている。
【０００７】図４に示した回路は、以上述べたような動
作により、二つの入力電圧（ＶinとＶREF ）の大小関係
を判定する。
作により、二つの入力電圧（ＶinとＶREF ）の大小関係
を判定する。
【０００８】
【発明が解決しようとする課題】上述した従来の比較器
は、電圧を増幅し、増幅した電圧を比較する構成となっ
ている。すなわち、信号の伝搬が電圧の形で行われる電
圧モードで動作する。回路が電圧モードで動作している
と、雑音が寄生容量などをとおした容量結合により信号
線に混入してくることを避けられない。図３に示す回路
図で言えば、電源配線やクロック配線と信号線との寄生
容量により、節点Ｎ1 ，Ｎ2 ，…，Ｎ12などに雑音が混
入してくる。図３に示される比較器では、差動構成にす
ることで、雑音が混入しても差動の信号線に同じように
雑音が重畳されるという作用を利用して、差動の信号成
分が影響を受けにくくしている。しかし、実際の集積回
路では、差動の信号線の寄生容量の違いやレイアウトの
違いなどにより、まったく同じ雑音が重畳されることは
有り得ない。また、集積回路の集積規模の増加に伴う周
囲の配線との寄生容量の増大、電源電圧の低下に伴う信
号振幅の低下など、雑音の影響がますます大きくなって
いる。
は、電圧を増幅し、増幅した電圧を比較する構成となっ
ている。すなわち、信号の伝搬が電圧の形で行われる電
圧モードで動作する。回路が電圧モードで動作している
と、雑音が寄生容量などをとおした容量結合により信号
線に混入してくることを避けられない。図３に示す回路
図で言えば、電源配線やクロック配線と信号線との寄生
容量により、節点Ｎ1 ，Ｎ2 ，…，Ｎ12などに雑音が混
入してくる。図３に示される比較器では、差動構成にす
ることで、雑音が混入しても差動の信号線に同じように
雑音が重畳されるという作用を利用して、差動の信号成
分が影響を受けにくくしている。しかし、実際の集積回
路では、差動の信号線の寄生容量の違いやレイアウトの
違いなどにより、まったく同じ雑音が重畳されることは
有り得ない。また、集積回路の集積規模の増加に伴う周
囲の配線との寄生容量の増大、電源電圧の低下に伴う信
号振幅の低下など、雑音の影響がますます大きくなって
いる。
【０００９】上述のような雑音が信号線に混入すると、
本来の二つの入力電圧の大小関係が雑音のため増幅の途
中で逆転することが起こることがあり、比較器としての
動作を果たさず、誤動作となる。
本来の二つの入力電圧の大小関係が雑音のため増幅の途
中で逆転することが起こることがあり、比較器としての
動作を果たさず、誤動作となる。
【００１０】本発明は、上述のような従来の比較の問題
点に鑑みてなされたものであって、外部からの雑音の影
響を受けにくい、信号対雑音比に優れた比較器を提供す
ることを目的とする。
点に鑑みてなされたものであって、外部からの雑音の影
響を受けにくい、信号対雑音比に優れた比較器を提供す
ることを目的とする。
【００１１】
【課題を解決するための手段】本発明の比較器は、第１
の電流ミラー回路と、前記第１の電流ミラー回路の電流
入力端と第１の定電圧供給線との間に接続され、ゲート
電極が第１の電圧入力端子に接続された第１のＭＯＳ電
界効果トランジスタと、前記第１の電流ミラー回路の電
流出力端と前記第１の定電圧供給線との間に直列に接続
され、ゲート電極が第２の電圧入力端子に接続された第
２のＭＯＳ電界効果Ｓトランジスタと、電流入力端が、
前記第１の電流ミラー回路の前記電流出力端と前記第２
のＭＯＳ電界効果トランジスタとの接続節点に接続され
た第２の電流ミラー回路と、前記第２の電流ミラー回路
の電流出力端と第２の定電圧供給線との間に接続された
抵抗とから構成され、前記第２の電流ミラー回路の前記
電流出力端と前記抵抗との接続節点を出力端子としてい
る。
の電流ミラー回路と、前記第１の電流ミラー回路の電流
入力端と第１の定電圧供給線との間に接続され、ゲート
電極が第１の電圧入力端子に接続された第１のＭＯＳ電
界効果トランジスタと、前記第１の電流ミラー回路の電
流出力端と前記第１の定電圧供給線との間に直列に接続
され、ゲート電極が第２の電圧入力端子に接続された第
２のＭＯＳ電界効果Ｓトランジスタと、電流入力端が、
前記第１の電流ミラー回路の前記電流出力端と前記第２
のＭＯＳ電界効果トランジスタとの接続節点に接続され
た第２の電流ミラー回路と、前記第２の電流ミラー回路
の電流出力端と第２の定電圧供給線との間に接続された
抵抗とから構成され、前記第２の電流ミラー回路の前記
電流出力端と前記抵抗との接続節点を出力端子としてい
る。
【００１２】
【実施例】次に、本発明の好適な実施例について、図面
を参照して説明する。図１は、本発明の一実施例の回路
図である。図１を参照すると、この比較器は、電流ミラ
ー回路３５の電流入力端と低位電源線３６との間に直列
に接続されゲート電極が電圧入力端子３７に接続された
ＮＭＯＳトランジスタＱＮ1 と、電流ミラー回路３５の
電流出力端と低位電源線３６との間に直列に接続されゲ
ート電極が電圧入力端子３８に接続されたＮＭＯＳトラ
ンジスタＱＮ2 と、電流入力端が電流ミラー回路３５と
ＮＭＯＳトランジスタＱＮ2 との接続節点に接続された
電流ミラー回路３９と、電流ミラー回路３９の電流出力
端と高位電源線４０との間に接続された抵抗Ｒとから構
成されている。出力端子４１は、電流ミラー回路３９の
電流出力端と抵抗Ｒとの接続節点に接続されている。な
お、図１では、電流ミラー回路として、図２に示すよう
な最も基本的な電流ミラー回路を用いているが、本発明
はこれに限定されるわけではなく、カスコード電流ミラ
ー回路やアクティブフィードバック電流ミラー回路な
ど、他の型の電流ミラー回路を用いてもよい。
を参照して説明する。図１は、本発明の一実施例の回路
図である。図１を参照すると、この比較器は、電流ミラ
ー回路３５の電流入力端と低位電源線３６との間に直列
に接続されゲート電極が電圧入力端子３７に接続された
ＮＭＯＳトランジスタＱＮ1 と、電流ミラー回路３５の
電流出力端と低位電源線３６との間に直列に接続されゲ
ート電極が電圧入力端子３８に接続されたＮＭＯＳトラ
ンジスタＱＮ2 と、電流入力端が電流ミラー回路３５と
ＮＭＯＳトランジスタＱＮ2 との接続節点に接続された
電流ミラー回路３９と、電流ミラー回路３９の電流出力
端と高位電源線４０との間に接続された抵抗Ｒとから構
成されている。出力端子４１は、電流ミラー回路３９の
電流出力端と抵抗Ｒとの接続節点に接続されている。な
お、図１では、電流ミラー回路として、図２に示すよう
な最も基本的な電流ミラー回路を用いているが、本発明
はこれに限定されるわけではなく、カスコード電流ミラ
ー回路やアクティブフィードバック電流ミラー回路な
ど、他の型の電流ミラー回路を用いてもよい。
【００１３】まず、電流ミラー回路について説明する。
図２は、ＮＭＯＳトランジスタを用いて構成された基本
的な電流ミラー回路の一例の回路図である。この電流ミ
ラー回路は、ＮＭＯＳトランジスタＱＮ3 およびＱＮ4
と、定電圧源５１とから構成される。図２の電流ミラー
回路は、原則的には、入力側ＮＭＯＳトランジスタＱＮ
3 のチャンネル長をＬi ，チャンネル幅をＷi ，出力側
ＮＭＯＳトランジスタＱＮ4 のチャンネル長をＬO ，チ
ャンネル幅をＷO ，電流入力端子５２に入力された電流
をＩi とすると、電流出力端子５３に、電流ＩO ＝（Ｗ
O ／ＬO ）／（Ｗi ／Ｌi ）×Ｉi を出力する回路であ
る。ただし、このとき、出力側トランジスタが飽和領域
にあることが前提条件である。
図２は、ＮＭＯＳトランジスタを用いて構成された基本
的な電流ミラー回路の一例の回路図である。この電流ミ
ラー回路は、ＮＭＯＳトランジスタＱＮ3 およびＱＮ4
と、定電圧源５１とから構成される。図２の電流ミラー
回路は、原則的には、入力側ＮＭＯＳトランジスタＱＮ
3 のチャンネル長をＬi ，チャンネル幅をＷi ，出力側
ＮＭＯＳトランジスタＱＮ4 のチャンネル長をＬO ，チ
ャンネル幅をＷO ，電流入力端子５２に入力された電流
をＩi とすると、電流出力端子５３に、電流ＩO ＝（Ｗ
O ／ＬO ）／（Ｗi ／Ｌi ）×Ｉi を出力する回路であ
る。ただし、このとき、出力側トランジスタが飽和領域
にあることが前提条件である。
【００１４】今、簡単化するために、各電流ミラー回路
のトランジスタ比（ＷO ／ＬO ）：（Ｗi ／Ｌi ）を
１：１に設定して考える。この場合、出力電流ＩO は入
力電流Ｉi に等しくなる。トランジスタサイズ比がα：
１などになる場合は、以下の説明に比例係数αを導入し
て考えればよい。
のトランジスタ比（ＷO ／ＬO ）：（Ｗi ／Ｌi ）を
１：１に設定して考える。この場合、出力電流ＩO は入
力電流Ｉi に等しくなる。トランジスタサイズ比がα：
１などになる場合は、以下の説明に比例係数αを導入し
て考えればよい。
【００１５】図１において、電圧入力端子３７に電圧Ｖ
1 が印加されると電流ミラー回路３５の入力端には、Ｎ
ＭＯＳトランジスタＱＮ1 の素子定数をＫ1 （Ｋ1 ＝μ
ＣOX・Ｗ／Ｌ（但し、μは移動度、ＣOXは単位ゲート容
量、Ｗはチャンネル幅、Ｌはチャンネル長）とすると、
次式で表される電流Ｉ1 が流れる。
1 が印加されると電流ミラー回路３５の入力端には、Ｎ
ＭＯＳトランジスタＱＮ1 の素子定数をＫ1 （Ｋ1 ＝μ
ＣOX・Ｗ／Ｌ（但し、μは移動度、ＣOXは単位ゲート容
量、Ｗはチャンネル幅、Ｌはチャンネル長）とすると、
次式で表される電流Ｉ1 が流れる。
【００１６】 Ｉ1 ＝Ｋ1 （Ｖ1 −Ｖt ）2 ／２ ただし、このときＮＭＯＳトランジスタＱＮ1 が飽和領
域になっていることが前提である。尚、Ｖt はＮＭＯＳ
トランジスタＱＮ1 ，ＱＮ2 のしきい値電圧である。電
流ミラー回路３５の入力端にＩ1 の電流が流れるので、
電流ミラー回路３５では出力側にもＩ1 の電流を流そう
とする。
域になっていることが前提である。尚、Ｖt はＮＭＯＳ
トランジスタＱＮ1 ，ＱＮ2 のしきい値電圧である。電
流ミラー回路３５の入力端にＩ1 の電流が流れるので、
電流ミラー回路３５では出力側にもＩ1 の電流を流そう
とする。
【００１７】このとき電圧入力端子３８に電圧Ｖ2 が印
加されると、ＮＭＯＳトランジスタＱＮ2 の素子定数を
Ｋ2 とすると、ＮＭＯＳトランジスタＱＮ2 が飽和領域
であればこのＮＭＯＳトランジスタＱＮ2 には、 Ｉ2 ＝Ｋ2 （Ｖ2 −Ｖt ）2 ／２ の電流が流れる。ただし、ここで、Ｖ2 ≦２・Ｖt とし
ておく。このとき、電流Ｉ1 と電流Ｉ2 との大小関係に
よって、回路の動作が異なってくる。
加されると、ＮＭＯＳトランジスタＱＮ2 の素子定数を
Ｋ2 とすると、ＮＭＯＳトランジスタＱＮ2 が飽和領域
であればこのＮＭＯＳトランジスタＱＮ2 には、 Ｉ2 ＝Ｋ2 （Ｖ2 −Ｖt ）2 ／２ の電流が流れる。ただし、ここで、Ｖ2 ≦２・Ｖt とし
ておく。このとき、電流Ｉ1 と電流Ｉ2 との大小関係に
よって、回路の動作が異なってくる。
【００１８】Ｉ1 ＞Ｉ2 の場合には、電流ミラー回路３
５の出力側にはＩ1 の電流が流れ、ＮＭＯＳトランジス
タＱＮ2 にはＩ2 の電流が流れる。電流ミラー回路２，
ＮＭＯＳトランジスタＱＮ2 および電流ミラー回路３９
の接続節点についてキルヒホッフの法則が成り立つの
で、（Ｉ1 −Ｉ2 ）だけの電流が電流ミラー回路３９の
入力側へ流れ込む。従って、電流ミラー回路３９は、出
力端に（Ｉ1 −Ｉ2 ）の電流を流す。その結果、抵抗Ｒ
を流れる電流による電圧効果により、出力端子４１の電
位ＶO は高位電源線４０の電圧Ｖccから下がり、次式で
与えられる。ただし、抵抗Ｒの抵抗値をＲとする。
５の出力側にはＩ1 の電流が流れ、ＮＭＯＳトランジス
タＱＮ2 にはＩ2 の電流が流れる。電流ミラー回路２，
ＮＭＯＳトランジスタＱＮ2 および電流ミラー回路３９
の接続節点についてキルヒホッフの法則が成り立つの
で、（Ｉ1 −Ｉ2 ）だけの電流が電流ミラー回路３９の
入力側へ流れ込む。従って、電流ミラー回路３９は、出
力端に（Ｉ1 −Ｉ2 ）の電流を流す。その結果、抵抗Ｒ
を流れる電流による電圧効果により、出力端子４１の電
位ＶO は高位電源線４０の電圧Ｖccから下がり、次式で
与えられる。ただし、抵抗Ｒの抵抗値をＲとする。
【００１９】 Ｖ0 ＝Ｖcc−（Ｉ1 −Ｉ2 ）×Ｒ 次に、Ｉ1 ≦Ｉ2 の場合について考える。この場合、電
流ミラー回路３５にはＩ1 の電流が流れるが、それを越
える電流をＮＭＯＳトランジスタＱＮ2 へ供給すること
ができない。このため、ＮＭＯＳトランジスタＱＮ2 を
流れる電流は飽和電流以下であるので、このＮＭＯＳト
ランジスタＱＮ2 は飽和領域からはずれる。このとき、
電流ミラー回路３９の入力端の電位Ｖa は、ＮＭＯＳト
ランジスタＱＮ2 が飽和領域からはずれているので、 Ｖa ＜Ｖ2 −Ｖt である。Ｖ2 ≦２・Ｖt であるので、結局 Ｖa ＜Ｖt となり、電流ミラー回路３９は動作しない。したがっ
て、電流ミラー回路３９の出力端に電流が流れず、出力
端子４１の電圧は高位電源線４０の電圧Ｖccとなる。
流ミラー回路３５にはＩ1 の電流が流れるが、それを越
える電流をＮＭＯＳトランジスタＱＮ2 へ供給すること
ができない。このため、ＮＭＯＳトランジスタＱＮ2 を
流れる電流は飽和電流以下であるので、このＮＭＯＳト
ランジスタＱＮ2 は飽和領域からはずれる。このとき、
電流ミラー回路３９の入力端の電位Ｖa は、ＮＭＯＳト
ランジスタＱＮ2 が飽和領域からはずれているので、 Ｖa ＜Ｖ2 −Ｖt である。Ｖ2 ≦２・Ｖt であるので、結局 Ｖa ＜Ｖt となり、電流ミラー回路３９は動作しない。したがっ
て、電流ミラー回路３９の出力端に電流が流れず、出力
端子４１の電圧は高位電源線４０の電圧Ｖccとなる。
【００２０】このように、本実施例は、入力電流Ｉ1 と
電流Ｉ2 とを比較して、Ｉ1 ＞Ｉ2の場合は低電位とし
て式で示した電圧を、Ｉ1 ≦Ｉ2 の場合には高電位と
して電源電圧Ｖccを出力する比較器として動作する。
電流Ｉ2 とを比較して、Ｉ1 ＞Ｉ2の場合は低電位とし
て式で示した電圧を、Ｉ1 ≦Ｉ2 の場合には高電位と
して電源電圧Ｖccを出力する比較器として動作する。
【００２１】本発明の比較器は、従来の比較器が電圧モ
ードで動作していたのに対し、電圧の比較を電流の比較
に置き換えて、電流モードで動作する。図１に示される
実施例では、電流ミラー回路を構成するＭＯＳトランジ
スタおよびＮＭＯＳトランジスタＱＮ1 ，ＱＮ2 は飽和
領域で動作しているので、ドレイン電圧が変化してもド
レイン電流はほとんど変化しない。このことから、電源
配線やクロック配線、周囲の信号線などと比較器内部の
信号線との容量結合による雑音電圧が混入しても、動作
電流は従来の比較器に比べて影響を受けにくく、誤動作
を起しにくい。したがって、本実施例は、従来の比較器
に比べて外部からの雑音の影響を受けにくく、精度が高
い。しかも、電源電圧を低下させても信号対雑音比は低
下しないので良好なＳＮ比を維持している。また、電圧
モードではキャパシタの充放電に時間がかかり、動作速
度が制限される。それに対して電流モードで動作する本
比較器は、キャパシタとしては寄生容量が考えられるだ
けであり、図３に示される従来例の比較器とは違ってキ
ャパシタをもたず、キャパシタの充放電で動作速度を制
限されないので、高速動作が可能である。
ードで動作していたのに対し、電圧の比較を電流の比較
に置き換えて、電流モードで動作する。図１に示される
実施例では、電流ミラー回路を構成するＭＯＳトランジ
スタおよびＮＭＯＳトランジスタＱＮ1 ，ＱＮ2 は飽和
領域で動作しているので、ドレイン電圧が変化してもド
レイン電流はほとんど変化しない。このことから、電源
配線やクロック配線、周囲の信号線などと比較器内部の
信号線との容量結合による雑音電圧が混入しても、動作
電流は従来の比較器に比べて影響を受けにくく、誤動作
を起しにくい。したがって、本実施例は、従来の比較器
に比べて外部からの雑音の影響を受けにくく、精度が高
い。しかも、電源電圧を低下させても信号対雑音比は低
下しないので良好なＳＮ比を維持している。また、電圧
モードではキャパシタの充放電に時間がかかり、動作速
度が制限される。それに対して電流モードで動作する本
比較器は、キャパシタとしては寄生容量が考えられるだ
けであり、図３に示される従来例の比較器とは違ってキ
ャパシタをもたず、キャパシタの充放電で動作速度を制
限されないので、高速動作が可能である。
【００２２】
【発明の効果】以上説明したように、本発明の比較器
は、外部から入力される２つの電圧の比較を、飽和領域
で動作する２つのＭＯＳトランジスタのドレイン電流の
比較に置き換え、電流モードで動作するように構成され
ている。ＭＯＳトランジスタの飽和ドレイン電流は、ド
レイン電圧が変化してもほとんど変化しないので、比較
器内部の信号線や接続節点に外部からの雑音が混入して
それらの電位が変化したとしても、動作電流がその影響
を受けることは少ない。
は、外部から入力される２つの電圧の比較を、飽和領域
で動作する２つのＭＯＳトランジスタのドレイン電流の
比較に置き換え、電流モードで動作するように構成され
ている。ＭＯＳトランジスタの飽和ドレイン電流は、ド
レイン電圧が変化してもほとんど変化しないので、比較
器内部の信号線や接続節点に外部からの雑音が混入して
それらの電位が変化したとしても、動作電流がその影響
を受けることは少ない。
【００２３】このことにより、本発明によれば、従来の
比較器に比べて外部からの雑音に対するＳＮ比が良好で
誤動作を起しにくく、しかも動作の高速性に優れた比較
器を提供することができる。
比較器に比べて外部からの雑音に対するＳＮ比が良好で
誤動作を起しにくく、しかも動作の高速性に優れた比較
器を提供することができる。
【図１】本発明の一実施例の回路図である。
【図２】図１中の電流ミラー回路の一例の回路図であ
る。
る。
【図３】従来の比較器の一例の回路図である。
１，２，３，４，１２，１３，１４，１５ スイッチ ５，６，７，１６ アンプ １７ ラッチ １９，２１，２２ インバータ ３０ 基準電圧入力端子 ３１，３７，３８ 電圧入力端子 ３２ クロック入力端子 ３３，３４，４１ 出力端子 ３５，３９ 電流ミラー回路 ３６ 低位電源線 ４０ 高位電源線 ５１ 定電圧源 ５２ 電流入力端子 ５３ 電流出力端子
Claims (1)
- 【請求項１】 第１の電流ミラー回路と、 前記第１の電流ミラー回路の電流入力端と第１の定電圧
供給線との間に接続され、ゲート電極が第１の電圧入力
端子に接続された第１のＭＯＳ電界効果トランジスタ
と、 前記第１の電流ミラー回路の電流出力端と前記第１の定
電圧供給線との間に直列に接続され、ゲート電極が第２
の電圧入力端子に接続された第２のＭＯＳ電界効果Ｓト
ランジスタと、 電流入力端が、前記第１の電流ミラー回路の前記電流出
力端と前記第２のＭＯＳ電界効果トランジスタとの接続
接点に接続された第２の電流ミラー回路と、 前記第２の電流ミラー回路の電流出力端と第２の定電圧
供給線との間に接続された抵抗とから構成され、 前記第２の電流ミラー回路の前記電流出力端と前記抵抗
との接続接点を出力端子とする比較器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22110392A JPH0669769A (ja) | 1992-08-20 | 1992-08-20 | 比較器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22110392A JPH0669769A (ja) | 1992-08-20 | 1992-08-20 | 比較器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0669769A true JPH0669769A (ja) | 1994-03-11 |
Family
ID=16761539
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22110392A Pending JPH0669769A (ja) | 1992-08-20 | 1992-08-20 | 比較器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0669769A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990022761A (ko) * | 1995-06-09 | 1999-03-25 | 디어터 크리스트, 베르너 뵈켈 | 제 1 뉴런 ｍｏｓｆｅｔ 및 기준 소오스에 의해 제공되는 2개의 전기값을 비교하기 위한 회로 |
| WO2010089983A1 (ja) * | 2009-02-06 | 2010-08-12 | 独立行政法人科学技術振興機構 | マルチヒステリシス電圧制御電流源システム |
| JP2012095349A (ja) * | 2004-02-23 | 2012-05-17 | Sony Corp | Ａｄ変換方法およびａｄ変換装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5883409A (ja) * | 1981-07-10 | 1983-05-19 | Hitachi Ltd | 映像増幅回路 |
| JPS6382119A (ja) * | 1986-09-26 | 1988-04-12 | Toshiba Corp | コンパレ−タ |
-
1992
- 1992-08-20 JP JP22110392A patent/JPH0669769A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| EP2395663A1 (en) * | 2009-02-06 | 2011-12-14 | Japan Science And Technology Agency | Multi-hysteresis voltage controlled current source system |
| JP5158818B2 (ja) * | 2009-02-06 | 2013-03-06 | 独立行政法人科学技術振興機構 | マルチヒステリシス電圧制御電流源システム |
| EP2395663A4 (en) * | 2009-02-06 | 2013-10-09 | Japan Science & Tech Agency | VOLTAGE CONTROLLED MULTIHYSTERESIS POWER SOURCE SYSTEM |
| US8648584B2 (en) | 2009-02-06 | 2014-02-11 | Japan Science And Technology Agency | Multi-hysteresis voltage controlled current source system |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19981201 |