JP3338333B2 - 増幅回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】本発明は増幅回路に係り、特
に液晶などの容量性負荷を駆動するのに適した増幅回路
に関する。
に液晶などの容量性負荷を駆動するのに適した増幅回路
に関する。
【０００２】
【従来の技術】携帯機器のような電池で駆動される電子
機器において、アナログ部で使用する増幅器の消費電力
を下げることは、長い使用時間を確保するために重要で
ある。これを実現するため、増幅回路の出力段をプッシ
ュプル構成で実現したＡＢ級出力回路が用いられてき
た。
機器において、アナログ部で使用する増幅器の消費電力
を下げることは、長い使用時間を確保するために重要で
ある。これを実現するため、増幅回路の出力段をプッシ
ュプル構成で実現したＡＢ級出力回路が用いられてき
た。
【０００３】図４に、ソース接地されたトランジスタＴ
N と、このトランジスタＴN を動作させるためのバイア
ス電流を供給する電流源Ｉ0 により構成されるＡ級出力
回路を示す。差動入力端子ＩＮ＋，ＩＮ−間に印加され
る差動入力電圧が電圧増幅された後、トランジスタＴN
のゲートに印加され、トランジスタＴN のドレインから
出力端子ＯＵＴに出力電圧が取り出される。
N と、このトランジスタＴN を動作させるためのバイア
ス電流を供給する電流源Ｉ0 により構成されるＡ級出力
回路を示す。差動入力端子ＩＮ＋，ＩＮ−間に印加され
る差動入力電圧が電圧増幅された後、トランジスタＴN
のゲートに印加され、トランジスタＴN のドレインから
出力端子ＯＵＴに出力電圧が取り出される。
【０００４】また、図５にソース接地されたＰチャネル
ＭＯＳトランジスタＴP およびＮチャネルＭＯＳトラン
ジスタＴN で構成されるコンプリメンタリプッシュプル
回路からなるＡＢ級出力回路を示す。差動入力端子ＩＮ
＋，ＩＮ−間に印加される差動入力電圧が電圧増幅され
た後、トランジスタＴN のゲートに印加されるととも
に、レベルシフト回路を介してトランジスタＴP のゲー
トに印加され、トランジスタＴP ，ＴN の共通接続され
たドレインから出力端子ＯＵＴに出力電圧が取り出され
る。
ＭＯＳトランジスタＴP およびＮチャネルＭＯＳトラン
ジスタＴN で構成されるコンプリメンタリプッシュプル
回路からなるＡＢ級出力回路を示す。差動入力端子ＩＮ
＋，ＩＮ−間に印加される差動入力電圧が電圧増幅され
た後、トランジスタＴN のゲートに印加されるととも
に、レベルシフト回路を介してトランジスタＴP のゲー
トに印加され、トランジスタＴP ，ＴN の共通接続され
たドレインから出力端子ＯＵＴに出力電圧が取り出され
る。
【０００５】負荷が図のように容量ＣL の場合、図４に
示すＡ級出力回路では、第２のポールの周波数はｇｍN
／ＣL で決定されるのに対し、図５に示すコンプリメン
タリプッシュプル回路構成によるＡＢ級出力回路では、
出力段のバイアス電流を同じとすると、第２のポールの
周波数は（ｇｍN ＋ｇｍP ）／ＣL とより高い周波数に
できるので、回路の安定性確保には非常に有効な手段で
ある。ここで、ＣL は負荷容量、ｇｍN ，ｇｍP はトラ
ンジスタＴN ，ＴP の相互コンダクタンスである。
示すＡ級出力回路では、第２のポールの周波数はｇｍN
／ＣL で決定されるのに対し、図５に示すコンプリメン
タリプッシュプル回路構成によるＡＢ級出力回路では、
出力段のバイアス電流を同じとすると、第２のポールの
周波数は（ｇｍN ＋ｇｍP ）／ＣL とより高い周波数に
できるので、回路の安定性確保には非常に有効な手段で
ある。ここで、ＣL は負荷容量、ｇｍN ，ｇｍP はトラ
ンジスタＴN ，ＴP の相互コンダクタンスである。
【０００６】特許第２，５４３，８７２号（以下、公知
例という）には、図６のようなＡＢ級出力回路を用いた
増幅回路の例が示されている。この増幅回路は、ソース
が第１の電源電位点Ｖddに接続され、ドレインが出力端
子ＯＵＴに接続された第１のトランジスタＴ２１および
ソースが第２の電源電位点Ｖssに接続され、ドレインが
出力端子ＯＵＴに接続された第２のトランジスタＴ２２
からなるコンプリメンタリプッシュプル回路により構成
された出力段１２と、第２の電源電位点Ｖssの電位を基
準とした出力電圧を発生して第２のトランジスタＴ２２
のゲートに供給する電圧増幅段１１と、この電圧増幅段
１１の出力電圧に対応した電流を発生する電流発生回路
１４と、この電流発生回路１４により発生される電流を
第１の電源電位点Ｖddの電位を基準とした電圧に変換し
て第１のトランジスタＴ２１のゲートに供給する電流−
電圧変換回路１３からなる。
例という）には、図６のようなＡＢ級出力回路を用いた
増幅回路の例が示されている。この増幅回路は、ソース
が第１の電源電位点Ｖddに接続され、ドレインが出力端
子ＯＵＴに接続された第１のトランジスタＴ２１および
ソースが第２の電源電位点Ｖssに接続され、ドレインが
出力端子ＯＵＴに接続された第２のトランジスタＴ２２
からなるコンプリメンタリプッシュプル回路により構成
された出力段１２と、第２の電源電位点Ｖssの電位を基
準とした出力電圧を発生して第２のトランジスタＴ２２
のゲートに供給する電圧増幅段１１と、この電圧増幅段
１１の出力電圧に対応した電流を発生する電流発生回路
１４と、この電流発生回路１４により発生される電流を
第１の電源電位点Ｖddの電位を基準とした電圧に変換し
て第１のトランジスタＴ２１のゲートに供給する電流−
電圧変換回路１３からなる。
【０００７】また、電流発生回路１４は第２の基準電位
点Ｖssの電位を基準とした一定の基準電圧を発生する基
準電圧発生回路１５と、電圧増幅段１１の出力電圧と基
準電圧との差に対応しかつＶssの電位を基準とした電圧
を発生する減算回路１６と、この減算回路１６の出力電
圧を電流に変換する電圧−電流変換回路１７により構成
される。
点Ｖssの電位を基準とした一定の基準電圧を発生する基
準電圧発生回路１５と、電圧増幅段１１の出力電圧と基
準電圧との差に対応しかつＶssの電位を基準とした電圧
を発生する減算回路１６と、この減算回路１６の出力電
圧を電流に変換する電圧−電流変換回路１７により構成
される。
【０００８】この増幅回路では、出力段１２を構成する
二つのトランジスタＴ２１，Ｔ２２のうち、ソースが第
２の電源電位点Ｖssに接続された第２のトランジスタＴ
２２は、ゲートに電圧増幅段１１からのＶssの電位を基
準とした出力電圧が供給されるため、電源電圧（Ｖssの
電位）の変化に対して、このトランジスタＴ２２のゲー
ト・ソース間の電圧は一定に保たれ、そのバイアス電流
も一定に保たれる。
二つのトランジスタＴ２１，Ｔ２２のうち、ソースが第
２の電源電位点Ｖssに接続された第２のトランジスタＴ
２２は、ゲートに電圧増幅段１１からのＶssの電位を基
準とした出力電圧が供給されるため、電源電圧（Ｖssの
電位）の変化に対して、このトランジスタＴ２２のゲー
ト・ソース間の電圧は一定に保たれ、そのバイアス電流
も一定に保たれる。
【０００９】一方、ソースが第１の電源電位点Ｖddに接
続された第１のトランジスタＴ２１は、電圧増幅段１１
の出力電圧に対応した電流をＶddの電位を基準とした電
圧に変換する電流−電圧変換回路１３からの出力電圧が
ゲートに供給されるため、同様に電源電圧（Ｖddの電
位）の変化に対して、このトランジスタＴ２１のゲート
・ソース間の電圧は一定に保たれ、そのバイアス電流も
一定に保たれる。
続された第１のトランジスタＴ２１は、電圧増幅段１１
の出力電圧に対応した電流をＶddの電位を基準とした電
圧に変換する電流−電圧変換回路１３からの出力電圧が
ゲートに供給されるため、同様に電源電圧（Ｖddの電
位）の変化に対して、このトランジスタＴ２１のゲート
・ソース間の電圧は一定に保たれ、そのバイアス電流も
一定に保たれる。
【００１０】従って、図６の増幅回路は第１および第２
のトランジスタＴ２１，Ｔ２２がソース接地方式であり
ながらも、安定したＡＢ級動作およびプッシュプル動作
を行うので、最大出力電圧が電源電圧とほぼ等しい大振
幅の出力が得られ、消費電力も低減されるという利点が
ある。このように図６に示した公知例の増幅回路は、図
４に示したＡ級出力回路を用いた場合に比較して出力電
流駆動能力は大きいものの、電圧−電流変換回路１７の
トランジスタＴ４３のゲート電圧は、減算回路１６のト
ランジスタＴ４２がオフする電圧までしか上がらないた
め、出力電流駆動能力は十分とはいえない。
のトランジスタＴ２１，Ｔ２２がソース接地方式であり
ながらも、安定したＡＢ級動作およびプッシュプル動作
を行うので、最大出力電圧が電源電圧とほぼ等しい大振
幅の出力が得られ、消費電力も低減されるという利点が
ある。このように図６に示した公知例の増幅回路は、図
４に示したＡ級出力回路を用いた場合に比較して出力電
流駆動能力は大きいものの、電圧−電流変換回路１７の
トランジスタＴ４３のゲート電圧は、減算回路１６のト
ランジスタＴ４２がオフする電圧までしか上がらないた
め、出力電流駆動能力は十分とはいえない。
【００１１】これを改善するため、公知例の増幅回路で
は図６中に示されているように、トランジスタＴ４２が
オフしたときに高インピーダンス素子Ｚ１によりトラン
ジスタＴ４３のゲート電圧をプルアップすることで、ト
ランジスタＴ４３の出力電流を増加させ、出力電流駆動
能力の改善を図っている。
は図６中に示されているように、トランジスタＴ４２が
オフしたときに高インピーダンス素子Ｚ１によりトラン
ジスタＴ４３のゲート電圧をプルアップすることで、ト
ランジスタＴ４３の出力電流を増加させ、出力電流駆動
能力の改善を図っている。
【００１２】この増幅回路を液晶駆動回路に応用するこ
とを考えたとき、電圧増幅段１１の入力端子ＩＮ＋，Ｉ
Ｎ−には画像信号電圧が入力され、出力端子ＯＵＴには
液晶表示素子の個別電極の端子が接続される。このと
き、増幅回路はボルテージフォロワとして用いられるこ
とになる。図６において、出力端子ＯＵＴに接続された
負荷容量ＣL は液晶表示素子の静電容量を表している。
とを考えたとき、電圧増幅段１１の入力端子ＩＮ＋，Ｉ
Ｎ−には画像信号電圧が入力され、出力端子ＯＵＴには
液晶表示素子の個別電極の端子が接続される。このと
き、増幅回路はボルテージフォロワとして用いられるこ
とになる。図６において、出力端子ＯＵＴに接続された
負荷容量ＣL は液晶表示素子の静電容量を表している。
【００１３】一般に、液晶表示素子では液晶の寿命を損
なわないようにするため、個別電極と共通電極間に印加
する駆動電圧を一定周期で反転させることにより、液晶
に直流分が蓄積されないようにする駆動方式がとられ
る。そのような液晶駆動方式として、コモン反転駆動方
式が多く用いられる。これは液晶表示素子のコモン側、
つまり共通電極側に印加する電圧を一定周期で反転させ
る方式であり、個別電極側に印加する信号電圧を一定周
期で反転させる方式に比較して駆動回路の構成が容易に
なることから、多く用いられている。
なわないようにするため、個別電極と共通電極間に印加
する駆動電圧を一定周期で反転させることにより、液晶
に直流分が蓄積されないようにする駆動方式がとられ
る。そのような液晶駆動方式として、コモン反転駆動方
式が多く用いられる。これは液晶表示素子のコモン側、
つまり共通電極側に印加する電圧を一定周期で反転させ
る方式であり、個別電極側に印加する信号電圧を一定周
期で反転させる方式に比較して駆動回路の構成が容易に
なることから、多く用いられている。
【００１４】このコモン反転駆動方式を用いた場合、液
晶表示素子の図６の増幅回路の出力端子ＯＵＴに接続さ
れていない方のコモン端子ＣＯＭの電圧が一定周期で電
源電圧ＶddとＶssの間で変化する。従って、増幅回路の
入出力電圧はあまり変化しないが、コモン端子ＣＯＭの
電圧が変化する状況が生じる。このような状況では、コ
モン端子ＣＯＭの電圧が変化するとき、ほぼ一定の電流
が負荷容量ＣL に流れ込むことになる。
晶表示素子の図６の増幅回路の出力端子ＯＵＴに接続さ
れていない方のコモン端子ＣＯＭの電圧が一定周期で電
源電圧ＶddとＶssの間で変化する。従って、増幅回路の
入出力電圧はあまり変化しないが、コモン端子ＣＯＭの
電圧が変化する状況が生じる。このような状況では、コ
モン端子ＣＯＭの電圧が変化するとき、ほぼ一定の電流
が負荷容量ＣL に流れ込むことになる。
【００１５】ここで、公知例の手法では、増幅回路の入
力電圧が一定の下でコモン端子ＣＯＭの電圧がＶddから
Ｖssに変化するとき、負荷容量ＣＬ に流し込む電流を
供給するために、トランジスタＴ４２がオフしたとき、
トランジスタＴ４１と高インピーダンス素子Ｚ１により
トランジスタＴ４３のゲート電圧を高くして、トランジ
スタＴ４３のドレイン電流を増加させ、これによりトラ
ンジスタＴ２１のドレイン電流を大きくして出力電流駆
動能力を上げている。
力電圧が一定の下でコモン端子ＣＯＭの電圧がＶddから
Ｖssに変化するとき、負荷容量ＣＬ に流し込む電流を
供給するために、トランジスタＴ４２がオフしたとき、
トランジスタＴ４１と高インピーダンス素子Ｚ１により
トランジスタＴ４３のゲート電圧を高くして、トランジ
スタＴ４３のドレイン電流を増加させ、これによりトラ
ンジスタＴ２１のドレイン電流を大きくして出力電流駆
動能力を上げている。
【００１６】しかし、この状態では電圧増幅段１１およ
び出力段１２が利得を持っていることに加え、トランジ
スタＴ４１も高インピーダンス素子Ｚ１を負荷とするソ
ース接地の利得段として動作するため、増幅回路は全体
として利得段が３段の構成となってしまう。このため、
利得段が２段の構成を前提として出力端子ＯＵＴと入力
端子ＩＮ＋との間に接続されたミラー容量Ｃｃのみでは
位相補償が不十分となり、回路が発振を起こしてしまう
という欠点があった。
び出力段１２が利得を持っていることに加え、トランジ
スタＴ４１も高インピーダンス素子Ｚ１を負荷とするソ
ース接地の利得段として動作するため、増幅回路は全体
として利得段が３段の構成となってしまう。このため、
利得段が２段の構成を前提として出力端子ＯＵＴと入力
端子ＩＮ＋との間に接続されたミラー容量Ｃｃのみでは
位相補償が不十分となり、回路が発振を起こしてしまう
という欠点があった。
【００１７】
【発明が解決しようとする課題】上述したように、図６
に示したような公知例の増幅回路では、出力電流駆動能
力を上げるために、負荷の増幅回路出力端子に接続され
ていない方の端子電圧が反転したとき、十分な負荷電流
を供給すべく高インピーダンス素子によるプルアップに
よりソース接地の利得段を構成するため、負荷の増幅回
路出力端子に接続されていない方の端子の電圧が大きく
変化するときに発振を引き起こすという問題点があっ
た。
に示したような公知例の増幅回路では、出力電流駆動能
力を上げるために、負荷の増幅回路出力端子に接続され
ていない方の端子電圧が反転したとき、十分な負荷電流
を供給すべく高インピーダンス素子によるプルアップに
よりソース接地の利得段を構成するため、負荷の増幅回
路出力端子に接続されていない方の端子の電圧が大きく
変化するときに発振を引き起こすという問題点があっ
た。
【００１８】本発明は、上述した従来技術の問題点を解
消するためになされたもので、出力電流駆動能力が高
く、しかも負荷の増幅回路出力端子に接続されていない
方の端子の電圧が大きく変化したときにも発振を引き起
こすことがなく、安定性に優れた増幅回路を提供するこ
とを目的とする。
消するためになされたもので、出力電流駆動能力が高
く、しかも負荷の増幅回路出力端子に接続されていない
方の端子の電圧が大きく変化したときにも発振を引き起
こすことがなく、安定性に優れた増幅回路を提供するこ
とを目的とする。
【００１９】
【課題を解決するための手段】上記の課題を解決するた
め、本発明に係る増幅回路は、ソースまたはエミッタが
第１の電源電位点に接続され、ドレインまたはコレクタ
が出力端子に接続された第１のトランジスタおよびソー
スまたはエミッタが第２の電源電位点に接続され、ドレ
インまたはコレクタが前記出力端子に接続された第２の
トランジスタからなるコンプリメンタリプッシュプル回
路により構成された出力段と、入力電圧を増幅し、第２
の電源電位点の電位を基準とした出力電圧を発生して第
２のトランジスタのゲートまたはベースに供給する電圧
増幅段と、この電圧増幅段の出力電圧に対応した電圧と
前記電圧増幅段の出力電圧との差に対応した出力電流を
発生する電流発生手段と、この電流発生手段の出力電流
を第１の電源電位点の電位を基準とした電圧に変換して
第１のトランジスタのゲートまたはベースに供給する電
流−電圧変換手段とを具備し、電流発生手段は第２の電
源電位点の電位を基準として、前記電圧増幅段の出力電
圧の増加に応じて減少し、前記電圧増幅段の出力電圧の
減少に応じて増加する出力電圧を発生する電圧発生手段
と、電圧増幅段の出力電圧と電圧発生手段の出力電圧と
の差に対応しかつ第２の電源電位点の電位を基準とした
出力電圧を発生する減算手段と、この減算手段の出力電
圧を電流に変換する電圧−電流変換手段とにより構成さ
れる。
め、本発明に係る増幅回路は、ソースまたはエミッタが
第１の電源電位点に接続され、ドレインまたはコレクタ
が出力端子に接続された第１のトランジスタおよびソー
スまたはエミッタが第２の電源電位点に接続され、ドレ
インまたはコレクタが前記出力端子に接続された第２の
トランジスタからなるコンプリメンタリプッシュプル回
路により構成された出力段と、入力電圧を増幅し、第２
の電源電位点の電位を基準とした出力電圧を発生して第
２のトランジスタのゲートまたはベースに供給する電圧
増幅段と、この電圧増幅段の出力電圧に対応した電圧と
前記電圧増幅段の出力電圧との差に対応した出力電流を
発生する電流発生手段と、この電流発生手段の出力電流
を第１の電源電位点の電位を基準とした電圧に変換して
第１のトランジスタのゲートまたはベースに供給する電
流−電圧変換手段とを具備し、電流発生手段は第２の電
源電位点の電位を基準として、前記電圧増幅段の出力電
圧の増加に応じて減少し、前記電圧増幅段の出力電圧の
減少に応じて増加する出力電圧を発生する電圧発生手段
と、電圧増幅段の出力電圧と電圧発生手段の出力電圧と
の差に対応しかつ第２の電源電位点の電位を基準とした
出力電圧を発生する減算手段と、この減算手段の出力電
圧を電流に変換する電圧−電流変換手段とにより構成さ
れる。
【００２０】
【００２１】すなわち、公知例の増幅回路では電圧発生
手段が一定の基準電圧を発生するのに対し、本発明では
電圧増幅段の出力電圧に応じて変化する出力電圧、つま
り電圧増幅段の出力電圧の増加に応じて減少し、電圧増
幅段の出力電圧の減少に応じて増加する出力電圧を発生
する点が異なっている。これにより、減算手段からの電
圧増幅段の出力電圧と電圧発生手段の出力電圧との差に
対応した出力電圧が増大し、電圧−電流変換手段および
電流−電圧変換手段を介して出力段の第１のトランジス
タのゲートまたはベースに供給される電圧が増大して、
ドレイン電流またはコレクタ電流が大きくなるために、
出力電流駆動能力が改善される。
手段が一定の基準電圧を発生するのに対し、本発明では
電圧増幅段の出力電圧に応じて変化する出力電圧、つま
り電圧増幅段の出力電圧の増加に応じて減少し、電圧増
幅段の出力電圧の減少に応じて増加する出力電圧を発生
する点が異なっている。これにより、減算手段からの電
圧増幅段の出力電圧と電圧発生手段の出力電圧との差に
対応した出力電圧が増大し、電圧−電流変換手段および
電流−電圧変換手段を介して出力段の第１のトランジス
タのゲートまたはベースに供給される電圧が増大して、
ドレイン電流またはコレクタ電流が大きくなるために、
出力電流駆動能力が改善される。
【００２２】従って、公知例の増幅回路のように高イン
ピーダンス素子を用いたプルアップを行うことなく出力
電流駆動能力が改善され、利得段が３段となる構成には
ならないため、負荷の増幅回路出力端子と反対側の端子
に大きな電圧変化があっても発振を引き起こすことがな
く、安定性が維持される。
ピーダンス素子を用いたプルアップを行うことなく出力
電流駆動能力が改善され、利得段が３段となる構成には
ならないため、負荷の増幅回路出力端子と反対側の端子
に大きな電圧変化があっても発振を引き起こすことがな
く、安定性が維持される。
【００２３】上記電圧発生手段は、具体的には例えば定
電流源と、この定電流源と第２の電源電位点との間に直
列に設けられ、ダイオード接続された複数の第３のトラ
ンジスタと、これら複数の第３のトランジスタの直列回
路に対して並列に接続され、電圧増幅段の出力電圧に応
じた電流が流れる第４のトランジスタとにより構成され
る。
電流源と、この定電流源と第２の電源電位点との間に直
列に設けられ、ダイオード接続された複数の第３のトラ
ンジスタと、これら複数の第３のトランジスタの直列回
路に対して並列に接続され、電圧増幅段の出力電圧に応
じた電流が流れる第４のトランジスタとにより構成され
る。
【００２４】また、電圧発生手段はさらに電圧増幅段の
入力電圧が所定の極性に変化したことを検出して上記定
電流源の電流を制御する検出手段を備えていてもよい。
これにより、例えば電圧増幅段の入力電圧が正に変化し
たとき、定電流源の電流を増大させることによって、出
力電流駆動能力をさらに高めることができる。
入力電圧が所定の極性に変化したことを検出して上記定
電流源の電流を制御する検出手段を備えていてもよい。
これにより、例えば電圧増幅段の入力電圧が正に変化し
たとき、定電流源の電流を増大させることによって、出
力電流駆動能力をさらに高めることができる。
【００２５】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて説明する。 （基本構成）図１に、本発明の一実施形態に係る増幅回
路の基本構成を示す。この増幅回路は、ソースが第１の
電源電位点Ｖddに接続され、ドレインが出力端子ＯＵＴ
に接続されたＰチャネルＭＯＳトランジスタからなる第
１のトランジスタＴ２１およびソースが第２の電源電位
点Ｖssに接続され、ドレインが出力端子ＯＵＴに接続さ
れたＮチャネルＭＯＳトランジスタからなる第２のトラ
ンジスタＴ２２によるコンプリメンタリプッシュプル回
路により構成された出力段２と、差動入力端子ＩＮ＋，
ＩＮ−間に印加される差動入力電圧を増幅し、第２の電
源電位点Ｖssの電位を基準とした出力電圧を発生して出
力段２の第２のトランジスタＴ２２のゲートに供給する
電圧増幅段１と、この電圧増幅段１の出力電圧に対応し
た電圧と電圧増幅手段１の出力電圧との差に対応した出
力電流を発生する電流発生回路４と、この電流発生回路
４からの出力電流を第１の電源電位点Ｖddの電位を基準
とした電圧に変換して出力段２の第１のトランジスタＴ
２１のゲートに供給する電流−電圧変換回路３からな
る。出力端子ＯＵＴには負荷容量ＣL の一端が接続され
る。
に基づいて説明する。 （基本構成）図１に、本発明の一実施形態に係る増幅回
路の基本構成を示す。この増幅回路は、ソースが第１の
電源電位点Ｖddに接続され、ドレインが出力端子ＯＵＴ
に接続されたＰチャネルＭＯＳトランジスタからなる第
１のトランジスタＴ２１およびソースが第２の電源電位
点Ｖssに接続され、ドレインが出力端子ＯＵＴに接続さ
れたＮチャネルＭＯＳトランジスタからなる第２のトラ
ンジスタＴ２２によるコンプリメンタリプッシュプル回
路により構成された出力段２と、差動入力端子ＩＮ＋，
ＩＮ−間に印加される差動入力電圧を増幅し、第２の電
源電位点Ｖssの電位を基準とした出力電圧を発生して出
力段２の第２のトランジスタＴ２２のゲートに供給する
電圧増幅段１と、この電圧増幅段１の出力電圧に対応し
た電圧と電圧増幅手段１の出力電圧との差に対応した出
力電流を発生する電流発生回路４と、この電流発生回路
４からの出力電流を第１の電源電位点Ｖddの電位を基準
とした電圧に変換して出力段２の第１のトランジスタＴ
２１のゲートに供給する電流−電圧変換回路３からな
る。出力端子ＯＵＴには負荷容量ＣL の一端が接続され
る。
【００２６】ここで、図６に示した公知例の増幅回路と
は電流発生回路４の構成が異なっている。すなわち、電
流発生回路４は第２の電源電位点Ｖssの電位を基準とし
て電圧増幅段１の出力電圧に応じた出力電圧を発生する
電圧発生回路５と、電圧増幅段１の出力電圧と電圧発生
回路５の出力電圧との差に対応しかつ第２の電源電位点
Ｖssの電位を基準とした出力電圧を発生する減算回路６
と、この減算回路６の出力電圧を電流に変換する電圧−
電流変換回路７とからなり、電圧−電流変換回路７の出
力電流が電流−電圧変換回路３の入力電流となるように
接続される。
は電流発生回路４の構成が異なっている。すなわち、電
流発生回路４は第２の電源電位点Ｖssの電位を基準とし
て電圧増幅段１の出力電圧に応じた出力電圧を発生する
電圧発生回路５と、電圧増幅段１の出力電圧と電圧発生
回路５の出力電圧との差に対応しかつ第２の電源電位点
Ｖssの電位を基準とした出力電圧を発生する減算回路６
と、この減算回路６の出力電圧を電流に変換する電圧−
電流変換回路７とからなり、電圧−電流変換回路７の出
力電流が電流−電圧変換回路３の入力電流となるように
接続される。
【００２７】次に、本実施形態による増幅回路の動作を
説明する。図１において、差動入力端子ＩＮ＋，ＩＮ−
間に印加される差動入力電圧は電圧増幅段１により増幅
され、第２の電源電位点Ｖssの電位を基準とした出力電
圧が発生される。この電圧増幅段１の出力電圧は、出力
段２の第２のトランジスタＴ２２のゲートに印加される
とともに、電流発生回路４、電圧−電流変換回路７およ
び電流−電圧変換回路３を介して出力段２の第１のトラ
ンジスタＴ２１のゲートに印加される。
説明する。図１において、差動入力端子ＩＮ＋，ＩＮ−
間に印加される差動入力電圧は電圧増幅段１により増幅
され、第２の電源電位点Ｖssの電位を基準とした出力電
圧が発生される。この電圧増幅段１の出力電圧は、出力
段２の第２のトランジスタＴ２２のゲートに印加される
とともに、電流発生回路４、電圧−電流変換回路７およ
び電流−電圧変換回路３を介して出力段２の第１のトラ
ンジスタＴ２１のゲートに印加される。
【００２８】すなわち、電流発生回路４では電圧発生回
路５により電圧増幅段１の出力電圧に対応しかつ第２の
電源電位点Ｖssの電位を基準とした出力電圧が発生さ
れ、この電圧発生回路５の出力電圧と電圧増幅段１の出
力電圧との差に対応しかつ第２の電源電位点Ｖssの電位
を基準とした出力電圧が減算回路６により生成される。
この減算回路６の出力電圧は電圧−電流変換回路７によ
り電流に変換された後、電流−電圧変換回路３により第
１の電源電位点Ｖddの電位を基準とした電圧に変換さ
れ、トランジスタＴ２１のゲートに印加される。
路５により電圧増幅段１の出力電圧に対応しかつ第２の
電源電位点Ｖssの電位を基準とした出力電圧が発生さ
れ、この電圧発生回路５の出力電圧と電圧増幅段１の出
力電圧との差に対応しかつ第２の電源電位点Ｖssの電位
を基準とした出力電圧が減算回路６により生成される。
この減算回路６の出力電圧は電圧−電流変換回路７によ
り電流に変換された後、電流−電圧変換回路３により第
１の電源電位点Ｖddの電位を基準とした電圧に変換さ
れ、トランジスタＴ２１のゲートに印加される。
【００２９】今、電圧増幅段１の出力電圧をＶａとし、
電圧発生回路５の出力電圧をＶｂとすると、Ｖａは入力
端子ＩＮ＋，ＩＮ−間に印加される差動入力電圧が零の
ときに対応するバイアス成分Ｖａ0 と、差動入力電圧が
印加されたときの変化分ｖａとの和で表され、同様に、
Ｖｂは入力端子ＩＮ＋，ＩＮ−間に印加される差動入力
電圧が零のときに対応するバイアス成分Ｖｂ0 と、差動
入力電圧が印加されたときの変化分ｖｂとの和で表され
る。ｖｂはα・ｖａ（αは係数）で表されるので、結
局、 Ｖａ＝Ｖａ0 ＋ｖａ （１） Ｖｂ＝Ｖｂ0 −α・ｖａ （２） （ただし、α＞１） となる。従って、減算回路６の出力である差電圧Ｖｂ−
Ｖａは、 Ｖｂ−Ｖａ＝Ｖｂ0 −Ｖａ0 −（α＋１）ｖａ （３） となる。ここで、係数αを例えばα＝２に選ぶと、電圧
増幅段１の出力電圧の変化分ｖａの３倍の変化分が減算
回路６の出力として得られるので、これを電圧−電流変
換回路７および電流−電圧変換回路３を介して出力段２
の第１のトランジスタＴ２１のゲートに印加することに
よって、負荷容量ＣL に対しより大きな出力電流を供給
することができる。
電圧発生回路５の出力電圧をＶｂとすると、Ｖａは入力
端子ＩＮ＋，ＩＮ−間に印加される差動入力電圧が零の
ときに対応するバイアス成分Ｖａ0 と、差動入力電圧が
印加されたときの変化分ｖａとの和で表され、同様に、
Ｖｂは入力端子ＩＮ＋，ＩＮ−間に印加される差動入力
電圧が零のときに対応するバイアス成分Ｖｂ0 と、差動
入力電圧が印加されたときの変化分ｖｂとの和で表され
る。ｖｂはα・ｖａ（αは係数）で表されるので、結
局、 Ｖａ＝Ｖａ0 ＋ｖａ （１） Ｖｂ＝Ｖｂ0 −α・ｖａ （２） （ただし、α＞１） となる。従って、減算回路６の出力である差電圧Ｖｂ−
Ｖａは、 Ｖｂ−Ｖａ＝Ｖｂ0 −Ｖａ0 −（α＋１）ｖａ （３） となる。ここで、係数αを例えばα＝２に選ぶと、電圧
増幅段１の出力電圧の変化分ｖａの３倍の変化分が減算
回路６の出力として得られるので、これを電圧−電流変
換回路７および電流−電圧変換回路３を介して出力段２
の第１のトランジスタＴ２１のゲートに印加することに
よって、負荷容量ＣL に対しより大きな出力電流を供給
することができる。
【００３０】前述した公知例（特許第２，５４３，８７
２号）に開示された図６の増幅回路では、高インピーダ
ンス素子Ｚ１によるプルアップを行わないとき、基準電
圧発生回路１５の出力電圧ＶｂはＶｂ＝Ｖｂ0 と一定で
あるので、減算回路１６の出力では電圧増幅段１１の出
力電圧の変化分ｖａの１倍の変化分しか得られない。こ
のため、高インピーダンス素子Ｚ１によるプルアップが
必要であった。
２号）に開示された図６の増幅回路では、高インピーダ
ンス素子Ｚ１によるプルアップを行わないとき、基準電
圧発生回路１５の出力電圧ＶｂはＶｂ＝Ｖｂ0 と一定で
あるので、減算回路１６の出力では電圧増幅段１１の出
力電圧の変化分ｖａの１倍の変化分しか得られない。こ
のため、高インピーダンス素子Ｚ１によるプルアップが
必要であった。
【００３１】これに対し、図１に示した本発明の増幅回
路によると、図６の増幅回路で高インピーダンス素子Ｚ
１によるプルアップを行わないときに比べて出力電流駆
動能力をα倍に改善できるので、高インピーダンス素子
によるプルアップは不必要となり、ソース接地の利得段
が付加されることはない。従って、負荷容量ＣL が例え
ば液晶表示素子であって、前述したコモン反転駆動方式
で駆動する場合のように、負荷容量Ｃｃの増幅回路出力
端子ＯＵＴに接続されていない方の端子ＣＯＭの電圧が
大きく変化するときにも、出力端子ＯＵＴと入力端子Ｉ
Ｎ＋との間に接続されたミラー容量Ｃｃによる位相補償
のみで発振を防止して、安定化を図ることができる。
路によると、図６の増幅回路で高インピーダンス素子Ｚ
１によるプルアップを行わないときに比べて出力電流駆
動能力をα倍に改善できるので、高インピーダンス素子
によるプルアップは不必要となり、ソース接地の利得段
が付加されることはない。従って、負荷容量ＣL が例え
ば液晶表示素子であって、前述したコモン反転駆動方式
で駆動する場合のように、負荷容量Ｃｃの増幅回路出力
端子ＯＵＴに接続されていない方の端子ＣＯＭの電圧が
大きく変化するときにも、出力端子ＯＵＴと入力端子Ｉ
Ｎ＋との間に接続されたミラー容量Ｃｃによる位相補償
のみで発振を防止して、安定化を図ることができる。
【００３２】次に、図１の増幅回路の具体例を説明す
る。 （第１の具体例）図２に、図１の増幅回路の具体例を示
す。図２において、電圧増幅段１はゲートが差動入力端
子ＩＮ−，ＩＮ＋にそれぞれ接続されたＰチャネルＭＯ
Ｓトランジスタからなる差動対トランジスタＴ１１，Ｔ
１２と、これらトランジスタＴ１１，１２のドレインに
共通に接続されたＰチャネルＭＯＳトランジスタＴ１５
による定電流源と、トランジスタＴ１１，Ｔ１２のドレ
インにそれぞれ負荷とした接続されたＮチャネルＭＯＳ
トランジスタＴ１３，Ｔ１４からなる。
る。 （第１の具体例）図２に、図１の増幅回路の具体例を示
す。図２において、電圧増幅段１はゲートが差動入力端
子ＩＮ−，ＩＮ＋にそれぞれ接続されたＰチャネルＭＯ
Ｓトランジスタからなる差動対トランジスタＴ１１，Ｔ
１２と、これらトランジスタＴ１１，１２のドレインに
共通に接続されたＰチャネルＭＯＳトランジスタＴ１５
による定電流源と、トランジスタＴ１１，Ｔ１２のドレ
インにそれぞれ負荷とした接続されたＮチャネルＭＯＳ
トランジスタＴ１３，Ｔ１４からなる。
【００３３】トランジスタＴ１３はゲートとドレインが
接続されたいわゆるダイオード接続となっており、トラ
ンジスタＴ１４とともにカレントミラーを構成してい
る。電圧増幅段１の出力電圧は、トランジスタＴ１２の
ドレインとトランジスタＴ１４のドレインとの接続点か
ら取り出され、出力段２のトランジスタＴ２２のゲート
と減算回路６の第１の入力端および電圧発生回路５に供
給される。
接続されたいわゆるダイオード接続となっており、トラ
ンジスタＴ１４とともにカレントミラーを構成してい
る。電圧増幅段１の出力電圧は、トランジスタＴ１２の
ドレインとトランジスタＴ１４のドレインとの接続点か
ら取り出され、出力段２のトランジスタＴ２２のゲート
と減算回路６の第１の入力端および電圧発生回路５に供
給される。
【００３４】電圧発生回路５は、定電流源を構成するＰ
チャネルＭＯＳトランジスタＴ４６と、このトランジス
タＴ４６のドレインと第２の電源電位点Ｖssとの間に直
列に設けられたダイオード接続されたＮチャネルＭＯＳ
トランジスタＴ４５，Ｔ４４と、トランジスタＴ４５，
Ｔ４４の直列回路に対して並列に接続され、電圧増幅段
１の出力電圧に対応した電流が流れるＮチャネルＭＯＳ
トランジスタＴ４７からなる。この電圧発生回路５の出
力電圧は、電流源のトランジスタＴ４６のドレインとダ
イオード接続されたトランジスタＴ４５のドレインとの
接続点から取り出され、減算回路６の第２の入力端に供
給される。
チャネルＭＯＳトランジスタＴ４６と、このトランジス
タＴ４６のドレインと第２の電源電位点Ｖssとの間に直
列に設けられたダイオード接続されたＮチャネルＭＯＳ
トランジスタＴ４５，Ｔ４４と、トランジスタＴ４５，
Ｔ４４の直列回路に対して並列に接続され、電圧増幅段
１の出力電圧に対応した電流が流れるＮチャネルＭＯＳ
トランジスタＴ４７からなる。この電圧発生回路５の出
力電圧は、電流源のトランジスタＴ４６のドレインとダ
イオード接続されたトランジスタＴ４５のドレインとの
接続点から取り出され、減算回路６の第２の入力端に供
給される。
【００３５】減算回路６は、２個のＮチャネルＭＯＳト
ランジスタＴ４１，Ｔ４２により構成される。トランジ
スタＴ４１は、減算回路６の第１の入力端となるゲート
が電圧増幅段１の出力端に接続され、ソースが第２の電
源電位点Ｖssに接続され、ドレインがトランジスタＴ４
２のソースに接続される。トランジスタＴ４２は、減算
回路６の第２の入力端となるゲートが電圧発生回路５の
出力端に接続され、ドレインが第１の電源電位点Ｖddに
接続される。
ランジスタＴ４１，Ｔ４２により構成される。トランジ
スタＴ４１は、減算回路６の第１の入力端となるゲート
が電圧増幅段１の出力端に接続され、ソースが第２の電
源電位点Ｖssに接続され、ドレインがトランジスタＴ４
２のソースに接続される。トランジスタＴ４２は、減算
回路６の第２の入力端となるゲートが電圧発生回路５の
出力端に接続され、ドレインが第１の電源電位点Ｖddに
接続される。
【００３６】電圧−電流変換回路７は、ゲートが減算回
路６の出力端に接続され、ソースが第２の電源電位点Ｖ
ssに接続されたＮチャネルＭＯＳトランジスタＴ４３に
より構成され、トランジスタＴ４３のドレインが出力端
となっている。
路６の出力端に接続され、ソースが第２の電源電位点Ｖ
ssに接続されたＮチャネルＭＯＳトランジスタＴ４３に
より構成され、トランジスタＴ４３のドレインが出力端
となっている。
【００３７】電流−電圧変換回路３は、ゲートおよびド
レインが電圧−電流変換回路７の出力端であるトランジ
スタＴ４３のドレインに接続され、ソースが第１の電源
電位点Ｖddに接続されたダイオード接続のＰチャネルＭ
ＯＳトランジスタＴ３１により構成され、ドレインおよ
びゲートが出力段２のトランジスタＴ２１のゲートに接
続される出力端となっている。
レインが電圧−電流変換回路７の出力端であるトランジ
スタＴ４３のドレインに接続され、ソースが第１の電源
電位点Ｖddに接続されたダイオード接続のＰチャネルＭ
ＯＳトランジスタＴ３１により構成され、ドレインおよ
びゲートが出力段２のトランジスタＴ２１のゲートに接
続される出力端となっている。
【００３８】また、ダイオード接続されたＰチャネルＭ
ＯＳトランジスタＴ１０と、このトランジスタＴ５０の
ドレインおよびゲートと第２の電源電位点ＶSSとの間に
接続された定電流源ＣＳは増幅回路のバイアス電流を決
定するための素子であり、トランジスタＴ１０のドレイ
ンおよびゲートは、電圧増幅段１における定電流源トラ
ンジスタＴ１５および電圧発生回路５における定電流源
トランジスタＴ４６のゲートに接続されている。
ＯＳトランジスタＴ１０と、このトランジスタＴ５０の
ドレインおよびゲートと第２の電源電位点ＶSSとの間に
接続された定電流源ＣＳは増幅回路のバイアス電流を決
定するための素子であり、トランジスタＴ１０のドレイ
ンおよびゲートは、電圧増幅段１における定電流源トラ
ンジスタＴ１５および電圧発生回路５における定電流源
トランジスタＴ４６のゲートに接続されている。
【００３９】ここで、図２においては電流発生回路４、
特に電圧発生回路５の構成が図６に示した公知例の増幅
回路と異なっている。図６の増幅回路では基準電圧発生
回路１６が一定の基準電圧を発生するのに対し、図２の
電圧発生回路６では電圧増幅段１の出力電圧がゲートに
印加されるトランジスタＴ４７に電圧増幅段１の出力電
圧に対応した電流を流すことにより、電流源を構成する
トランジスタＴ４６のドレインから出力される電流との
差電流がダイオード接続されたトランジスタＴ４５，Ｔ
４６に流れ込むようにして、電圧増幅段１の出力電圧に
応じた電圧を発生する構成となっている。
特に電圧発生回路５の構成が図６に示した公知例の増幅
回路と異なっている。図６の増幅回路では基準電圧発生
回路１６が一定の基準電圧を発生するのに対し、図２の
電圧発生回路６では電圧増幅段１の出力電圧がゲートに
印加されるトランジスタＴ４７に電圧増幅段１の出力電
圧に対応した電流を流すことにより、電流源を構成する
トランジスタＴ４６のドレインから出力される電流との
差電流がダイオード接続されたトランジスタＴ４５，Ｔ
４６に流れ込むようにして、電圧増幅段１の出力電圧に
応じた電圧を発生する構成となっている。
【００４０】すなわち、電圧増幅段１の出力電圧が高い
ときは、トランジスタＴ４７によってトランジスタＴ４
６のドレインから出力される電流を吸い取り、トンジス
タＴ４５，Ｔ４４に流れ込む電流が小さくなるので、電
圧発生回路５の出力電圧は低くなる。一方、電圧増幅段
１の出力電圧が低いときは、トランジスタＴ４７で吸い
取る電流が小さくなり、トランジスタＴ４６のドレイン
から出力される電流の大部分がトランジスタＴ４５，Ｔ
４６に流れ込むことによって、電圧発生回路６の出力電
圧は高くなる。
ときは、トランジスタＴ４７によってトランジスタＴ４
６のドレインから出力される電流を吸い取り、トンジス
タＴ４５，Ｔ４４に流れ込む電流が小さくなるので、電
圧発生回路５の出力電圧は低くなる。一方、電圧増幅段
１の出力電圧が低いときは、トランジスタＴ４７で吸い
取る電流が小さくなり、トランジスタＴ４６のドレイン
から出力される電流の大部分がトランジスタＴ４５，Ｔ
４６に流れ込むことによって、電圧発生回路６の出力電
圧は高くなる。
【００４１】このように電圧増幅段１の出力電圧が低い
とき、つまり出力端子ＯＵＴの出力電圧を高くするとき
は、電圧発生回路５の出力電圧が高くなるので、減算回
路６の出力電圧（トランジスタＴ４２のソース電位）は
電圧発生回路５の出力電圧が一定の場合（図６の場合）
に比較してより高くなり、電圧−電流変換回路７の出力
電流（トランジスタＴ４３のドレイン電流）が増大す
る。これにより電流−電圧発生回路３の出力電圧（トラ
ンジスタＴ３１のドレインおよびゲートの電位）が増大
し、トランジスタＴ２１から負荷容量ＣL に供給する電
流を大きくとることができる。従って、例えば負荷容量
ＣL の出力端子ＯＵＴに接続されていない方の端子ＣＯ
Ｍの電圧がＶddの電位からＶssの電位に変化する場合で
も、負荷容量ＣL に電流を供給することができる。
とき、つまり出力端子ＯＵＴの出力電圧を高くするとき
は、電圧発生回路５の出力電圧が高くなるので、減算回
路６の出力電圧（トランジスタＴ４２のソース電位）は
電圧発生回路５の出力電圧が一定の場合（図６の場合）
に比較してより高くなり、電圧−電流変換回路７の出力
電流（トランジスタＴ４３のドレイン電流）が増大す
る。これにより電流−電圧発生回路３の出力電圧（トラ
ンジスタＴ３１のドレインおよびゲートの電位）が増大
し、トランジスタＴ２１から負荷容量ＣL に供給する電
流を大きくとることができる。従って、例えば負荷容量
ＣL の出力端子ＯＵＴに接続されていない方の端子ＣＯ
Ｍの電圧がＶddの電位からＶssの電位に変化する場合で
も、負荷容量ＣL に電流を供給することができる。
【００４２】この場合、図６のように高インピーダンス
素子Ｚ１によりトランジスタＴ４３のゲート電圧をプル
アップする必要がなく、ソース接地の利得段が付加され
ることがないので、発振を引き起こすおそれはなく、ミ
ラー容量Ｃｃによる位相補償のみで十分に回路の安定化
を図ることができる。
素子Ｚ１によりトランジスタＴ４３のゲート電圧をプル
アップする必要がなく、ソース接地の利得段が付加され
ることがないので、発振を引き起こすおそれはなく、ミ
ラー容量Ｃｃによる位相補償のみで十分に回路の安定化
を図ることができる。
【００４３】一方、電圧増幅段１の出力電圧が高いと
き、つまり出力端子ＯＵＴの出力電圧を低くするとき
は、電圧発生回路５の出力電圧が低くなるので、トラン
ジスタＴ４２のソース電位が低くなり、トランジスタＴ
４３の出力電流が小さくなる。これによりトランジスタ
Ｔ３１のドレインおよびゲートの電位が低くなり、トラ
ンジスタＴ２１から負荷容量ＣL に供給する電流を小さ
くして、出力段２に流れる貫通電流を低減させることが
できるという副次的な効果が得られる。
き、つまり出力端子ＯＵＴの出力電圧を低くするとき
は、電圧発生回路５の出力電圧が低くなるので、トラン
ジスタＴ４２のソース電位が低くなり、トランジスタＴ
４３の出力電流が小さくなる。これによりトランジスタ
Ｔ３１のドレインおよびゲートの電位が低くなり、トラ
ンジスタＴ２１から負荷容量ＣL に供給する電流を小さ
くして、出力段２に流れる貫通電流を低減させることが
できるという副次的な効果が得られる。
【００４４】（第２の具体例）図３は、図１の増幅回路
の他の具体例を示す回路図であり、電圧発生回路５内に
差動入力端子ＩＮ＋，ＩＮ−間に印加される差動入力電
圧が所定極性、この場合は正に変動することを検出する
極性変化検出回路を設け、この極性変化検出回路の出力
により、差動入力電圧が正に変動するとき、電圧発生回
路５においてトランジスタＴ４６からなる電流源より出
力される電流を増大させるように制御することによっ
て、電圧増幅段１の出力電圧が低くなったときの電圧発
生回路５の出力電圧をより一層高くして、出力電流駆動
能力をさらに高めるようにしたものである。
の他の具体例を示す回路図であり、電圧発生回路５内に
差動入力端子ＩＮ＋，ＩＮ−間に印加される差動入力電
圧が所定極性、この場合は正に変動することを検出する
極性変化検出回路を設け、この極性変化検出回路の出力
により、差動入力電圧が正に変動するとき、電圧発生回
路５においてトランジスタＴ４６からなる電流源より出
力される電流を増大させるように制御することによっ
て、電圧増幅段１の出力電圧が低くなったときの電圧発
生回路５の出力電圧をより一層高くして、出力電流駆動
能力をさらに高めるようにしたものである。
【００４５】図３において、電圧発生回路５内に追加さ
れたＰチャネルＭＯＳトランジスタＴ４８、Ｎチャネル
ＭＯＳトランジスタＴ４９、ＰチャネルＭＯＳトランジ
スタＴ５０および電流源ＩL により、差動入力電圧が正
に変動したことを検出する極性変化検出回路が構成され
る。トランジスタＴ４９は、電圧増幅段１のトランジス
タＴ１３とともにカレントミラーを構成しており、その
ゲートはトランジスタＴ１３のドレインおよびゲートに
接続され、ドレインはトランジスタＴ５０のドレインに
接続されている。
れたＰチャネルＭＯＳトランジスタＴ４８、Ｎチャネル
ＭＯＳトランジスタＴ４９、ＰチャネルＭＯＳトランジ
スタＴ５０および電流源ＩL により、差動入力電圧が正
に変動したことを検出する極性変化検出回路が構成され
る。トランジスタＴ４９は、電圧増幅段１のトランジス
タＴ１３とともにカレントミラーを構成しており、その
ゲートはトランジスタＴ１３のドレインおよびゲートに
接続され、ドレインはトランジスタＴ５０のドレインに
接続されている。
【００４６】トランジスタＴ５０は定電流源を構成し、
そのゲートはバイアス電流決定用トランジスタＴ１０の
ドレインおよびゲートに接続され、ソースは第１の電源
電位点Ｖddに接続されている。トランジスタＴ４８はゲ
ートがトランジスタＴ４９，Ｔ５０のドレインに接続さ
れ、ソースがバイアス電流決定用トランジスタＴ１０の
ドレインおよびゲートに接続され、ドレインが定電流源
ＩL を介して第１の電源電位点ＶSSに接続されている。
そのゲートはバイアス電流決定用トランジスタＴ１０の
ドレインおよびゲートに接続され、ソースは第１の電源
電位点Ｖddに接続されている。トランジスタＴ４８はゲ
ートがトランジスタＴ４９，Ｔ５０のドレインに接続さ
れ、ソースがバイアス電流決定用トランジスタＴ１０の
ドレインおよびゲートに接続され、ドレインが定電流源
ＩL を介して第１の電源電位点ＶSSに接続されている。
【００４７】次に、図３の増幅回路の動作を説明する。
まず、説明を簡単にするため、極性変化検出回路のトラ
ンジスタＴ４９と電圧増幅段１のトランジスタＴ１３は
同一サイズ、つまりＷ／Ｌ（ＷはＭＯＳトランジスタの
チャネル幅、ＬはＭＯＳトランジスタのチャネル長）が
同一であるとする。また、極性変化検出回路のトランジ
スタＴ５０のサイズ（Ｗ／Ｌ）50は、電圧増幅段１の定
電流源トランジスタＴ１５のサイズ（Ｗ／Ｌ）15の０．
６倍であるとする。
まず、説明を簡単にするため、極性変化検出回路のトラ
ンジスタＴ４９と電圧増幅段１のトランジスタＴ１３は
同一サイズ、つまりＷ／Ｌ（ＷはＭＯＳトランジスタの
チャネル幅、ＬはＭＯＳトランジスタのチャネル長）が
同一であるとする。また、極性変化検出回路のトランジ
スタＴ５０のサイズ（Ｗ／Ｌ）50は、電圧増幅段１の定
電流源トランジスタＴ１５のサイズ（Ｗ／Ｌ）15の０．
６倍であるとする。
【００４８】差動入力端子ＩＮ＋，ＩＮ−間に印加され
る差動入力電圧が零または負のときは、トランジスタＴ
１３にトランジスタＴ１５のドレインから出力される電
流の半分以下の電流が流れ、このトランジスタＴ１３の
電流がトランジスタＴ４９によりコピーされる。ここ
で、トランジスタＴ５０のドレインから出力される電流
は、トランジスタＴ１５のドレインから出力される電流
の０．６倍であり、この場合はトランジスタＴ４９に流
れる電流より大きいため、トランジスタＴ５０のドレイ
ン電圧は高くなり、トランジスタＴ４８はオフとなる。
る差動入力電圧が零または負のときは、トランジスタＴ
１３にトランジスタＴ１５のドレインから出力される電
流の半分以下の電流が流れ、このトランジスタＴ１３の
電流がトランジスタＴ４９によりコピーされる。ここ
で、トランジスタＴ５０のドレインから出力される電流
は、トランジスタＴ１５のドレインから出力される電流
の０．６倍であり、この場合はトランジスタＴ４９に流
れる電流より大きいため、トランジスタＴ５０のドレイ
ン電圧は高くなり、トランジスタＴ４８はオフとなる。
【００４９】一方、差動入力電圧が所定の正の電圧のと
き、トランジスタＴ１３にはトランジスタＴ１５から出
力される電流の０．６倍より大きい電流が流れ、この電
流がトランジスタＴ４９によりコピーされる。ここで、
トランジスタＴ５０のドレインから出力される電流は、
トランジスタＴ１５のドレインから出力される電流の
０．６倍であり、この場合はトランジスタＴ４９に流れ
る電流より小さいため、トランジスタＴ５０のドレイン
電圧は低くなり、トランジスタＴ４８はオンとなる。従
って、電流源ＩL を流れる電流はトランジスタＴ４８を
介してバイアス電流決定用トランジスタＴ１０に加わる
ため、トランジスタＴ１０のゲート・ソース間の電圧は
大きくなり、トランジスタＴ４６のドレインから出力さ
れる電流も大きくなる。
き、トランジスタＴ１３にはトランジスタＴ１５から出
力される電流の０．６倍より大きい電流が流れ、この電
流がトランジスタＴ４９によりコピーされる。ここで、
トランジスタＴ５０のドレインから出力される電流は、
トランジスタＴ１５のドレインから出力される電流の
０．６倍であり、この場合はトランジスタＴ４９に流れ
る電流より小さいため、トランジスタＴ５０のドレイン
電圧は低くなり、トランジスタＴ４８はオンとなる。従
って、電流源ＩL を流れる電流はトランジスタＴ４８を
介してバイアス電流決定用トランジスタＴ１０に加わる
ため、トランジスタＴ１０のゲート・ソース間の電圧は
大きくなり、トランジスタＴ４６のドレインから出力さ
れる電流も大きくなる。
【００５０】このようにして、差動入力電圧が正に変化
するときに、電圧発生回路５において定電流源を構成す
るトランジスタＴ４６のコレクタより出力される電流を
大きくなるように制御することができるので、電圧増幅
段１の出力電圧が低くなったときの電圧発生回路５で発
生する電圧をより高くして、出力電流駆動能力をさらに
高めることができる。
するときに、電圧発生回路５において定電流源を構成す
るトランジスタＴ４６のコレクタより出力される電流を
大きくなるように制御することができるので、電圧増幅
段１の出力電圧が低くなったときの電圧発生回路５で発
生する電圧をより高くして、出力電流駆動能力をさらに
高めることができる。
【００５１】なお、上述した実施形態ではＭＯＳトラン
ジスタで構成した増幅回路について説明したが、図１〜
図３中の各トランジスタをバイポーラトランジスタに置
き換えて増幅回路を構成することもできる。その場合
は、ゲートをベースに、ソースをエミッタに、ドレイン
をコレクタにそれぞれ置き換え、さらにＷ／Ｌをエミッ
タ面積に置き換えて考えればよい。
ジスタで構成した増幅回路について説明したが、図１〜
図３中の各トランジスタをバイポーラトランジスタに置
き換えて増幅回路を構成することもできる。その場合
は、ゲートをベースに、ソースをエミッタに、ドレイン
をコレクタにそれぞれ置き換え、さらにＷ／Ｌをエミッ
タ面積に置き換えて考えればよい。
【００５２】
【発明の効果】以上説明したように、本発明の増幅回路
によれば、電圧増幅段の出力電圧に対応させて発生した
電圧と電圧増幅段の出力電圧の差をとり、この差電圧を
電圧−電流変換回路および電流−電圧変換回路を介して
出力段のトランジスタのゲートまたはベースに供給する
構成とすることにより、高インピーダンス素子を用いた
プルアップを行うことなく出力電流駆動能力を改善でき
るので、負荷容量の増幅回路出力端子と反対側の端子に
大きな電圧変化があっても、利得段が３段となる構成に
はならず、安定性を維持することができる。
によれば、電圧増幅段の出力電圧に対応させて発生した
電圧と電圧増幅段の出力電圧の差をとり、この差電圧を
電圧−電流変換回路および電流−電圧変換回路を介して
出力段のトランジスタのゲートまたはベースに供給する
構成とすることにより、高インピーダンス素子を用いた
プルアップを行うことなく出力電流駆動能力を改善でき
るので、負荷容量の増幅回路出力端子と反対側の端子に
大きな電圧変化があっても、利得段が３段となる構成に
はならず、安定性を維持することができる。
【図１】本発明の一実施形態に係る増幅回路の基本構成
を示すブロック図
を示すブロック図
【図２】図１の増幅回路の具体例を示す回路図
【図３】図１の増幅回路の他の具体例を示す回路図
【図４】Ａ級出力回路の基本構成を示す図
【図５】ＡＢ級出力回路の基本構成を示す図
【図６】出力電流駆動能力を改善した公知例の増幅回路
を示す回路図
を示す回路図
１…電圧増幅段 ２…出力段 ３…電流−電圧変換回路 ４…電流発生回路 ５…電圧発生回路 ６…減算回路 ７…電圧−電流変換回路 Ｔ１０…バイアス電流決定用トランジスタ Ｔ１１，Ｔ１２…差動対トランジスタ Ｔ１３，Ｔ１４…カレントミラーのトランジスタ Ｔ１５…定電流源トランジスタ Ｔ２１…第１のトランジスタ Ｔ２２…第２のトランジスタ Ｔ３１…電流−電圧変換用トランジスタ Ｔ４１，Ｔ４２…減算回路用トランジスタ Ｔ４３…電圧−電流変換用トランジスタ Ｔ４４，Ｔ４５…第３のトランジスタ Ｔ４６…定電流源トランジスタ Ｔ４７…第４のトランジスタ Ｔ４８，Ｔ４９，Ｔ５０…極性変化検出用トランジスタ Ｖdd…第１の電源電位点 Ｖss…第２の電源電位点 Ｃｃ…位相補償容量 ＣL …負荷容量 ＩＮ＋，ＩＮ−…増幅回路の入力端子 ＯＵＴ…増幅回路の出力端子
フロントページの続き (56)参考文献 特開 平４−77006（ＪＰ，Ａ) 特開 昭63−153903（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03F 3/30
Claims (3)
- 【請求項１】ソースまたはエミッタが第１の電源電位点
に接続され、ドレインまたはコレクタが出力端子に接続
された第１のトランジスタおよびソースまたはエミッタ
が第２の電源電位点に接続され、ドレインまたはコレク
タが前記出力端子に接続された第２のトランジスタから
なるコンプリメンタリプッシュプル回路により構成され
た出力段と、 入力電圧を増幅し、前記第２の電源電位点の電位を基準
とした出力電圧を発生して前記第２のトランジスタのゲ
ートまたはベースに供給する電圧増幅段と、 この電圧増幅段の出力電圧に対応した電圧と前記電圧増
幅段の出力電圧との差に対応した出力電流を発生する電
流発生手段と、 この電流発生手段の出力電流を前記第１の電源電位点の
電位を基準とした電圧に変換して前記第１のトランジス
タのゲートまたはベースに供給する電流−電圧変換手段
とを具備し、 前記電流発生手段は、 前記第２の電源電位点の電位を基準として、前記電圧増
幅段の出力電圧の増加に応じて減少し、前記電圧増幅段
の出力電圧の減少に応じて増加する出力電圧を発生する
電圧発生手段と、 前記電圧増幅段の出力電圧と前記電圧発生手段の出力電
圧との差に対応しかつ前記第２の電源電位点の電位を基
準とした出力電圧を発生する減算手段と、 この減算手段の出力電圧を電流に変換して前記出力電流
を発生する電圧−電流変換手段とを有することを特徴と
する増幅回路。 - 【請求項２】前記電圧発生手段は、 定電流源と、 この定電流源と前記第２の電源電位点との間に直列に設
けられ、ダイオード接続された複数の第３のトランジス
タと、 これら複数の第３のトランジスタの直列回路に対して並
列に接続され、前記電圧増幅段の出力電圧に応じた電流
が流れる第４のトランジスタとを有することを特徴とす
る請求項１記載の増幅回路。 - 【請求項３】前記電圧発生手段は、 定電流源と、 この定電流源と前記第２の電源電位点との間に直列に設
けられ、ダイオード接続された複数の第３のトランジス
タと、 これら複数の第３のトランジスタの直列回路に対して並
列に接続され、前記電圧増幅段の出力電圧に応じた電流
が流れる第４のトランジスタと、 前記電圧増幅段の入力電圧が所定の極性に変化したこと
を検出して前記定電流源の電流を制御する検出手段とを
有することを特徴とする請求項１記載の増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16125997A JP3338333B2 (ja) | 1997-06-18 | 1997-06-18 | 増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16125997A JP3338333B2 (ja) | 1997-06-18 | 1997-06-18 | 増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH118520A JPH118520A (ja) | 1999-01-12 |
| JP3338333B2 true JP3338333B2 (ja) | 2002-10-28 |
Family
ID=15731704
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16125997A Expired - Fee Related JP3338333B2 (ja) | 1997-06-18 | 1997-06-18 | 増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3338333B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4722264A (en) * | 1987-02-09 | 1988-02-02 | Deguisseppe Thomas R | Built in air fragrance unit |
| US4867045A (en) * | 1988-01-11 | 1989-09-19 | Freedman Carl R | Vehicle deodorizer |
| JP4723772B2 (ja) * | 2000-11-22 | 2011-07-13 | セイコーインスツル株式会社 | Ａｂ級ｃｍｏｓ出力回路 |
| JP2007142816A (ja) * | 2005-11-18 | 2007-06-07 | Nec Electronics Corp | Ａｂ級出力回路 |
| JP5190103B2 (ja) * | 2010-12-03 | 2013-04-24 | 株式会社エーディーシー | 電圧発生装置、電流発生装置 |
| JP7438694B2 (ja) | 2019-09-03 | 2024-02-27 | 株式会社東芝 | 増幅回路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2543872B2 (ja) * | 1986-08-13 | 1996-10-16 | 株式会社東芝 | 増幅回路 |
| JP2793891B2 (ja) * | 1990-07-16 | 1998-09-03 | 三菱電機株式会社 | Ａｂ級プッシュプルドライブ回路 |
-
1997
- 1997-06-18 JP JP16125997A patent/JP3338333B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH118520A (ja) | 1999-01-12 |
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