JP4723772B2 - Ａｂ級ｃｍｏｓ出力回路 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、大きな出力電流を得るためのAB級CMOS出力回路に関する。
【０００２】
【従来の技術】
従来のAB級CMOS出力回路の例を図2に示す。点線で囲んだ部分410がAB級CMOS出力回路である。点線で囲んだ部分400はバイアス回路を示す。
【０００３】
従来のAB級CMOS出力回路の動作を次に説明する。図2においてNMOSトランジスタ404のゲート端子は、この出力回路の入力端子411と接続されている。したがって、入力信号はNMOSトランジスタ404によって増幅されて、出力端子412に出力される。入力端子411はさらにNMOSトランジスタ401のゲートにも接続されている。入力信号は、NMOSトランジスタ401によって電圧から電流に変換される。このときNMOSトランジスタ401における電流の変動分がNMOSトランジスタ402のドレイン電流の増減となって伝わる。なぜなら、NMOSトランジスタ407のドレイン電流は一定値であり、かつNMOSトランジスタ407のドレイン電流は、NMOSトランジスタ401のドレイン電流とNMOSトランジスタ402のドレイン電流の和に等しいからである。NMOSトランジスタ402のドレイン電流はカレントミラー構成のために、NMOSトランジスタ403のドレイン電流と等しい。そしてNMOSトランジスタ403のドレイン電流は、PMOSトランジスタ406のドレイン電流と等しい。さらに、カレントミラー構成のために、PMOSトランジスタ406のドレイン電流は、PMOSトランジスタ405のドレイン電流と等しい。したがって、NMOSトランジスタ401のドレイン電流の変化分は、PMOSトランジスタ405のドレイン電流の変化分となり、このドレイン電流の変化分は出力端子412の出力インピーダンスによって電圧に変換されて出力端子412に電圧として現れる。このようにして、入力信号は、出力端子412に接続されたPMOSトランジスタ405とNMOSトランジスタ404の両方で増幅されて出力端子に現れる。このようにして出力PMOSトランジスタのみによって増幅されるA級出力回路構成、又は出力NMOSトランジスタによって増幅されるA級出力回路構成に比べて効率がよく、増幅度を上げることができる。
【０００４】
【発明が解決しようとする課題】
しかし従来のAB級CMOS出力回路では、シンク電流は大きくとれるものの、ソース電流は非常に小さいという欠点を有していた。これは、PMOSトランジスタ406のゲート端子とドレイン端子が飽和結線しているために、PMOSトランジスタ405のゲート電圧がVDDに近いレベルにクランプされてしまい、大きなソース電流を流すのに十分なゲート・ソース間電圧が得られないからである。
【０００５】
【課題を解決するための手段】
本発明では、上記課題を解決するため、ＡＢ級ＣＭＯＳ出力回路において、ゲートを入力端子に設けられ、ソースを第一供給電圧端子に設けられる第一の第一導電型ＭＯＳトランジスタと、ゲートを前記入力端子に設けられ、ソースを第一供給電圧端子に設けられ、ドレインを出力端子に設けられる第二の第一導電型ＭＯＳトランジスタと、前記第一の第一導電型ＭＯＳトランジスタのドレイン電流に基づいたドレイン電流を流し、ゲート及びドレインをＡＢ級出力制御回路の内部入力端子に設けられ、ソースを第二供給電圧端子に設けられる第一の第二導電型ＭＯＳトランジスタと、ゲートを前記ＡＢ級出力制御回路の内部出力端子に設けられ、ソースを第二供給電圧端子に設けられ、ドレインを前記出力端子に設けられる第二の第二導電型ＭＯＳトランジスタと、前記入力端子の電圧が第一供給電圧付近になると前記内部出力端子の電圧が第一供給電圧付近になるよう動作する前記ＡＢ級出力制御回路と、を備えることを特徴とするＡＢ級ＣＭＯＳ出力回路を提供する。
【０００７】
【発明の実施の形態】
【０００８】
【実施例】
以下に、この発明の実施例を図面に基づいて説明する。図1は、この発明によるAB級CMOS出力回路の構成図の一例である。図1において入力信号電圧が入力端子160に与えられると、PMOSトランジスタ115を介して入力信号電圧はドレイン電流に変換される。このドレイン電流は出力端子170における出力インピーダンスによって、出力電圧に変換される。また、入力端子160に与えられた入力信号電圧はPMOSトランジスタ114を介してドレイン電流に変換される。このドレイン電流は、NMOSトランジスタ104およびAB級出力コントロール回路150を介して電圧に変換され、NMOSトランジスタ105のゲートに入力される。そしてこの電圧はNMOSトランジスタ105によって、ドレイン電流に変換された後、出力端子170における出力インピーダンスによって、出力電圧に変換される。
【０００９】
このときに、NMOSトランジスタ105のゲート電圧がVDD付近まで振れるようにAB級出力コントロール回路150を働かせることで、NMOSトランジスタ105は大きなシンク電流駆動能力を持つことができる。一方、PMOSトランジスタ115のゲート端子を駆動する入力端子160がVSS付近まで振れることができれば、PMOSトランジスタ115は大きなソース電流駆動能力を持つことができる。
【００１０】
図1において、ディプリーション型NMOSトランジスタ110の役割は、大きなソース電流が流れる時、すなわち入力端子160がVSS付近まで下がったときにPMOSトランジスタ114とNMOSトランジスタ104で構成されるパスに流れる貫通電流を抑制することである。
【００１１】
このように図1の回路では、入力端子160に与えられた入力信号電圧は、PMOSトランジスタ115とNMOSトランジスタ105の両方によって増幅されるAB級動作を行い、しかもソース電流もシンク電流も大きな値がとれるという特徴がある。
【００１２】
AB級出力コントロール回路150の具体的な実現回路を含めた本発明のAB級CMOS出力回路の構成図の一例を図3に示す。
【００１３】
図3において、入力端子160はPMOSトランジスタ114のゲートに接続されている。入力信号電圧が入力端子160に与えられると、PMOSトランジスタ114を介して入力信号電圧はドレイン電流に変換される。PMOSトランジスタ114のドレイン電流の変化は カレントミラーを構成しているNMOSトランジスタ104、103を介して、NMOSトランジスタ103のドレイン電流の変化分となる。ここでPMOSトランジスタ113は一定の電流を流すための定電流源である。一方NMOSトランジスタ102も一定の電流を流すための定電流源である。したがって、NMOSトランジスタ103のドレイン電流の変化分は、NMOSトランジスタ107のドレイン電流の変化分として現れる。
【００１４】
PMOSトランジスタ112は一定の電流を流すための定電流源として働いている。このとき、NMOSトランジスタ101はゲートとドレインが飽和結線されているため、一定のゲート・ソース間電圧を発生する。したがって、NMOSトランジスタ107のゲート端子の電位は一定の電圧になる。
【００１５】
以上を踏まえた上でさきほど述べたNMOSトランジスタ103のドレイン電流の変化分は、NMOSトランジスタ107のドレイン電流の変化分として現れることを再び考えることにする。すでに述べたようにNMOSトランジスタ107のゲート端子の電位は一定の電圧になるため、NMOSトランジスタ107のドレイン電流の変化はNMOSトランジスタ107のソースに接続された端子180の電位を変化させる。端子180の電位が変化するとNMOSトランジスタ106のゲート端子の電位が変わる。なぜならPMOSトランジスタ113によって、NMOSトランジスタ106には一定の電流が流れ、NMOSトランジスタ106のゲート・ソース間電圧を一定に保とうとするからである。NMOSトランジスタ106のゲート端子はNMOSトランジスタ105のゲート端子と接続されているため、NMOSトランジスタ106のゲート電位の変化量はNMOSトランジスタ105のゲート端子を通して増幅されて出力端子170に現れる。ゆえに、端子160からの入力信号はNMOSトランジスタ105によって増幅されて出力端子170に現れることがわかる。
【００１６】
一方、本出力回路の入力端子160は出力駆動用PMOSトランジスタ115のゲート端子にも接続されている。したがってPMOSトランジスタ115を介して、入力信号は増幅され、出力端子170から出力される。
【００１７】
このようにして、端子160からの入力信号はPMOSトランジスタ115とNMOSトランジスタ105の両トランジスタによって増幅されていることがわかる。
【００１８】
次に本発明の図3の回路では、大きなシンク電流値がとれることを示す。
この出力回路の入力端子160は一般的に前段の出力端子に接続している。ここでは前段の出力端子の振幅はVSSからVDDまでとれると仮定する。前段の出力端子の電位が正の電源電圧VDDに近い値のときは、PMOSトランジスタ114、115はともにオフの状態になる。なぜならPMOSトランジスタ114、115のゲート・ソース間電圧はこれらのトランジスタのしきい値電圧よりはるかに小さくなるためである。
【００１９】
このとき、NMOSトランジスタ105のゲート端子の電位がどうなるかを説明する。
PMOSトランジスタ114を流れる電流はほとんどゼロになるため、NMOSトランジスタ104を流れる電流もゼロとなり、したがって、NMOSトランジスタ104のゲート電圧はNMOSトランジスタ104のしきい値電圧に比べてはるかに小さくなる。このため、NMOSトランジスタ103を流れる電流はほとんどゼロになる。このときNMOSトランジスタ103のドレイン端子の電位はVDDに近いレベルまで増加することを次に示す。
【００２０】
NMOSトランジスタ103のドレイン電流とNMOSトランジスタ102のドレイン電流の和は、NMOSトランジスタ107のドレイン電流とNMOSトランジスタ106のドレイン電流の和に等しい。 NMOSトランジスタ103のドレイン電流が減少すれば、NMOSトランジスタ107のドレイン電流とNMOSトランジスタ106のドレイン電流の和も減少せねばならない。
【００２１】
NMOSトランジスタ106のドレイン電流はPMOSトランジスタ113によって決められているため減らない。そのため、 NMOSトランジスタ103のドレイン電流の減少分はNMOSトランジスタ107のドレイン電流の減少となって現れる。 NMOSトランジスタ107のゲートの電位は前述したように一定であるため、 NMOSトランジスタ107のドレイン電流の減少のためには、 NMOSトランジスタ107のソース電位180が上がる。こうして、NMOSトランジスタ107を流れる電流は減少し、NMOSトランジスタ103を流れる電流の減少分とバランスが取れるようになる。NMOSトランジスタ102のドレイン電流と、PMOSトランジスタ113のドレイン電流の比がたとえば1:2のときは、 NMOSトランジスタ107のソース電位180はさらに大きな値をとるようになる。そうすることで、NMOSトランジスタ102を流れる電流は増加する方向になり、NMOSトランジスタ106を流れる電流とのバランスを保とうとする。NMOSトランジスタ107のソース電位180が高くなるにつれて、NMOSトランジスタ106のゲート端子およびNMOSトランジスタ105のゲート端子の電位は高くなり、VDD付近に達する。出力駆動用NMOSトランジスタ105のゲート端子の電位がVDDに近く、かつ前述したようにPMOSトランジスタ115がオフしているため、この回路では大きなシンク電流を得ることができる。
【００２２】
次に本発明の回路では、大きなソース電流値がとれることを示す。
前段の出力端子の電位が負の電源電圧VSSに近い値のときは、PMOSトランジスタ115のゲートソース電圧はそのしきい値電圧に比べて十分に大きくなるため、 PMOSトランジスタ115は大きなソース電流を流すことができる。
【００２３】
このとき、NMOSトランジスタ105のゲート端子の電位がどうなるかを説明する。
PMOSトランジスタ114のゲート・ソース間にはしきい値電圧に比べて十分に大きくなるため、PMOSトランジスタ114のドレイン電流は増加し始める。するとNMOSトランジスタ104のゲート・ソース間電圧は増加し始める。（ここでは簡単のため、ディプリーション形NMOSトランジスタ110がないものとして説明する。ディプリーション形NMOSトランジスタ110の役割については、後に説明する。）NMOSトランジスタ104、103はカレントミラー構成のため、NMOSトランジスタ103のドレイン電流が増加し始める。ノード180におけるKirchhoffの電流法則を満足させるため、ノード180の電位は低下する。上述したようにNMOSトランジスタ106のゲート電位の変動分はノード180の電位の変動分に等しいため、NMOSトランジスタ106のゲート電位は低下する。それによって、NMOSトランジスタ105のゲート電位も低下し、NMOSトランジスタ105はオフ状態になる。
【００２４】
このようにNMOSトランジスタ105はオフ状態である一方、PMOSトランジスタ115は十分にオンしているため、大きなソース電流を流すことができる。
ディプリーション形NMOSトランジスタ110は、PMOSトランジスタ114とNMOSトランジスタ104から成るパスに流れる電流を制限するために設けられた。もしディプリーション形NMOSトランジスタ110がないと、入力端子160の電位がVSSレベルまで下がった時にPMOSトランジスタ114とNMOSトランジスタ104から成るパスにおいて大きな貫通電流が流れてしまう。これを防ぐためにディプリーション形NMOSトランジスタ110が設けられている。
【００２５】
図3の例を用いて説明する。大きなソース電流を流すために端子160の電位がVSSまで下がった場合を考える。PMOSトランジスタ114のゲート・ソース間には大きな電位差が発生するため、PMOSトランジスタ114を流れる電流は増加し始める。このとき、この電流の増加はディプリーション形NMOSトランジスタ110が流すことができる電流で制限され、それ以上は増えない。
【００２６】
このようにディプリーション形NMOSトランジスタ110は、PMOSトランジスタ114とNMOSトランジスタ104から成るパスに無駄な電流が流れるのを防ぐ働きがある。
【００２７】
図4に示すようにディプリーション形NMOSトランジスタ110に加えて抵抗120を用いることで、PMOSトランジスタ114とNMOSトランジスタ104から成るパスに流れる貫通電流をより有効的に電流を制限することができる。AB級出力コントロール回路150の具体的な実現回路を含めたAB級CMOS出力回路の構成図の一例を図5に示す。図5において、端子160の電位が比較的VDDに近いときは、PMOSトランジスタ114を流れる電流は小さく、したがって抵抗120の両端の電位差は小さく無視できる。よって、ディプリーション形NMOSトランジスタ110のゲート・ソース間電圧はほぼゼロとなる。
【００２８】
一方、PMOSトランジスタ114を流れる電流が増加したときは、この電流増加のために抵抗12 0の両端の電位差は増加する。すると、抵抗120の両端の電位差の増加のために、ディプリーション形NMOSトランジスタ110のソース電位はゲート電位よりも高くなり、ディプリーション形NMOSトランジスタ110の電流駆動能力は低下するため、このパスを流れる電流は抵抗120が無い時よりも抑制される。したがって、抵抗120を加えることで、より有効的に電流を制限することができる。
【００２９】
本発明によるAB級CMOS出力回路の構成図の別の一例を図6に示す。図6においては、図5の回路にダイオード121、122が加わっている。これまでの説明の中で、NMOSトランジスタ102は定電流源として働くと述べたが、NMOSトランジスタ102が定電流源として働くためには飽和領域で動作しなければならない。図6のダイオード121、122の役割は、NMOSトランジスタ102を飽和領域に保つのに十分なドレイン・ソース間電圧を与えることである。MOSトランジスタが飽和領域で動作するのには、次の条件を満たす必要が有る。
【００３０】
Vds ≧ Vgs−Vth （強反転）
Vds ≧ 3kT/q≒ 78mV （弱反転）
ここで、Vdsはドレイン・ソース間電圧、Vgsはゲート・ソース間電圧、Vthはしきい値電圧、kはボルツマン定数、Tは絶対温度、qは電子の電荷量を表す。
【００３１】
さて、NMOSトランジスタ102のドレイン・ソース間電圧Vds102は
Vds102=Vgs101＋Vd121−Vgs107
で表される。ここでVgs101はNMOSトランジスタ101のゲート・ソース間電圧、Vd121はダイオード121のアノード・カソード間電圧、Vgs107はNMOSトランジスタ107のゲート・ソース間電圧を表す。もしVgs101とVgs107がほぼ等しい時は、
Vds102＝Vd121
となる。したがって、ダイオード121のアノード・カソード間電圧がNMOSトランジスタ102のドレイン・ソース間電圧を決めていることがわかる。
【００３２】
また図6の回路においても、PMOSトランジスタ114とNMOSトランジスタ104から成るパスに流れる貫通電流をさらに効果的に抑制するために、図7に示すようにディプリーション形NMOSトランジスタ110に抵抗120を加えることは効果がある。
【００３３】
図6、図7の例では、ダイオードを用いているが、ダイオードを抵抗で置き換えても目的を達成することができる。図6の回路において、ダイオードを抵抗で置き換えたものを図8に示す。ここでは、一例として、抵抗521と抵抗522の抵抗比は2:1とし、抵抗521に流れる電流をIo, 抵抗522に流れる電流を2 Ioとする。（抵抗521と抵抗522の抵抗比はここに示す限りではない。）
抵抗521、522に流れる電流はPMOSトランジスタ111、112、113のトランジスタサイズを1:1:2にとることで実現できる。図8のその他の各トランジスタパスに図に示すようなバイアス電流を与えるとする。このとき抵抗521の両端の電位差と、抵抗522の両端の電位差はともに2RIoで与えられ、等しくなる。
【００３４】
また、NMOSトランジスタ101とNMOSトランジスタ105のサイズ比を1:6とし、NMOSトランジスタ106とNMOSトランジスタ107のサイズを等しくすると、NMOSトランジスタ101とNMOSトランジスタ105に流れる電流はそれぞれIo, 6 Ioとなる。その理由は、次のように説明される。
【００３５】
NMOSトランジスタ105のゲート・ソース間電圧Vgs105は、
Vgs105=Vgs101+2RIo−Vgs107+Vgs106−2 RIo
で表される。ここでVgs106はNMOSトランジスタ106のゲート・ソース間電圧を表す。Vgs101とVgs107は前述した通りである。このとき、Vgs105の式は簡略化されて
Vgs105=Vgs101−Vgs107+Vgs106
となる。NMOSトランジスタ104とNMOSトランジスタ103のサイズ比を1:3とすると、それぞれのトランジスタに流れる電流は、Io,3Ioとなる。NMOSトランジスタ102に流れる電流をIoとすると、NMOSトランジスタ106とNMOSトランジスタ107の電流の和は４Ioとなる。前述したように抵抗522には電流２Ioが流れる。ゆえに、NMOSトランジスタ107には、4Io−2Io=2Ioに相当する電流が流れる。したがって、NMOSトランジスタ106とNMOSトランジスタ107にはそれぞれ2Ioに相当する電流が流れることがわかる。NMOSトランジスタ106とNMOSトランジスタ107がともに飽和領域で動作しているとすると、Vgs107 = Vgs106となる。ゆえにVgs105の式はさらに簡略化されて
Vgs105=Vgs101
となる。そのため、NMOSトランジスタ1 01とNMOSトランジスタ105のサイズ比を1:6とすると、NMOSトランジスタ101とNMOSトランジスタ105に流れる電流はそれぞれIo, 6 Ioとなる。
【００３６】
一方、PMOSトランジスタ114とPMOSトランジスタ115のサイズ比を1:6とすると、この2つのトランジスタのゲート・ソース間電圧は等しいので、電流比は1:6となり、PMOSトランジスタ114とPMOSトランジスタ115にはそれぞれIo, 6 Ioに相当する電流が流れる。このことから、PMOSトランジスタ115とNMOSトランジスタ105に流れる電流は等しくなり、マッチングがとれることがわかる。
【００３７】
以上述べたように抵抗521と抵抗522の抵抗値を決める時には、抵抗521と抵抗522の両端の電位差が等しくなるようにすることが大切である。図8に示すバイアス電流の比や抵抗比は一例であり、この図に示す値に限らない。
【００３８】
また、図8の回路においてもPMOSトランジスタ114とNMOSトランジスタ104から成るパスに流れる貫通電流をさらに効果的に抑制するために、図９に示すようにディプリーション形NMOSトランジスタ110に抵抗120を加えることは効果がある。
【００３９】
これまでに示した回路はCMOS回路なので、すべてのNMOSトランジスタをPMOSトランジスタに置き換えて、すべてのPMOSトランジスタをNMOSトランジスタに置き換えて、VDDをVSSに、VSSをVDDに置きかえても大きな出力電流をとることができるAB級出力回路として動作することは明白である。このようにして構成した本発明のAB級CMOS出力回路の構成図の別の例を図10、図11に示す。
【００４０】
本発明による出力回路と入力差動増幅段を組み合わせた、2段からなるオペアンプを図12に示す。NMOSトランジスタを入力に用いた差動増幅回路201の出力212は出力回路202の入力となる。
【００４１】
図12の回路はCMOS回路なので、すべてのNMOSトランジスタをPMOSトランジスタに置き換えて、すべてのPMOSトランジスタをNMOSトランジスタに置き換えて、VDDをVSSに、VSSをVDDに置きかえても大きな出力電流をとることができるAB級出力回路をもったオペアンプとして動作することは明白である。このときは、入力段の入力トランジスタはPMOSトランジスタとなる。
【００４２】
【発明の効果】
本発明は、以上説明したような形態で実施され、以下に記載されるような効果を奏する。
【００４３】
本発明では、第二の第一導電型ＭＯＳトランジスタのゲート電圧が第二供給電圧付近まで振れて第二の第二導電型ＭＯＳトランジスタのゲート電圧が第一供給電圧付近まで振れるので、ソース電流及びシンク電流が多くなる。
【００４４】
また、電流制限回路を内部に設けることにより、大きなソース電流を引いても内部で無駄な貫通電流を流すのを防ぐことができる。
【図面の簡単な説明】
【図１】本発明のCMOS出力回路の構成図である。
【図２】従来のCMOS出力回路の構成図である。
【図３】本発明のCMOS出力回路の構成図である。
【図４】本発明のCMOS出力回路の構成図である。
【図５】本発明のCMOS出力回路の構成図である。
【図６】本発明のCMOS出力回路の構成図である。
【図７】本発明のCMOS出力回路の構成図である。
【図８】本発明のCMOS出力回路の構成図である。
【図９】本発明のCMOS出力回路の構成図である。
【図１０】本発明のCMOS出力回路の構成図である。
【図１１】本発明のCMOS出力回路の構成図である。
【図１２】本発明のCMOS出力回路を用いたオペアンプの構成図である。
【符号の説明】
101,102,103,104,105,106,107,108,109,401,402,403,404 エンハンスメント型NMOSトランジスタ
110 ディプリーション型NMOSトランジスタ
111,112,113,114,115,405,406,407 エンハンスメント型PMOSトランジスタ
120,521,522 抵抗
121,122 ダイオード
13 0 電流源
150 AB級出力コントロール回路
160,411 入力端子
170,412 出力端子
180 ソース電位
201 差動増幅回路
202,410 CMOS出力回路
203 容量
400 バイアス回路

Claims (5)

1. 入力端子の入力信号を増幅して出力端子に出力するＡＢ級ＣＭＯＳ出力回路において、
   ゲートが前記入力端子に設けられ、ソースが第一供給電圧端子に設けられる第一の第一導電型ＭＯＳトランジスタと、
   ゲートが前記入力端子に設けられ、ソースが前記第一供給電圧端子に設けられ、ドレインが前記出力端子に設けられる第二の第一導電型ＭＯＳトランジスタと、
   ゲートとドレインが接続され、ソースが第二供給電圧端子に設けられる、前記第一の第一導電型ＭＯＳトランジスタのドレイン電流に基づいたドレイン電流を流す第一の第二導電型ＭＯＳトランジスタと、
   ソースが前記第二供給電圧端子に設けられ、ドレインが前記出力端子に設けられる第二の第二導電型ＭＯＳトランジスタと、
   前記第一の第二導電型ＭＯＳトランジスタのドレインの電圧が入力され、前記入力された電圧に基づいた電圧を前記第二の第二導電型ＭＯＳトランジスタのゲートに出力するＡＢ級出力制御回路と、を備え
   前記ＡＢ級出力制御回路は、
   前記第一供給電圧端子に設けられた第一定電流源と、
   ソースが前記第二供給電圧端子に設けられ、前記入力された電圧に基づいたドレイン電流を流す第三の第二導電型ＭＯＳトランジスタと、
   ゲートがドレイン及び前記第一定電流源に接続され、ソースが前記第三の第二導電型ＭＯＳトランジスタのドレインに設けられる第四の第二導電型ＭＯＳトランジスタと、
   前記第二供給電圧端子に設けられ、前記第一定電流源が流す電流より小さい電流を流す第二定電流源と、
   ソースが前記第二定電流源と前記第三の第二導電型ＭＯＳトランジスタのドレインに接続され、ドレインが前記第一供給電圧端子に設けられる第五の第二導電型ＭＯＳトランジスタと、
   前記第一供給電圧端子に設けられた第三定電流源と、
   ゲートがドレイン、前記第三定電流源及び前記第五の第二導電型ＭＯＳトランジスタのゲートに接続され、ソースが前記第二供給電圧端子に設けられる第六の第二導電型ＭＯＳトランジスタと、を備え、
   前記第四の第二導電型ＭＯＳトランジスタのドレインから前記入力された電圧に基づいた電圧を出力する、ことを特徴とするＡＢ級ＣＭＯＳ出力回路。
2. ゲート及びソースが前記第一の第二導電型ＭＯＳトランジスタのドレインに接続され、ドレインが前記第一の第一導電型ＭＯＳトランジスタのドレインに設けられるディプリーションＭＯＳトランジスタ、
   をさらに備えることを特徴とする請求項１記載のＡＢ級ＣＭＯＳ出力回路。
3. 更に、前記ディプリーションＭＯＳトランジスタのゲートとソースの間に第一抵抗が設けられることを特徴とする請求項２記載のＡＢ級ＣＭＯＳ出力回路。
4. 更に、前記第四の第二導電型ＭＯＳトランジスタのゲートとドレインの間にダイオードが設けられることを特徴とする請求項２または３記載のＡＢ級ＣＭＯＳ出力回路。
5. 更に、前記第四の第二導電型ＭＯＳトランジスタのゲートとドレインの間に第二抵抗が設けられ、前記第六の第二導電型ＭＯＳトランジスタのドレインと前記第三定電流源の間に第三抵抗が設けられることを特徴とする請求項２または３記載のＡＢ級ＣＭＯＳ出力回路。

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