JP2002158578A - インバータ回路 - Google Patents
インバータ回路Info
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- 238000010586 diagram Methods 0.000 description 8
- 230000007423 decrease Effects 0.000 description 5
- 238000013459 approach Methods 0.000 description 2
- 230000000670 limiting effect Effects 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000002708 enhancing effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/34—DC amplifiers in which all stages are DC-coupled
- H03F3/343—DC amplifiers in which all stages are DC-coupled with semiconductor devices only
- H03F3/345—DC amplifiers in which all stages are DC-coupled with semiconductor devices only with field-effect devices
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00315—Modifications for increasing the reliability for protection in field-effect transistor circuits
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Abstract
(57)【要約】
【課題】 大きな貫通電流が流れることを防止したイン
バータ回路の提供。 【解決手段】 ディプリーション型NMOSトランジスタと
抵抗を組み合わせて、貫通電流が流れたときに電流制限
がかかるような構成とした。
バータ回路の提供。 【解決手段】 ディプリーション型NMOSトランジスタと
抵抗を組み合わせて、貫通電流が流れたときに電流制限
がかかるような構成とした。
Description
【０００１】
【発明の属する技術分野】本発明は、貫通電流の小さい
インバータ回路に関する。
インバータ回路に関する。
【０００２】
【従来の技術】従来のインバータ回路の例を図2に示
す。従来のインバータ回路の動作を以下に示す。
す。従来のインバータ回路の動作を以下に示す。
【０００３】入力端子205から入力電圧が与えられる。
入力電圧がVDDの時は、PMOSトランジスタ201のゲート・
ソース間には電圧が生じないため、PMOSトランジスタ20
1はカットオフ状態となる。一方、NMOSトランジスタ202
はそのゲート端子とドレイン端子が接続されているた
め、出力端子206からみたNMOSトランジスタ202のインピ
ーダンスは小さい。ゆえに、出力端子206には、VSS又は
VSSに近い電圧が出力される。
入力電圧がVDDの時は、PMOSトランジスタ201のゲート・
ソース間には電圧が生じないため、PMOSトランジスタ20
1はカットオフ状態となる。一方、NMOSトランジスタ202
はそのゲート端子とドレイン端子が接続されているた
め、出力端子206からみたNMOSトランジスタ202のインピ
ーダンスは小さい。ゆえに、出力端子206には、VSS又は
VSSに近い電圧が出力される。
【０００４】入力電圧がVDDから徐々に下がっていくに
つれて、PMOSトランジスタ201のゲート・ソース間には電
位差が生じる。、PMOSトランジスタ201のゲート・ソース
間電圧VsgがPMOSトランジスタ201のしきい値電圧の絶対
値よりも大きくなると、PMOSトランジスタ201のドレイ
ン・ソース間インピーダンスが小さくなり始め、出力端
子206の電位は上昇を始める。
つれて、PMOSトランジスタ201のゲート・ソース間には電
位差が生じる。、PMOSトランジスタ201のゲート・ソース
間電圧VsgがPMOSトランジスタ201のしきい値電圧の絶対
値よりも大きくなると、PMOSトランジスタ201のドレイ
ン・ソース間インピーダンスが小さくなり始め、出力端
子206の電位は上昇を始める。
【０００５】入力電圧がVSSに達すると、PMOSトランジ
スタ201のゲート・ソース間には電源電圧（VDD‐VSS）に
相当する電位差が生じるため、PMOSトランジスタ201の
ドレイン・ソース間インピーダンスは最小値になる。こ
のとき、NMOSトランジスタ202のドレイン・ソース間イン
ピーダンスに比べて、PMOSトランジスタ201のドレイン・
ソース間インピーダンスの方が遥かに小さくなるように
トランジスタサイズを設計することによって、出力端子
206の電位はVDDに近くなる。
スタ201のゲート・ソース間には電源電圧（VDD‐VSS）に
相当する電位差が生じるため、PMOSトランジスタ201の
ドレイン・ソース間インピーダンスは最小値になる。こ
のとき、NMOSトランジスタ202のドレイン・ソース間イン
ピーダンスに比べて、PMOSトランジスタ201のドレイン・
ソース間インピーダンスの方が遥かに小さくなるように
トランジスタサイズを設計することによって、出力端子
206の電位はVDDに近くなる。
【０００６】このようにして、図2の回路はインバータ
として動作を行う。
として動作を行う。
【０００７】
【発明が解決しようとする課題】しかし従来のインバー
タ回路では、入力電圧がVSSに近づくにつれて、貫通電
流が増大し、消費電流が大きくなるという欠点を有して
いた。これは、入力電圧がVSSのときは、PMOSトランジ
スタもNMOSトランジスタもともにドレイン・ソース間イ
ンピーダンスが小さくなるためである。
タ回路では、入力電圧がVSSに近づくにつれて、貫通電
流が増大し、消費電流が大きくなるという欠点を有して
いた。これは、入力電圧がVSSのときは、PMOSトランジ
スタもNMOSトランジスタもともにドレイン・ソース間イ
ンピーダンスが小さくなるためである。
【０００８】
【課題を解決するための手段】上記問題点を解決するた
めに、この発明は、ディプリーション型NMOSトランジス
タと抵抗を組み合わせて、貫通電流が流れ始めたときに
電流制限がかかるような構成とした。上記のように構成
されたインバータ回路では、入力電圧がVSSに近づいた
ときでも大きな貫通電流が流れないという特長がある。
めに、この発明は、ディプリーション型NMOSトランジス
タと抵抗を組み合わせて、貫通電流が流れ始めたときに
電流制限がかかるような構成とした。上記のように構成
されたインバータ回路では、入力電圧がVSSに近づいた
ときでも大きな貫通電流が流れないという特長がある。
【０００９】
【発明の実施の形態】以下に、この発明の実施例を図面
に基づいて説明する。図1は、この発明によるインバー
タ回路の構成図の一例である。
に基づいて説明する。図1は、この発明によるインバー
タ回路の構成図の一例である。
【００１０】ディプリーション形NMOSトランジスタ103
と抵抗102は、PMOSトランジスタ101とNMOSトランジスタ
102から成るパスに流れる電流を制限するために設けら
れた。
と抵抗102は、PMOSトランジスタ101とNMOSトランジスタ
102から成るパスに流れる電流を制限するために設けら
れた。
【００１１】例を用いて説明する。入力端子105の電位
がVDDからVSSまで下がった場合を考える。PMOSトランジ
スタ101のゲート・ソース間には大きな電位差が発生する
ため、PMOSトランジスタ101を流れる電流は増加し始め
る。このとき、この電流増加のために抵抗102の両端の
電位差は増加する。すると、抵抗102の両端の電位差の
増加のために、ディプリーション形NMOSトランジスタ10
3のゲート・ソース間電圧Vgsは減少するように働く。し
たがって、PMOSトランジスタ101を流れる電流は、ある
程度まで増加するとディプリーション形NMOSトランジス
タ103と抵抗102によって制限される。このようにディプ
リーション形NMOSトランジスタ103と抵抗102は、PMOSト
ランジスタ101とNMOSトランジスタ102から成るパスに大
きな貫通電流が流れるのを防ぐ働きがある。
がVDDからVSSまで下がった場合を考える。PMOSトランジ
スタ101のゲート・ソース間には大きな電位差が発生する
ため、PMOSトランジスタ101を流れる電流は増加し始め
る。このとき、この電流増加のために抵抗102の両端の
電位差は増加する。すると、抵抗102の両端の電位差の
増加のために、ディプリーション形NMOSトランジスタ10
3のゲート・ソース間電圧Vgsは減少するように働く。し
たがって、PMOSトランジスタ101を流れる電流は、ある
程度まで増加するとディプリーション形NMOSトランジス
タ103と抵抗102によって制限される。このようにディプ
リーション形NMOSトランジスタ103と抵抗102は、PMOSト
ランジスタ101とNMOSトランジスタ102から成るパスに大
きな貫通電流が流れるのを防ぐ働きがある。
【００１２】抵抗104に流れる電流が小さい時は抵抗104
の両端の電位差は小さく無視できる。そのため、ディプ
リーション形NMOSトランジスタ103のゲートソース間電
圧はほぼ0Vとして扱うことができる。抵抗104に流れる
電流が大きくなり抵抗104の両端の電位差が無視できな
くなると、ディプリーション形NMOSトランジスタ103の
ゲート・ソース間電圧はソース端子から見て負の値にな
り、電流を減少する方向に働く。つまりこの回路はただ
単にディプリーション形NMOSトランジスタ103が流すこ
とのできる最大電流値によってPMOSトランジスタ101とN
MOSトランジスタ102から成るパスの最大電流値を制限す
るだけでなく、抵抗104に生じる電位差をディプリーシ
ョン形NMOSトランジスタ103の流せる電流を減少する方
向にフィードバックして、電流制限の効果を高めてい
る。
の両端の電位差は小さく無視できる。そのため、ディプ
リーション形NMOSトランジスタ103のゲートソース間電
圧はほぼ0Vとして扱うことができる。抵抗104に流れる
電流が大きくなり抵抗104の両端の電位差が無視できな
くなると、ディプリーション形NMOSトランジスタ103の
ゲート・ソース間電圧はソース端子から見て負の値にな
り、電流を減少する方向に働く。つまりこの回路はただ
単にディプリーション形NMOSトランジスタ103が流すこ
とのできる最大電流値によってPMOSトランジスタ101とN
MOSトランジスタ102から成るパスの最大電流値を制限す
るだけでなく、抵抗104に生じる電位差をディプリーシ
ョン形NMOSトランジスタ103の流せる電流を減少する方
向にフィードバックして、電流制限の効果を高めてい
る。
【００１３】なお、本発明のインバータ回路の構造とし
ては、図1のほかに図5や図6のようにPMOSトランジスタ
を飽和結線し、NMOSトランジスタのゲートから信号を入
力とした構造においても同様に効果がある。
ては、図1のほかに図5や図6のようにPMOSトランジスタ
を飽和結線し、NMOSトランジスタのゲートから信号を入
力とした構造においても同様に効果がある。
【００１４】本発明のインバータ回路を用いた例とし
て、図3にAB級出力回路の構成図を示す。図3においてPM
OSトランジスタ301、ディプリーション形NMOSトランジ
スタ303、抵抗304、NMOSトランジスタ302からなる部分
が、本発明のインバータ回路によって構成されている。
て、図3にAB級出力回路の構成図を示す。図3においてPM
OSトランジスタ301、ディプリーション形NMOSトランジ
スタ303、抵抗304、NMOSトランジスタ302からなる部分
が、本発明のインバータ回路によって構成されている。
【００１５】図3のAB級出力回路の動作を次に説明す
る。
る。
【００１６】図3において入力電圧は入力端子305から与
えられる。PMOSトランジスタ307のゲート端子は、この
出力回路の入力端子305と接続されている。したがっ
て、入力信号はPMOSトランジスタ307によって増幅され
て、出力端子306に出力される。
えられる。PMOSトランジスタ307のゲート端子は、この
出力回路の入力端子305と接続されている。したがっ
て、入力信号はPMOSトランジスタ307によって増幅され
て、出力端子306に出力される。
【００１７】入力端子305はさらにPMOSトランジスタ301
のゲートにも接続されている。入力信号は、PMOSトラン
ジスタ301によって電圧から電流に変換され、NMOSトラ
ンジスタ302のドレイン電流となる。NMOSトランジスタ3
02のドレイン電流はカレントミラー構成のために、NMOS
トランジスタ309が飽和領域で動作するならばNMOSトラ
ンジスタ309ドレイン電流と等しくなる。このときNMOS
トランジスタ309における電流の変動分がNMOSトランジ
スタ310のドレイン電流の変化となって伝わる。なぜな
ら、PMOSトランジスタ311のドレイン電流は一定値であ
り、かつPMOSトランジスタ311のドレイン電流は、NMOS
トランジスタ310のドレイン電流とNMOSトランジスタ309
のドレイン電流の和に等しいからである。そしてNMOSト
ランジスタ310のドレイン電流の変化はNMOSトランジス
タ310のゲート電圧の変化となって現れる。なぜなら、N
MOSトランジスタ310のドレイン端子とゲート端子は短絡
されているからである。
のゲートにも接続されている。入力信号は、PMOSトラン
ジスタ301によって電圧から電流に変換され、NMOSトラ
ンジスタ302のドレイン電流となる。NMOSトランジスタ3
02のドレイン電流はカレントミラー構成のために、NMOS
トランジスタ309が飽和領域で動作するならばNMOSトラ
ンジスタ309ドレイン電流と等しくなる。このときNMOS
トランジスタ309における電流の変動分がNMOSトランジ
スタ310のドレイン電流の変化となって伝わる。なぜな
ら、PMOSトランジスタ311のドレイン電流は一定値であ
り、かつPMOSトランジスタ311のドレイン電流は、NMOS
トランジスタ310のドレイン電流とNMOSトランジスタ309
のドレイン電流の和に等しいからである。そしてNMOSト
ランジスタ310のドレイン電流の変化はNMOSトランジス
タ310のゲート電圧の変化となって現れる。なぜなら、N
MOSトランジスタ310のドレイン端子とゲート端子は短絡
されているからである。
【００１８】NMOSトランジスタ310のゲート端子とNMOS
トランジスタ308のゲート端子は接続しているため、NMO
Sトランジスタ310のドレイン電流の変化はNMOSトランジ
スタ308のドレイン電流の変化として得られる。そしてN
MOSトランジスタ308のドレイン電流の変化は出力端子30
6における出力インピーダンスによって出力電圧の変化
として現れる。
トランジスタ308のゲート端子は接続しているため、NMO
Sトランジスタ310のドレイン電流の変化はNMOSトランジ
スタ308のドレイン電流の変化として得られる。そしてN
MOSトランジスタ308のドレイン電流の変化は出力端子30
6における出力インピーダンスによって出力電圧の変化
として現れる。
【００１９】これらのことから、入力端子305における
入力電圧の変化がPMOSトランジスタ307とNMOSトランジ
スタ306の両方を通じて増幅されて出力端子306に出力電
圧として現れることがわかる。
入力電圧の変化がPMOSトランジスタ307とNMOSトランジ
スタ306の両方を通じて増幅されて出力端子306に出力電
圧として現れることがわかる。
【００２０】図3のAB級出力回路においても、本発明の
インバータ回路によって構成されているPMOSトランジス
タ301、ディプリーション形NMOSトランジスタ303、抵抗
304、NMOSトランジスタ302からなる部分がにおいて、従
来のインバータ回路のようにディプリーション形NMOSト
ランジスタ303と抵抗304がないとすると、図4に示すよ
うな回路になる。図4において、入力端子305にVSSが入
力されるとPMOSトランジスタ301とNMOSトランジスタ302
からなるパスに大きな貫通電流が流れてしまう。それ
が、図3の回路では、上述したようにディプリーション
形NMOSトランジスタ303と抵抗304の働きによって、貫通
電流を抑えるようになる。
インバータ回路によって構成されているPMOSトランジス
タ301、ディプリーション形NMOSトランジスタ303、抵抗
304、NMOSトランジスタ302からなる部分がにおいて、従
来のインバータ回路のようにディプリーション形NMOSト
ランジスタ303と抵抗304がないとすると、図4に示すよ
うな回路になる。図4において、入力端子305にVSSが入
力されるとPMOSトランジスタ301とNMOSトランジスタ302
からなるパスに大きな貫通電流が流れてしまう。それ
が、図3の回路では、上述したようにディプリーション
形NMOSトランジスタ303と抵抗304の働きによって、貫通
電流を抑えるようになる。
【００２１】
【発明の効果】本発明は、以上説明したような形態で実
施され、以下に記載されるような効果を奏する。
施され、以下に記載されるような効果を奏する。
【００２２】ディプリーション形NMOSトランジスタと抵
抗を組み合わせることによって、貫通電流を制限するこ
とができるようになった。これによってインバータ回路
において、無駄な貫通電流を流すのを防ぐことができ
る。
抗を組み合わせることによって、貫通電流を制限するこ
とができるようになった。これによってインバータ回路
において、無駄な貫通電流を流すのを防ぐことができ
る。
【００２３】また、出力回路に応用した場合においても
同様に貫通電流を制限し、全体の消費電流を抑えること
ができるようになる。
同様に貫通電流を制限し、全体の消費電流を抑えること
ができるようになる。
【図１】本発明のインバータ回路の構成図である。
【図２】従来のインバータ回路の構成図である。
【図３】本発明のインバータ回路を用いたAB級出力回路
の構成図である。
の構成図である。
【図４】従来のインバータ回路を用いたAB級出力回路の
構成図である。
構成図である。
【図５】本発明のインバータ回路の構成図である。
【図６】本発明のインバータ回路の構成図である。
101、201、301、307、311 エンハンスメント型PMOSト
ランジスタ 101、202、302、308、309、310 エンハンスメント型NM
OSトランジスタ 103、303 ディプリーション型NMOSトランジスタ 110 ディプリーション型PMOSトランジスタ 104、304 抵抗 205、305 入力端子 206、306 出力端子
ランジスタ 101、202、302、308、309、310 エンハンスメント型NM
OSトランジスタ 103、303 ディプリーション型NMOSトランジスタ 110 ディプリーション型PMOSトランジスタ 104、304 抵抗 205、305 入力端子 206、306 出力端子
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１２年１２月１２日（２０００．１２．
１２）
１２）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項１
【補正方法】変更
【補正内容】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正内容】
【００１０】ディプリーション形NMOSトランジスタ103
と抵抗104は、PMOSトランジスタ101とNMOSトランジスタ
102から成るパスに流れる電流を制限するために設けら
れた。
と抵抗104は、PMOSトランジスタ101とNMOSトランジスタ
102から成るパスに流れる電流を制限するために設けら
れた。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正内容】
【００１１】例を用いて説明する。入力端子105の電位
がVDDからVSSまで下がった場合を考える。PMOSトランジ
スタ101のゲート・ソース間には大きな電位差が発生する
ため、PMOSトランジスタ101を流れる電流は増加し始め
る。このとき、この電流増加のために抵抗104の両端の
電位差は増加する。すると、抵抗104の両端の電位差の
増加のために、ディプリーション形NMOSトランジスタ10
3のゲート・ソース間電圧Vgsは減少するように働く。し
たがって、PMOSトランジスタ101を流れる電流は、ある
程度まで増加するとディプリーション形NMOSトランジス
タ103と抵抗104によって制限される。このようにディプ
リーション形NMOSトランジスタ103と抵抗104は、PMOSト
ランジスタ101とNMOSトランジスタ102から成るパスに大
きな貫通電流が流れるのを防ぐ働きがある。
がVDDからVSSまで下がった場合を考える。PMOSトランジ
スタ101のゲート・ソース間には大きな電位差が発生する
ため、PMOSトランジスタ101を流れる電流は増加し始め
る。このとき、この電流増加のために抵抗104の両端の
電位差は増加する。すると、抵抗104の両端の電位差の
増加のために、ディプリーション形NMOSトランジスタ10
3のゲート・ソース間電圧Vgsは減少するように働く。し
たがって、PMOSトランジスタ101を流れる電流は、ある
程度まで増加するとディプリーション形NMOSトランジス
タ103と抵抗104によって制限される。このようにディプ
リーション形NMOSトランジスタ103と抵抗104は、PMOSト
ランジスタ101とNMOSトランジスタ102から成るパスに大
きな貫通電流が流れるのを防ぐ働きがある。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】変更
【補正内容】
【００１７】入力端子305はさらにPMOSトランジスタ301
のゲートにも接続されている。入力信号は、PMOSトラン
ジスタ301によって電圧から電流に変換され、NMOSトラ
ンジスタ302のドレイン電流となる。NMOSトランジスタ3
02のドレイン電流はカレントミラー構成のために、NMOS
トランジスタ309が飽和領域で動作するならばNMOSトラ
ンジスタ309のドレイン電流と等しくなる。このときNMO
Sトランジスタ309における電流の変動分がNMOSトランジ
スタ310のドレイン電流の変化となって伝わる。なぜな
ら、PMOSトランジスタ311のドレイン電流は一定値であ
り、かつPMOSトランジスタ311のドレイン電流は、NMOS
トランジスタ310のドレイン電流とNMOSトランジスタ309
のドレイン電流の和に等しいからである。そしてNMOSト
ランジスタ310のドレイン電流の変化はNMOSトランジス
タ310のゲート電圧の変化となって現れる。なぜなら、N
MOSトランジスタ310のドレイン端子とゲート端子は短絡
されているからである。
のゲートにも接続されている。入力信号は、PMOSトラン
ジスタ301によって電圧から電流に変換され、NMOSトラ
ンジスタ302のドレイン電流となる。NMOSトランジスタ3
02のドレイン電流はカレントミラー構成のために、NMOS
トランジスタ309が飽和領域で動作するならばNMOSトラ
ンジスタ309のドレイン電流と等しくなる。このときNMO
Sトランジスタ309における電流の変動分がNMOSトランジ
スタ310のドレイン電流の変化となって伝わる。なぜな
ら、PMOSトランジスタ311のドレイン電流は一定値であ
り、かつPMOSトランジスタ311のドレイン電流は、NMOS
トランジスタ310のドレイン電流とNMOSトランジスタ309
のドレイン電流の和に等しいからである。そしてNMOSト
ランジスタ310のドレイン電流の変化はNMOSトランジス
タ310のゲート電圧の変化となって現れる。なぜなら、N
MOSトランジスタ310のドレイン端子とゲート端子は短絡
されているからである。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正内容】
【００１９】これらのことから、入力端子305における
入力電圧の変化がPMOSトランジスタ307とNMOSトランジ
スタ308の両方を通じて増幅されて出力端子306に出力電
圧として現れることがわかる。
入力電圧の変化がPMOSトランジスタ307とNMOSトランジ
スタ308の両方を通じて増幅されて出力端子306に出力電
圧として現れることがわかる。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正内容】
【００２０】図3のAB級出力回路においても、本発明の
インバータ回路によって構成されているPM OSトランジ
スタ301、ディプリーション形NMOSトランジスタ303、抵
抗304、NMOSトランジスタ302からなる部分において、従
来のインバータ回路のようにディプリーション形NMOSト
ランジスタ303と抵抗304がないとすると、図4に示すよ
うな回路になる。図4において、入力端子305にVSSが入
力されるとPMOSトランジスタ301とNMOSトランジスタ302
からなるパスに大きな貫通電流が流れてしまう。それ
が、図3の回路では、上述したようにディプリーション
形NMOSトランジスタ303と抵抗304の働きによって、貫通
電流を抑えるようになる。
インバータ回路によって構成されているPM OSトランジ
スタ301、ディプリーション形NMOSトランジスタ303、抵
抗304、NMOSトランジスタ302からなる部分において、従
来のインバータ回路のようにディプリーション形NMOSト
ランジスタ303と抵抗304がないとすると、図4に示すよ
うな回路になる。図4において、入力端子305にVSSが入
力されるとPMOSトランジスタ301とNMOSトランジスタ302
からなるパスに大きな貫通電流が流れてしまう。それ
が、図3の回路では、上述したようにディプリーション
形NMOSトランジスタ303と抵抗304の働きによって、貫通
電流を抑えるようになる。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】符号の説明
【補正方法】変更
【補正内容】
【符号の説明】 101、201、301、307、311 エンハンスメント型PMOSト
ランジスタ102 、202、302、308、309、310 エンハンスメント型NM
OSトランジスタ 103、303 ディプリーション型NMOSトランジスタ 110 ディプリーション型PMOSトランジスタ 104、304 抵抗105 、205、305 入力端子106 、206、306 出力端子
ランジスタ102 、202、302、308、309、310 エンハンスメント型NM
OSトランジスタ 103、303 ディプリーション型NMOSトランジスタ 110 ディプリーション型PMOSトランジスタ 104、304 抵抗105 、205、305 入力端子106 、206、306 出力端子
フロントページの続き Ｆターム(参考） 5J055 AX27 AX64 BX16 CX27 DX22 EX07 EY01 EY21 EY24 GX01 5J056 AA04 BB19 DD28 DD46 EE12 FF08 GG09 5J091 AA01 AA18 AA46 AA63 CA36 FA04 HA10 HA14 HA17 HA25 KA05 KA09 MA21 SA13 UW09 5J092 AA01 AA18 AA46 AA63 CA36 FA04 HA10 HA14 HA17 HA25 KA05 KA09 MA21
Claims (7)
- 【請求項１】 １つの入力端子と、１つの出力端子をも
ち、第１のソース端子、第１のゲート端子、第１のドレ
イン端子を兼ね備え、前記第１のゲート端子は前記入力
端子に接続され、前記第1のドレイン端子は前記出力端
子に接続された第１のMOSトランジスタと、 第２のソース端子、第２のゲート端子、第２のドレイン
端子を兼ね備え、前記第２のドレイン端子は前記第１の
ドレイン端子および前記出力端子に接続され、前記第２
のソース端子は抵抗素子の一端に接続され、前記第２の
ゲート端子は前記抵抗素子の他の一端に接続された第２
のMOSトランジスタと、 第３のソース端子、第３のゲート端子、第３のドレイン
端子を兼ね備え、前記第３のドレイン端子は前記第３の
ゲート端子と前記第２のゲート端子と前記抵抗素子の他
の一端との接続点に接続された第３のMOSトランジスタ
とからなるインバータ回路。 - 【請求項２】 正の電源電圧VDDに接続された前記第１
のソース端子と、負の電源電圧VSSに接続された前記第
３のソース端子からなる請求項１のインバータ回路。 - 【請求項３】 前記第１のMOSトランジスタはP型MOSト
ランジスタからなり、前記第２、第３のMOSトランジス
タはN型MOSトランジスタからなる請求項２のインバータ
回路。 - 【請求項４】 前記第２のMOSトランジスタはディプリ
ーション型である請求項３のインバータ回路。 - 【請求項５】 正の電源電圧VDDに接続された前記第３
のソース端子と、負の電源電圧VSSに接続された前記第
１のソース端子からなる請求項１のインバータ回路。 - 【請求項６】 前記第２、第３のMOSトランジスタはP型
MOSトランジスタからなり、前記第１のMOSトランジスタ
はN型MOSトランジスタからなる請求項５のインバータ回
路。 - 【請求項７】 前記第２のMOSトランジスタはディプリ
ーション型である請求項６のインバータ回路。
Priority Applications (2)
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|---|---|---|---|
| JP2000355970A JP2002158578A (ja) | 2000-11-22 | 2000-11-22 | インバータ回路 |
| US09/990,573 US6542007B2 (en) | 2000-11-22 | 2001-11-21 | Inverter circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000355970A JP2002158578A (ja) | 2000-11-22 | 2000-11-22 | インバータ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002158578A true JP2002158578A (ja) | 2002-05-31 |
Family
ID=18828294
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000355970A Pending JP2002158578A (ja) | 2000-11-22 | 2000-11-22 | インバータ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6542007B2 (ja) |
| JP (1) | JP2002158578A (ja) |
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2000
- 2000-11-22 JP JP2000355970A patent/JP2002158578A/ja active Pending
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2001
- 2001-11-21 US US09/990,573 patent/US6542007B2/en not_active Expired - Lifetime
Also Published As
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